KR101002456B1 - 반도체 소자의 패턴 형성방법 - Google Patents

반도체 소자의 패턴 형성방법 Download PDF

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Abstract

본 발명은 반도체 기판 상에 식각 대상막, 하드 마스크막 및 반사 방지 패턴을 형성하는 단계, 반사 방지 패턴 및 노출된 하드 마스크막의 표면을 따라 반사 방지 패턴이 변형되는 200℃보다 낮은 온도로 스페이서막을 형성하는 단계, 반사 방지 패턴의 상부를 노출시키기 위해 스페이서막에 식각 공정을 실시하여 스페이서 패턴을 형성하는 단계, 반사 방지 패턴을 제거하는 단계, 스페이서 패턴에 따라 하드 마스크막 및 식각 대상막을 패터닝하는 단계를 포함하는 반도체 소자의 패턴 형성방법으로 이루어진다.
SPT, 산화막, 반사 방지막, BARC, 실리콘

Description

반도체 소자의 패턴 형성방법{Method of forming patterns for semiconductor device}
본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, 특히 폭이 서로 다른 패턴들을 동시에 형성하기 위한 반도체 소자의 패턴 형성방법에 관한 것이다.
반도체 소자는 게이트 라인(gate line) 및 금속배선(metal line)과 같은 다수개의 패턴들(patterns)을 포함한다.
플래시 소자의 경우 게이트 라인 패턴은 워드라인(word line), 셀렉트 라인(select line) 및 고전압(또는, 저전압) 게이트 라인들을 포함한다. 일반적으로, 워드라인의 폭은 셀렉트 라인이나 고전압(또는, 저전압) 게이트 라인의 폭보다 좁게 형성된다. 이는, 각각의 패턴들이 전달하는 전압 레벨이 서로 다르기 때문에 폭 또한 서로 다르게 형성된다.
한편, 반도체 소자의 집적도가 증가함에 따라 반도체 소자에 포함되는 패턴들의 폭 또한 좁아져야 한다. 하지만, 패턴을 형성하기 위해서는 노광(exposure) 및 현상 공정을 수행하는데, 노광 공정에 사용하는 광원의 해상도 한계로 인하여 패턴의 폭을 좁히는 데에도 한계가 발생한다.
이를 해결하기 위하여, 스페이서 패터닝 기술(spacer patterning technique; SPT)을 이용하기도 한다. 스페이서 패터닝 기술은 하드 마스크막의 상부에 형성된 보조패턴의 측벽에 스페이서 패턴을 형성한 후, 보조패턴을 제거함으로써 잔류된 스페이서 패턴을 마스크 패턴으로 사용하여 하드 마스크막을 패터닝하는 방법이다.
하지만, 좁은 폭의 패턴들만 먼저 형성한 후, 상대적으로 넓은 폭의 패턴들을 형성하기 위해 반사 방지막을 형성하면, 패턴의 폭이 달라지는 영역 사이에 형성된 반사 방지막의 측벽이 기울어질 수 있다. 이러한 경우, 넓은 폭의 패턴을 형성하기 위한 노광 공정을 실시하면, 기울어진 반사 방지막의 측벽에서 광원의 난반사가 발생하여 패턴의 프로파일(profile)이 변형되는 패턴 불량이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는, 폭이 좁은 패턴들이 형성되는 제1 영역에 패턴들을 형성할 시, 상대적으로 폭이 넓은 패턴들을 형성할 제2 영역과의 단차를 없애기 위하여 제2 영역 전면에 보조패턴을 형성한다. 이로 인해, 후속 제2 영역의 패턴을 형성하기 위한 반사 방지막을 형성하여도, 제1 영역과 제2 영역 간의 단차 제거로 인하여 반사 방지막이 기울어지는 현상을 방지하여 노광 공정 시 광원의 난반사를 억제할 수 있다.
또한, 제조 공정 시 보조패턴의 측벽에 형성하는 스페이서를 저온 산화막으로 형성하므로 보조패턴의 프로파일 변형을 방지한다.
본 발명의 일 실시 예에 따른 반도체 소자의 패턴 형성방법은, 셀 영역 및 주변회로 영역이 정의된 반도체 기판 상에 식각 대상막, 하드 마스크막 및 제1 보조막을 순차적으로 형성하는 단계; 상기 셀 영역에 형성된 상기 하드 마스크막의 일부가 노출되도록 상기 제1 보조막을 패터닝하여 제1 보조패턴을 형성하는 단계; 상기 제1 보조패턴 및 상기 노출된 하드 마스크막의 표면을 따라 스페이서막을 형성하는 단계; 상기 스페이서막이 모두 덮이도록 상기 스페이서막의 상부에 제2 보조막을 형성하는 단계; 상기 제2 보조막의 상부에, 상기 셀 영역 전체와 상기 주변회로 영역의 일부를 노출하는 마스크 패턴을 형성하는 단계; 상기 셀 영역과 상기 주변회로 영역의 일부로 노출된 상기 제2 보조막을 식각하여 상기 스페이서막의 일부를 노출하는 제2 보조패턴을 형성하는 단계; 상기 제1 보조패턴 및 상기 하드 마스크막의 일부가 노출되도록 상기 스페이서막을 식각하되, 상기 제1 보조패턴의 측벽에 상기 스페어서막의 일부를 잔류시키는 단계; 상기 노출된 제1 보조패턴을 제거하는 단계; 및 상기 잔류한 스페이서막, 상기 제1 보조패턴 및 상기 제2 보조패턴에 따라 상기 하드 마스크막을 패터닝하고, 상기 패터닝된 하드 마스크막을 식각 마스크로 이용한 식각 공정을 수행하여 상기 식각 대상막을 패터닝하는 단계를 포함하는 반도체 소자의 패턴 형성방법으로 이루어진다.
식각 대상막은 절연막 또는 금속막으로 형성하거나, 식각 대상막을 패터닝하여 게이트 라인을 형성하는 경우, 식각 대상막은 게이트 절연막, 제1 도전막, 유전체막 및 제2 도전막의 적층막으로 형성한다.
하드 마스크막과 제1 보조막은 식각 선택비가 서로 다른 물질로 형성하며, 하드 마스크막은 SOC(spin on carbon)막 및 반사 방지막(BARC)의 적층막으로 형성한다. 이때, 반사 방지막은 실리콘(silicon; Si)이 함유된 반사 방지막으로 형성한다. 또한, 제1 보조막은 실리콘(Si)이 함유되지 않은 반사 방지막으로 형성한다.
스페이서막은 산화막으로 형성하며, 산화막은 20℃ 내지 50℃의 온도에서 형성한다.
제2 보조막은 제1 보조막과 동일한 물질로 형성하며, 제2 보조막은 실리콘(Si)이 함유되지 않은 반사 방지막(BARC)으로 형성한다.
본 발명의 다른 실시 예에 따른 반도체 소자의 패턴 형성방법은, 반도체 기판 상에 식각 대상막, 하드 마스크막 및 상기 하드 마스크막의 일부를 노출하는 반사 방지 패턴을 형성하는 단계; 상기 반사 방지 패턴 및 상기 노출된 하드 마스크막의 표면을 따라 상기 반사 방지 패턴이 변형되는 200℃보다 낮은 온도로 스페이서막을 형성하는 단계; 상기 반사 방지 패턴의 일부가 노출되도록, 상기 스페이서막의 일부를 식각하여 상기 반사 방지 패턴의 측벽에 잔류하는 스페이서 패턴을 형성하는 단계; 상기 노출된 반사 방지 패턴을 제거하는 단계; 및 상기 스페이서 패턴 사이로 노출된상기 하드 마스크막을 패터닝한 후, 상기 패터닝된 하드 마스크막을 식각 마스크로 이용한 식각 공정을 수행하여 상기 식각 대상막을 패터닝하는 단계를 포함하는 반도체 소자의 패턴 형성방법으로 이루어진다.
하드 마스크막과 반사 방지 패턴은 식각 선택비가 서로 다른 물질로 형성하며, 스페이서막은 20℃ 내지 50℃의 온도범위에서 형성한다.
스페이서 패턴을 형성하는 단계에서, 반사 방지 패턴의 사이로 하드 마스크막의 일부를 노출시킨다.
본 발명은, 폭이 좁은 패턴들이 형성되는 제1 영역에 패턴들을 형성할 시, 상대적으로 폭이 넓은 패턴들을 형성할 제2 영역과의 단차를 없애기 위하여 제2 영역 전면에 보조패턴을 형성함으로써, 노광 공정 시 광원의 난반사를 억제할 수 있다. 이로 인해, 패턴 프로파일(profile)의 불량 발생을 억제할 수 있으므로 반도체 소자의 신뢰도 저하를 억제할 수 있다.
또한, 제조 공정 시 보조패턴의 측벽에 형성하는 스페이서를 저온 산화막으로 형성하므로 보조패턴의 프로파일 변형을 방지할 수 있다. 이로 인해, 하드 마스크 패턴 변형을 방지할 수 있으므로 최종적으로 형성할 패턴의 신뢰도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 플래시 소자를 예를 들어 설명하면 다음과 같다.
반도체 기판(100)의 상부에 식각 대상막(102)을 형성한다. 식각 대상막(102)은 절연막 또는 금속막으로 형성하거나, 게이트 라인(gate line)의 경우 게이트 절연막, 플로팅 게이트(floating gate)용 제1 도전막, 유전체막 및 콘트롤 게이트(control gate)용 제2 도전막의 적층막으로 형성할 수 있다.
식각 대상막(102)의 상부에는 식각 대상막(102)을 패터닝 하기 위한 하드 마스크막들을 형성한다. 구체적으로 설명하면, 식각 대상막(102)의 상부에 제1 하드 마스크막(104) 및 제2 하드 마스크막(106)을 순차적으로 형성한다. 제1 하드 마스크막(104)은 SOC(spin on carbon)막으로 형성할 수 있다. 제2 하드 마스크막(106)은 반사 방지막(BARC)으로 형성할 수 있으며, 바람직하게는 실리콘(silicon; Si)이 함유된 반사 방지막으로 형성한다. 실리콘(Si)이 함유된 반사 방지막은 실리콘(Si)이 함유되지 않은 반사 방지막과 식각 선택비가 서로 다르므로, 후속 실시하는 식각 공정 시 선택적으로 식각 공정을 수행할 수 있다.
제2 하드 마스크막(106)의 상부에는 후속 스페이서막(도 1c의 112 참조)을 형성하기 위해 보조 역할을 하는 제1 보조막(108)을 형성한다. 제1 보조막(108)은 제2 하드 마스크막(106)과 식각 선택비가 서로 다른 물질로 형성한다. 바람직하게는, 제1 보조막(108)은 실리콘(Si)이 함유되지 않은 반사 방지막(BARC)으로 형성한다. 그러면, 후속 제1 보조막(108)을 패터닝(patterning)하는 공정 시 제2 하드 마스크막(106)은 식각되지 않도록 할 수 있다.
이어서, 제1 보조막(108)의 상부에 제1 보조막(108)을 패터닝 하기 위한 제1 포토레지스트 패턴(110)을 형성한다. 제1 포토레지스트 패턴(110)은 후속 노광 공정 시 셀 영역과 주변회로 영역 사이에서 난반사의 발생을 방지하기 위하여 셀 영역은 패턴이 형성되고, 주변회로 영역은 차단된 프로파일(profile)로 형성한다. 이때, 셀 영역의 패턴은 최종적으로 식각 대상막(102)에 형성할 패턴보다 두 배 넓은 피치(pitch)로 형성하는 것이 바람직하다.
도 1b를 참조하면, 제1 포토레지스트 패턴(110)에 따라 제1 보조막(도 1a의 108)에 식각 공정을 실시하여 제1 보조패턴(108a)을 형성한다. 식각 공정은 건식 또는 습식 식각 공정으로 수행할 수 있으나, 건식 식각 공정으로 수행하는 것이 바람직하다. 특히, 식각 공정은 제2 하드 마스크막(106)보다 제1 보조막(108)의 식각 속도가 더 빠른 조건을 적용하여 실시한다.
도 1c를 참조하면, 제1 포토레지스트 패턴(도 1b의 110)을 제거한다. 이어서, 제1 보조패턴(108a)의 표면과 제1 보조패턴(108a) 사이로 노출된 제2 하드 마스크막(106)의 표면을 따라 스페이서막(112)을 형성한다. 스페이서막(112)은 산화막으로 형성할 수 있으며, 20℃ 내지 50℃의 온도에서 형성되는 저온 산화막으로 형성할 수 있다. 구체적으로, 스페이서막(112)은 온도에 의한 제2 하드 마스크막(106) 및 제1 보조패턴(108a)의 변형(특히, 제1 보조패턴(108a)의 변형)을 방지하기 위하여 반사 방지막이 변형되는 온도보다 낮은 온도에서 스페이서막(112)을 형성한다. 일반적으로, 반사 방지막은 약 200℃의 온도에서 변형되며, 300℃보다 높은 온도에서는 막질이 바뀌면서 아웃 개싱(out gassing)이 발생할 수도 있다. 이는, 형성하고자 하는 패턴 불량을 발생할 수 있다. 이에 따라, 스페이서막(112)은 상술한 바와 같이 20℃ 내지 50℃에서 형성되는 저온 산화막으로 형성하며, 바람직하게는 30℃의 온도에서 형성한다.
도 1d를 참조하면, 스페이서막(112)의 상부에 제2 보조막(114)을 형성한다. 제2 보조막(114)은 제1 보조패턴(108a)과 동일한 물질로 형성하는 것이 바람직하다. 구체적으로 설명하면, 제2 보조막(114)은 반사 방지막으로 형성할 수 있으며, 바람직하게는 실리콘(Si)이 함유되지 않은 반사 방지막(BARC)으로 형성한다. 이때, 제1 보조패턴(108a)으로 인하여 셀 영역 및 주변회로 영역에 형성된 제2 보조막(114)의 단차 발생을 방지할 수 있다.
이어서, 제2 보조막(114)의 상부에 주변회로 영역에 패턴을 형성하기 위한 제2 포토레지스트 패턴(116)을 형성한다. 제2 포토레지스트 패턴(116)은 주변회로 영역에 최종적으로 형성될 패턴의 폭과 동일하게 형성하는 것이 바람직하며, 실리콘(Si)이 함유된 포토레지스트막으로 형성할 수 있다.
도 1e를 참조하면, 제2 포토레지스트 패턴(116)에 따라 노출된 제2 보조막(도 1d의 114)에 식각 공정을 실시하여 제2 보조패턴(114a)을 형성한다. 이로써, 제2 보조패턴(114a)은 제2 포토레지스트 패턴(116)의 하부에만 잔류하게 된다. 특 히, 제2 보조패턴(114a)을 형성하기 위한 식각 공정 시, 돌출된 제1 보조패턴(108a)들의 사이에 제2 보조패턴(114a)이 잔류하지 않도록 한다.
도 1f를 참조하면, 스페이서막(도 1e의 112)을 식각하여 제1 보조패턴(108a)의 측벽에 스페이서 패턴(112a)을 형성한다. 구체적으로 설명하면, 전면식각 공정(또는, 에치백(etch back) 공정)을 실시하여 스페이서막(도 1e의 112)의 두께를 낮춘다. 이때, 제2 포토레지스트 패턴(116)의 하부를 제외하고, 제1 보조패턴(108a)의 상부에 형성된 스페이서막(도 1e의 112)을 제거하여 제1 보조패턴(108a)을 노출시킨다. 또한, 셀 영역에서는 제1 보조패턴(108a)을 노출시킴과 동시에, 제1 보조패턴(108a)의 측벽에 잔류하는 스페이서 패턴(112a) 사이로 제2 하드 마스크막(106)을 노출시킨다.
도 1g를 참조하면, 제1 보조패턴(108a) 중에서 스페이서 패턴(112a) 및 제2 포토레지스트 패턴(116)의 사이로 노출된 제1 보조패턴(108a)을 제거하기 위한 식각 공정을 실시한다. 이로써, 제1 보조패턴(108a)은 주변회로 영역에서 제2 포토레지스트 패턴(116)이 형성된 하부 영역에만 잔류하게 된다. 특히, 제1 보조패턴(108a)이 제거되는 영역으로 제2 하드 마스크막(106)이 노출되도록 한다.
이에 따라, 셀 영역에는 제2 하드 마스크막(106)의 상부로 스페이서 패턴(112a)이 잔류하고, 주변회로 영역에는 순차적으로 적층된 제1 보조패턴(108a), 스페이서 패턴(112a), 제2 보조패턴(114a) 및 제2 포토레지스트 패턴(116)이 잔류하여 마스크 패턴(MP)이 형성된다.
도 1h를 참조하면, 마스크 패턴(도 1g의 MP)에 따라 노출된 제2 하드 마스크 막(106) 및 제1 하드 마스크막(도 1g의 104)을 순차적으로 식각하여 제2 하드 마스크 패턴(106a) 및 제1 하드 마스크 패턴(104a)을 형성한다. 식각 공정 후에는, 마스크 패턴(MP)은 모두 제거되거나 일부 잔류할 수도 있으며, 잔류하는 경우 제거하는 것이 바람직하다.
도 1i를 참조하면, 제2 하드 마스크 패턴(도 1h의 106a) 및 제1 하드 마스크 패턴(104a)에 따라 노출된 식각 대상막(도 1h의 102)을 식각하여 식각 대상 패턴(102a)을 형성한다. 식각 대상막(도 1h의 102)을 식각하는 공정 중, 제2 하드 마스크 패턴(도 1h의 106a)은 모두 제거될 수도 있으나, 제1 하드 마스크 패턴(104a)이 잔류하므로 식각 공정을 용이하게 수행할 수 있다.
이로써, 셀 영역과 주변회로 영역 각각에 폭이 서로 다른 식각 대상 패턴(102a)을 형성할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 식각 대상막
102a : 식각 대상 패턴 104 : 제1 하드 마스크막
104a : 제1 하드 마스크 패턴 106 : 제2 하드 마스크막
106a : 제2 하드 마스크 패턴 108 : 제1 보조막
108a : 제1 보조패턴 110 : 제1 포토레지스트 패턴
112 : 스페이서막 112a : 스페이서 패턴
114 : 제2 보조막 114a : 제2 보조패턴
116 : 제2 포토레지스트 패턴 MP : 마스크 패턴

Claims (15)

  1. 셀 영역 및 주변회로 영역이 정의된 반도체 기판 상에 식각 대상막, 하드 마스크막 및 제1 보조막을 순차적으로 형성하는 단계;
    상기 셀 영역에 형성된 상기 하드 마스크막의 일부가 노출되도록 상기 제1 보조막을 패터닝하여 제1 보조패턴을 형성하는 단계;
    상기 제1 보조패턴 및 상기 노출된 하드 마스크막의 표면을 따라 스페이서막을 형성하는 단계;
    상기 스페이서막이 모두 덮이도록 상기 스페이서막의 상부에 제2 보조막을 형성하는 단계;
    상기 제2 보조막의 상부에, 상기 셀 영역 전체와 상기 주변회로 영역의 일부를 노출하는 마스크 패턴을 형성하는 단계;
    노출된 상기 제2 보조막을 제거하여 상기 스페이서막의 일부가 노출되도록 제2 보조패턴을 형성하는 단계;
    상기 제1 보조패턴 및 상기 하드 마스크막의 일부가 노출되도록 상기 스페이서막을 식각하되, 상기 셀 영역에 잔류한 상기 제1 보조패턴의 측벽에 상기 스페어서막의 일부를 잔류시키는 단계;
    노출된 상기 제1 보조패턴을 제거하는 단계; 및
    잔류한 상기 스페이서막, 잔류한 상기 제1 보조패턴 및 잔류한 상기 제2 보조패턴 사이로 노출된 상기 하드 마스크막을 패터닝하고, 상기 패터닝된 하드 마스크막을 식각 마스크로 이용한 식각 공정을 수행하여 상기 식각 대상막을 패터닝하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 식각 대상막은 절연막 또는 금속막으로 형성하는 반도체 소자의 패턴 형성방법.
  3. 제 1 항에 있어서,
    상기 식각 대상막을 패터닝하여 게이트 라인을 형성하는 경우, 상기 식각 대상막은 게이트 절연막, 제1 도전막, 유전체막 및 제2 도전막의 적층막으로 형성하는 반도체 소자의 패턴 형성방법.
  4. 제 1 항에 있어서,
    상기 하드 마스크막과 상기 제1 보조막은 식각 선택비가 서로 다른 물질로 형성하는 반도체 소자의 패턴 형성방법.
  5. 제 1 항에 있어서,
    상기 하드 마스크막은 SOC(spin on carbon)막 및 반사 방지막(BARC)의 적층막으로 형성된 반도체 소자의 패턴 형성방법.
  6. 제 5 항에 있어서,
    상기 반사 방지막은 실리콘(silicon; Si)이 함유된 반사 방지막으로 형성하는 반도체 소자의 패턴 형성방법.
  7. 제 1 항에 있어서,
    상기 제1 보조막은 실리콘(Si)이 함유되지 않은 반사 방지막으로 형성하는 반도체 소자의 패턴 형성방법.
  8. 제 1 항에 있어서,
    상기 스페이서막은 산화막으로 형성하는 반도체 소자의 패턴 형성방법.
  9. 제 8 항에 있어서,
    상기 산화막은 20℃ 내지 50℃의 온도에서 형성하는 반도체 소자의 패턴 형성방법.
  10. 제 1 항에 있어서,
    상기 제2 보조막은 상기 제1 보조막과 동일한 물질로 형성하는 반도체 소자의 패턴 형성방법.
  11. 제 1 항에 있어서,
    상기 제2 보조막은 실리콘(Si)이 함유되지 않은 반사 방지막(BARC)으로 형성하는 반도체 소자의 패턴 형성방법.
  12. 반도체 기판 상에 식각 대상막, 하드 마스크막 및 상기 하드 마스크막의 일부를 노출하는 반사 방지 패턴을 형성하는 단계;
    상기 반사 방지 패턴 및 상기 노출된 하드 마스크막의 표면을 따라 상기 반사 방지 패턴이 변형되는 200℃보다 낮은 온도에서 스페이서막을 형성하는 단계;
    상기 반사 방지 패턴의 일부가 노출되도록, 상기 스페이서막을 식각하되, 상기 반사 방지 패턴의 측벽에 상기 스페이서막의 일부를 잔류시켜 스페이서 패턴을 형성하는 단계;
    상기 노출된 반사 방지 패턴을 제거하는 단계; 및
    상기 스페이서 패턴 사이로 노출된 상기 하드 마스크막을 패터닝한 후, 상기 패터닝된 하드 마스크막을 식각 마스크로 이용한 식각 공정을 수행하여 상기 식각 대상막을 패터닝하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  13. 제 12 항에 있어서,
    상기 하드 마스크막과 상기 반사 방지 패턴은 식각 선택비가 서로 다른 물질로 형성하는 반도체 소자의 패턴 형성방법.
  14. 제 12 항에 있어서,
    상기 스페이서막은20℃ 내지 50℃의 온도범위에서 형성하는 반도체 소자의 패턴 형성방법.
  15. 제 12 항에 있어서, 상기 스페이서 패턴을 형성하는 단계에서,
    상기 반사 방지 패턴의 사이로 상기 하드 마스크막의 일부를 노출시키는 반도체 소자의 패턴 형성방법.
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