KR100798737B1 - 반도체 소자의 게이트 전극 형성방법 - Google Patents

반도체 소자의 게이트 전극 형성방법 Download PDF

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Abstract

본 발명은 게이트 전극(플로팅 게이트)의 높이를 증가시키지 않으면서 표면적을 증대시켜 유전체막과 게이트 전극 간의 접촉면적을 증대시키고, 이를 통해 커플링 비를 증대시켜 소자의 전기적 특성을 개선시킬 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소자 분리막이 형성되고, 상기 소자 분리막에 의해 고립된 제1 도전막이 형성된 기판을 제공하는 단계와, 상기 제1 도전막을 포함한 상기 소자 분리막 상부에 제2 도전막을 형성하는 단계와, 상기 소자 분리막의 일부가 노출되도록 상기 제2 도전막의 일부를 식각하는 단계와, 제1 세정공정을 실시하여 노출된 상기 제2 도전막의 표면 거칠기를 증가시켜 상기 제2 도전막의 전체 표면적을 증가시키는 단계를 포함하는 반도체 소자의 게이트 전극 형성방법을 제공한다.
플래시 메모리 소자, 게이트 전극, 플로팅 게이트, SC-1 세정, 표면적 증대, 커플링 비.

Description

반도체 소자의 게이트 전극 형성방법{METHOD FOR FORMING OF GATE ELECTRODE IN SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 일반적인 낸드 플래시 메모리 소자의 플로팅 게이트 형성방법을 도시한 공정 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 메모리 소자의 게이트 전극 형성방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 기판
11, 111 : 게이트 절연막
12, 112 : 제1 폴리 실리콘막
15, 115 : 소자 분리막
17, 117 : 제2 폴리 실리콘막
18, 118 : 플로팅 게이트
119 : 유전체막
본 발명은 반도체 소자의 게이트 전극 및 그 형성방법에 관한 것으로, 특히 적층 게이트 구조를 갖는 비휘발성 메모리 소자에서 플래시 메모리 소자의 플로팅 게이트 및 그 형성방법에 관한 것이다.
현재, 비휘발성 메모리 소자 중 70nm급 낸드 플래시 메모리 소자(NAND flash memory device)에서 소자를 분리시키기 위한 스킴(scheme)은 게이트 절연막(또는, 터널 산화막)의 질을 확보하기 위해서 플로팅 게이트의 일부가 되는 얇은 폴리 실리콘막을 사용하여 하부 게이트 전극 프로파일(profile)을 먼저 정의한 후 분리 공정을 실시하는 SA-STI(Self Aligned Shallow Trench Isolation) 공정이 널리 사용되고 있다.
이하, 일반적으로 낸드 플래시 메모리 소자에서 적용하고 있는 SA-STI 공정을 설명하기로 한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 게이트 절연막(11), 플로팅 게이트용 하부층인 폴리 실리콘막(poly silicon layer)(이하, 제1 폴리 실리콘막이라 함)(12) 및 패드 질화막(pad nitride layer, 미도시)을 순차적으로 형성한다.
이어서, 포토 공정 및 식각공정을 실시하여 패드 질화막, 제1 폴리 실리콘막(12), 게이트 절연막(11) 및 기판(10)을 순차적으로 식각한다. 이로써, 기판(10) 내에는 액티브영역(active region)과 필드영역(field region)을 정의하도록 일정한 슬로프(slope)를 갖는 복수의 트렌치(trench, 미도시)가 형성된다.
이어서, 산화공정을 실시하여 트렌치의 내부면을 따라 월산화막(Wall oxide, 14)을 형성한다.
이어서, 트렌치가 매립되도록 HDP(High Density Plasma) 산화막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 이를 평탄화한다. 이로써, 트렌치 내부에 고립된 소자 분리막(15)이 형성된다. 그런 다음, 습식식각공정을 실시하여 패드 질화막을 제거한다.
이어서, 도 1b에 도시된 바와 같이, 소자 분리막(15)을 포함하는 전체 구조 상부에 플로팅 게이트용 상부층인 폴리 실리콘막(17)(이하, 제2 폴리 실리콘막이라 함)을 증착한다.
이어서, 포토공정 및 식각공정을 실시하여 제2 폴리 실리콘막(17)을 식각하여 소자 분리막(15)에 의해 이웃하는 것끼리 서로 분리된 플로팅 게이트(18)가 형성된다.
이러한 SA-STI 공정에서는 전술한 바와 같이 소자 분리막 형성 전에 게이트 절연막을 먼저 형성하기 때문에 기존의 모트(moat) 발생에 의한 게이트 절연막의 열화를 방지할 수 있다. 더욱이, 소자 분리막(15)이 형성된 후 제1 폴리 실리콘막(12) 상부에 제2 폴리 실리콘막(17)을 증착하여 플로팅 게이트(18)의 상부 표면적을 증가시킬 수 있다. 이로써, 기존의 코드(code) 플래시 메모리 소자나 데이터(data) 플래시 메모리 소자에서의 커플링 비(coupling ratio)를 그대로 확보할 수 있는 장점이 있다.
그러나, 이러한 종래기술에 따른 SA-STI 공정에서는 제2 폴리 실리콘막(17)의 정렬과 이들 간의 스페이스(space)의 한계 등에 의해 슬로프(slope)를 갖도록 제2 폴리 실리콘막(17)을 식각하고 있으나, 이 경우에도 게이트 라인(gate line) 간의 스페이스를 확보하여야 하기 때문에 커플링 비(coupling ratio)를 증대시키는데 한계가 있다.
커플링 비를 증대시키기 위해서는 IPO(Inter Poly Oxide)(이하, 유전체막이라 함)와 플로팅 게이트(18) 및 컨트롤 게이트(미도시) 간의 접촉면적을 증대시켜야 한다. 그러나, 플로팅 게이트(18)와의 접촉면적을 증대시키기 위해서는 제2 폴리 실리콘막(17)의 두께를 증가시켜야 하기 때문에 전체적인 플로팅 게이트의 높이가 증가되어 후속 공정인 컨트롤 게이트 형성공정시 어려움을 야기시키는 문제가 발생된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 게이트 전극(플로팅 게이트)의 높이를 증가시키지 않으면서 표면적을 증대시켜 유전체막과 게이트 전극 간의 접촉면적을 증대시키고, 이를 통해 커플링 비를 증대시켜 소자의 전기적 특성을 개선시킬 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일측면에 따르면, 소자 분리막이 형성되고, 상기 소자 분리막에 의해 고립된 제1 도전막이 형성된 기판을 제공하는 단계와, 상기 제1 도전막을 포함한 상기 소자 분리막 상부에 제2 도전막을 형성하는 단계와, 상기 소자 분리막의 일부가 노출되도록 상기 제2 도전막의 일부를 식각하는 단계와, 제1 세정공정을 실시하여 노출된 상기 제2 도전막의 표면 거칠기를 증가시켜 상기 제2 도전막의 전체 표면적을 증가시키는 단계를 포함하는 반도체 소자의 게이트 전극 형성방법을 제공한다.
본 발명에 있어서, 상기 소자 분리막에 의해 고립된 제1 도전막이 형성된 기판을 제공하는 단계는 상기 기판 상에 게이트 절연막 및 제1 도전막을 형성하는 단계와, 상기 제1 도전막 상에 필드 영역을 오픈시키는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 이용하여 상기 제1 도전막, 상기 게이트 절연막 및 상기 기판의 일부를 식각하여 상기 기판 내에 복수의 트렌치를 형성하는 단계와, 상기 트렌치를 매립시키는 소자분리막을 형성하는 단계를 포함한다. 이때, 마스크 패턴은 질화막으로 형성한다.
또한, 본 발명에 있어서, 상기 제1 세정공정은 SC-1을 이용한다. 특히, 제1 세정공정은 NH4OH, H2O2, H2O가 혼합된 용액을 이용하고 적어도 75℃ 이상의 온도에서 실시하는 것이 바람직하다.
또한, 본 발명에 있어서, 상기 제2 도전막을 증착한 후, 제2 세정공정을 실 시하여 노출된 상기 제2 도전막의 표면 거칠기를 증가시켜 상기 제2 도전막의 상부 표면적을 증대시키는 단계를 더 포함할 수 있다.
여기서, 상기 제2 세정공정은 SC-1 세정공정을 이용한다. 특히, 상기 SC-1 세정공정은 NH4OH, H2O2, H2O가 혼합된 용액을 이용하고 적어도 75℃ 이상의 온도에서 실시하는 것이 바람직하다.
즉, 상기한 본 발명에 따르면, 플로팅 게이트 전극용 제1 및 제2 도전막이 증착된 결과물 전체에 세정공정을 실시하여 노출된 제2 도전막의 표면적을 증대시킴으로써, 제2 도전막 상에 증착될 유전체막의 표면적 또한 증가시켜 플로팅 게이트와 컨트롤 게이트 간의 커플링비를 증가시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 메모리 소자의 게이트 전극 형성방법을 도시한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 전처리 세정공정에 의해 세정된 반도체 기판(110)이 제공된다. 여기서, 전처리 세정공정은 DHF(Diluted HF)로 세정한 후 SC-1(NH4OH/H2O2/H2O)으로 실시되거나, BOE(Buffer Oxide Etchant)로 세정한 후 SC-1로 순차적으로 실시될 수 있다.
이어서, 웰(well) 형성용 이온주입공정과 문턱전압 조절용 이온주입공정을 실시한다. 상기 이온주입공정들을 실시하기 전에 기판(110) 상에는 희생 산화막(sacrificial oxide; 미도시)이 증착되고, 그리고, 이 희생 산화막을 스크린 산화막(screen oxide)으로 이용하여 이온주입공정을 실시한다. 이로써, 기판(110)에는 웰 영역(미도시)이 형성된다.
이어서, 기판(110) 상에 게이트 절연막(또는, 터널 산화막)(111)을 형성한다. 예컨대, 게이트 절연막(111)은 습식산화공정을 이용하여 형성한다.
이어서, 기판(110) 계면과의 결함밀도를 최소화시키기 위한 일환으로 기판(110) 상에 형성된 게이트 절연막(111)에 대하여 N2 가스를 이용한 어닐공정을 20분 내지 30분 동안 실시할 수도 있다.
이어서, 게이트 절연막(111) 상에 플로팅 게이트의 하부층인 도전막, 예컨대 제1 폴리 실리콘막(112)을 증착한다. 이때, 제1 폴리 실리콘막(112)은 산화 저항성이 낮은 언도프트(undoped) 또는 도프트(doped) 실리콘막으로 증착할 수 있다. 예 컨대, 언도프트 실리콘막의 경우에는 SiH4를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착한다. 한편, 도프트 실리콘막의 경우에는 SiH4에 PH3, PCl5, BCl3 또는 B2H6를 혼합시킨 기체를 이용하여 LPCVD 방식으로 증착한다.
이어서, 제1 폴리 실리콘막(112) 상에 보호층으로 패드 질화막(미도시)을 증착한다. 패드 질화막은 후속 소자 분리막을 형성하기 위한 CMP(Chemical Mechanical Polishing) 공정시 리세스(recess)되는 정도를 고려하여 충분히 두껍게 증착하는 것이 바람직하다. 이러한 패드 질화막은 CMP 공정시 제1 폴리 실리콘막(112)을 보호하는 기능을 수행한다.
이어서, 패드 질화막, 제1 폴리 실리콘막(112), 게이트 절연막(111) 및 기판(110)의 일부를 식각하여 기판(110) 내부에 액티브 영역과 필드 영역을 정의하는 복수의 트렌치(미도시)를 형성한다.
이어서, 산화공정을 실시하여 노출된 기판(110), 즉 트렌치의 내부면을 따라 월산화막(14)을 형성할 수 있다.
이어서, 트렌치가 매립되도록 월산화막(14) 상에 소자 분리막용 절연막, 예컨대 HDP 산화막을 증착한 후 CMP 공정을 실시하여 평탄화하여 트렌치 내부에 고립된 소자 분리막(113)을 형성한다. 이때, CMP 공정은 패드 질화막을 식각 정지층으로 이용하여 실시하고, 소자 분리막(113)이 형성된 전체 구조 상부를 평탄화한다. 이로써, 평탄화되는 전체 구조 상부는 전면에 걸쳐 균일한 EFH(Effective Fox Height)를 갖게 된다.
이어서, 인산(H3PO4)(또는, 질화막 식각용 용액)을 이용하여 패드 질화막을 제거한 후 그 상부에 플로팅 게이트의 상부층인 도전막, 예컨대 제2 폴리 실리콘막(117)을 형성한다. 이때, 제2 폴리 실리콘막(117)은 제1 폴리 실리콘막(112)과 동일한 방법으로 형성할 수 있다. 다만, 그 두께는 소자의 설계에 따라 적절하게 변경될 수 있다.
이어서, 도 2b에 도시된 바와 같이, 1차로 SC-1 세정공정을 실시한다. 예컨대, SC-1 세정공정은 NH4OH, H2O2, H2O가 혼합된 용액을 이용하고 적어도 75℃ 이상의 온도, 예컨대 75~150℃의 온도에서 실시한다. 이로써, 노출된 제2 폴리 실리콘막(117)의 표면 거칠기(Roughness)가 증가하게 되고, 이에 따라 제2 폴리 실리콘막(117)의 상부 표면적이 증대된다.
이어서, 도 2c에 도시된 바와 같이, 포토 공정을 실시하여 형성된 소정의 감광막 패턴(미도시)을 이용하여 소자 분리막(115)의 일부가 노출되도록 제2 폴리 실리콘막(117)의 일부를 식각한다. 바람직하게는, 소자 분리막(115)의 중앙부가 노출되도록 제2 폴리실리콘막(117)의 일부를 식각한다. 이로써, 소자 분리막(115)에 의해 서로 분리되고 제1 및 제2 폴리 실리콘막(117)의 적층 구조로 이루어진 플로팅 게이트(118)가 형성된다.
이어서, 스트립(strip) 공정을 실시하여 감광막 패턴을 제거한다.
이어서, 도 2d에 도시된 바와 같이, 2차로 SC-1 세정공정을 실시하여 노출된 제2 폴리 실리콘막(117)의 표면 거칠기를 증가시킨다. 예컨대, SC-1 세정공정은 NH4OH, H2O2, H2O가 혼합된 용액을 이용하고 적어도 75℃ 이상의 온도, 예컨대 75~150℃의 온도에서 실시한다. 이로써, 제2 폴리 실리콘막(117)의 전체 표면적이 증대되어, 플로팅 게이트(118)의 표면적 또한 증대되게 된다.
이어서, 제2 폴리 실리콘막(117) 상부의 단차를 따라 유전체막(119)을 증착한다. 여기서, 유전체막(119)은 산화막과 질화막이 적절히 조합되어 이루어진 적층 구조로 형성한다. 예컨대, ONO(Oxide/Nitride/Oxide), ONON(Oxide/NitrideOxide/Nitride) 또는 ON(Oxide/Nitride) 구조로 형성한다.
이로써, 유전체막(119)은 제2 폴리 실리콘막(117)의 표면 거칠기를 그대로 갖게 된다. 따라서, 플로팅 게이트(118)와 유전체막(119) 간의 접촉면적이 증가됨과 동시에 후속 형성될 컨트롤 게이트(미도시)와 유전체막(119) 간의 접촉면적 또한 증가된다. 이를 통해, 플로팅 게이트(118)와 컨트롤 게이트의 커플링 비를 증가시켜 반도체 메모리 소자의 프로그램 동작 속도를 증가시킬 수 있다.
이러한 공정을 통해 형성된 본 발명에 따른 플로팅 게이트는 상부 임계치수(CD2, 도 2d참조)가 종래기술에 따른 플로팅 게이트의 상부 임계치수(CD1, 도 1b참조)와 동일하고, 이웃한 것끼리의 스페이스(S2, 도 2d참조) 또한 종래기술에 따른 스페이스(S1, 도 1b참조)와 동일하게 유지시킬 수 있다. 즉, 플로팅 게이트의 임계치수와 스페이스는 그대로 유지하면서 SC-1 세정공정으로 증가된 표면 거칠기 만큼 표면적은 증대시킬 수 있다.
한편, 상기에서 설명한 본 발명의 실시예에서는 SA-STI 공정이 아닌 STI 공 정을 이용한 플로팅 형성공정에서도 적용가능하다. 또한, 낸드 플래시 메모리 소자 뿐만 아니라, 노아(NOR) 플래시 메모리 소자의 플로팅 게이트 형성공정에도 적용가능하며, 이에 더하여 EEPROM, EPROM과 같은 비휘발성 메모리 소자의 플로팅 게이트 형성공정에도 적용할 수 있다. 또한, 반도체 소자에서 단층 구조를 갖는 게이트 전극에도 적용할 수 있다.
상기에서 본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, SC-1을 이용한 세정공정을 통해 플로팅 게이트의 표면 거칠기를 증가시켜 플로팅 게이트의 높이, 임계치수 및 스페이스는 기존과 같이 그대로 유지하면서 표면 거칠기가 증가한 만큼 그 표면적은 증대시켜 유전체막 간의 접촉면적을 증대시킬 수 있으며, 이를 통해 커플링 비를 증가시켜 소자의 전기적인 특성을 향상시킬 수 있다.

Claims (8)

  1. 소자 분리막이 형성되고, 상기 소자 분리막에 의해 고립된 제1 도전막이 형성된 기판을 제공하는 단계;
    상기 제1 도전막을 포함한 상기 소자 분리막 상부에 제2 도전막을 형성하는 단계;
    제1 세정공정을 실시하여 노출된 상기 제2 도전막의 표면 거칠기를 증가시키는 단계;
    상기 소자 분리막의 일부가 노출되도록 상기 제2 도전막의 일부를 식각하는 단계; 및
    제2 세정공정을 실시하여 노출된 상기 제2 도전막의 표면 거칠기를 증가시키는 단계
    를 포함하는 반도체 소자의 게이트 전극 형성방법.
  2. 제 1 항에 있어서, 상기 소자 분리막에 의해 고립된 제1 도전막이 형성된 기판을 제공하는 단계는,
    상기 기판 상에 게이트 절연막 및 제1 도전막을 형성하는 단계;
    상기 제1 도전막 상에 필드 영역을 오픈시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 이용하여 상기 제1 도전막, 상기 게이트 절연막 및 상기 기판의 일부를 식각하여 상기 기판 내에 복수의 트렌치를 형성하는 단계; 및
    상기 트렌치를 매립시키는 소자분리막을 형성하는 단계
    를 포함하는 반도체 소자의 게이트 전극 형성방법.
  3. 제 2 항에 있어서,
    상기 마스크 패턴은 질화막으로 형성하는 반도체 소자의 게이트 전극 형성방법.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 제1 세정공정은 SC-1을 이용하는 반도체 소자의 게이트 전극 형성방법.
  5. 제 4 항에 있어서,
    상기 제1 세정공정은 NH4OH, H2O2, H2O가 혼합된 용액을 이용하고 75~150℃의 온도에서 실시하는 반도체 소자의 게이트 전극 형성방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제2 세정공정은 SC-1을 이용하는 반도체 소자의 게이트 전극 형성방법.
  8. 제 7 항에 있어서,
    상기 제2 세정공정은 NH4OH, H2O2, H2O가 혼합된 용액을 이용하고 적어도 75~150℃의 온도에서 실시하는 반도체 소자의 게이트 전극 형성방법.
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