KR100313695B1 - 반도체 장치의 제조 방법 - Google Patents

Abstract

STI 구조를 위한 트렌치(trench)에 관한 것으로, 절연물의 매립 직후에 있어서 간극 없이 매립되는 반도체 장치의 제조 방법을 제공한다.

게이트 전극(103)이 되는 도전층 상에 절연 부재(도시하지 않음)를 형성한 구조에, 소자 영역을 덮는 레지스트막(도시하지 않음)에 따라서 절연 부재로부터 기판(101)에 이르는 트렌치를 하부(104b)까지 에칭하여 형성한다. 그 후, 절연 부재를 습식 에칭 등으로 후퇴시키고, 이것을 마스크로 하여 게이트 전극(103)을 가공한다. 게이트 전극(103)은 소자 영역보다도 치수가 작아지고, 트렌치(104)의 깊이 방향의 상부(104a)를 트렌치 하부(104b)보다 넓게 형성할 수 있어, 그 후의 절연물(105)의 매립 형상은 양호해진다. 절연 부재를 스토퍼(stopper)로서 연마하여 평탄화하고, 절연 부재를 제거한다.

Description

반도체 장치의 제조 방법{A METHOD OF MAKING SEMICONDUCTOR APPARATUS}

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 반도체 기판에 형성된 얕은 트렌치에 절연막의 매립을 행하는 소자 분리 방법, 소위 STI(Shallow Trench Isolation)를 적용하는 반도체 기억 장치의 메모리셀 제조 방법에 관한 것이다.

종래 기술로서, 반도체 메모리 디바이스에 있어서의 메모리셀의 형성에 관한 것으로, STI를 적용한 소자 분리 방법을 도 14의 (a)∼(e)를 이용하여 설명한다.

우선, 도 14의 (a)에 도시한 바와 같이, P형 실리콘 기판(901)의 표면을 산화한다(산화막 911). 여기서 각종 웰, 채널 주입(채널 영역의 형성)을 행한다.

다음에, 산화막(911)을 제거하고, 게이트 산화막(904)을 형성한다. 이 때, 도시하지 않은 주변 회로의 게이트 산화막(두께가 다른 것도 포함한다)도 형성한다. 다음에, 부유 게이트 전극이 되는 폴리실리콘(905), 또한 스토퍼재, 예를 들면 실리콘 질화막(912)을 퇴적하고, 도시하지 않은 레지스트를 도포하여 패터닝을 행한다. 그 후, 도 14의 (b)에 도시한 바와 같이, 도시하지 않은 레지스트 패턴을 마스크로 하여 실리콘 질화막(912), 폴리실리콘(905), 게이트 산화막(904)을 순차 이방성 에칭하고, 또한 노출된 실리콘 기판(901)을 이방성 에칭한다. 이에 따라, 기판에 트렌치(902)를 형성한다. 계속해서, 도시하지 않은 레지스트 패턴을 박리한다.

다음에, 도 14의 (c)에 도시한 바와 같이, 에칭의 손상을 완화하기 위해서 트렌치(902)의 내벽 표면을 산화한다(산화막 913).

계속해서, 상기 트렌치(902) 내를 매립하도록, 기판 상에 예를 들면 TEOS (tetraethoxysilane) 등의 실리콘 산화막(903)을 퇴적한다. 그 후, 도 14의 (d)에 도시한 바와 같이, 화학적 기계적 연마법, 소위 CMP(chemical mechanical polishing)의 기술을 이용하여, 실리콘 산화막(903)의 표면을 평탄하게 한다. 산화막(903)은 실리콘 질화막(912)의 표면이 노출될 때까지 박리되고, 트렌치(902)의 내부가 매립된 형상으로 된다.

마지막으로, 도 14의 (e)에 도시한 바와 같이, 스토퍼재로서의 실리콘 질화막(912)을 제거하여 소자 분리가 완성한다. 이 후, 불휘발성 반도체 기억 장치이라면, ONO막, 제어 게이트 전극이 되는 폴리실리콘층 등이 퇴적된 후, 게이트 형상으로 패터닝되어 메모리셀이 형성된다.

이와 같이, 실리콘 기판(901) 상에 우선 게이트 산화막(904), 게이트 부재(905) 등을 순차 형성한 후, 게이트 부재(905), 게이트 산화막(904) 및 실리콘 기판(901)을 순차 에칭하여, 게이트 부재(905)와 자기 정합적으로 STI 구조를 형성하는 소자 분리 방법에서는, 소자 분리 영역에 매립된 절연막이 후속 공정에서 박리될 우려가 적어, 양호한 소자 분리 특성이 얻어지기 쉽다고 하는 특징을 갖는다. 이것은, 실리콘 기판에 STI 구조의 소자 분리 영역을 형성한 후, 실리콘 기판 상에 게이트 산화막을 통해 게이트 부재를 퇴적하여 패터닝하는 경우에는, STI 형성 시에 기판 상을 피복하고 있던 희생 산화막을 일단 박리하고, 새롭게 게이트 산화막을 형성할 필요가 있고, 이 때, 소자 분리 영역에 매립된 절연막의 후퇴를 회피할수 없는 데에 대해, 상기 소자 분리 방법에서는 이러한 희생 산화막의 박리 공정은 수반하지 않기 때문이다(예를 들면 특개평8-17948호 참조).

그런데, 상기 도 14의 (b)에 도시된 바와 같이, CMP의 스토퍼재(실리콘 질화막 912)의 두께까지 포함한 트렌치(902)의 깊이를 D1, STI로 구성된 소자 분리 영역의 폭을 W1로 한다. 미세 가공이 진행하면, 이들 D1, W1의 비의 값 D1/W1은 커지게 된다. 이 결과, STI로서 매립하는 절연막(산화막 903)의 퇴적 직후의 매립 형상이 나빠진다. 구체적으로는 예를 들면, 트렌치폭의 가공 변동의 원인도 있어서, 매립한 트렌치 중 일부에서 트렌치 중심 부근에 간극이 열리게 되는 현상이 일어난다. 이러한 상태를 회피하기 위해서, 산화막(903)의 퇴적 후에는, 고온 또한 장시간의 열 공정을 거친다. 이에 따라, 트렌치를 절연물로 간극 없이 매립한 형상으로 한다.

STI 구조에 있어서, 트렌치를 절연물로 간극 없이 매립한 형상으로 하기 위해서는, 절연막(산화막 903)을 퇴적한 후에, 고온 또한 장시간의 열 공정을 행하지 않으면 안된다. 그러나, 상기한 바와 같이 소자 영역 형성 공정(소자 분리 공정)보다도 전에 게이트 산화막(904) 등(두께가 다른 주변 회로의 게이트 절연막도 포함한다)을 형성하는 제조 방법에서는, 고온 또한 장시간의 열 공정을 거치면, 게이트 산화막이 열화하여, 확산층의 프로파일의 제어가 곤란하게 된다고 하는 신뢰성의 문제가 있다.

또한, 상기 신뢰성의 문제를 지장 없을 정도로 억제하면서 행해지는 열 공정의 후에 있어서도, 트렌치의 상단부에 오목부가 남기 쉽다. 이 오목부가 남았다고 하면, 후의 공정에서, 예를 들면, 제어 게이트 전극이 되는 폴리실리콘층 등을 퇴적하고, 게이트 형상으로 패터닝하였을 때, 에칭 잔류물이 오목부에 남을 가능성이 높다. 에칭 잔류물이 오목부에 따라서 남으면, 최악의 경우, 게이트 간의 단락을 일으키는 원인이 된다.

본 발명은 상기한 바와 같은 사정을 고려하여, 그 과제는, 소자의 미세화, 고집적화를 실현하는 STI 구조를 위한 트렌치에 관한 것으로, 절연물의 퇴적 직후에서 절연물이 간극 없이 매립되기 쉬운 형상으로 함으로써, 고집적도로 고신뢰성의 반도체 장치의 제조 방법을 제공하는 것이다.

본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 제1 게이트 절연막을 형성하는 공정, 상기 제1 게이트 절연막 상에 제1 게이트 전극재를 퇴적하는 공정, 상기 제1 게이트 전극재 상에 절연 부재를 퇴적하는 공정, 상기 절연 부재 상에 소정의 소자 영역을 덮는 포토레지스트 패턴을 형성하고, 이 패턴에 따라서 상기 절연 부재, 상기 제1 게이트 전극재, 상기 제1 게이트 절연막 및 상기 반도체 기판을 에칭하여 트렌치를 형성하는 공정, 상기 절연 부재를 적어도 상기 소자 영역보다도 치수가 작아지도록 부분적으로 에칭하는 공정, 상기 제1 게이트 전극재를 상기 절연 부재를 마스크로 하여 에칭하는 공정과, 상기 트렌치에 절연물을 매립하는 공정, 상기 절연물을 상기 절연 부재의 표면이 노출할 때까지 평탄화하는 공정, 상기 절연 부재를 제거하는 공정, 및 상기 제1 게이트 전극재를 패터닝하는 공정을 구비한 것을 특징으로 한다.

본 발명의 방법에서는, 소자 영역을 규정한 절연 부재를 더욱 에칭함으로써 후퇴시키고, 치수가 작아진 절연 부재를 마스크로 한 게이트 전극재의 에칭으로, 트렌치의 개구부가 넓어지도록 함으로써, 소자 분리용의 절연물 퇴적 직후의 매립 형상을 개선한다.

도 1은 본 발명의 반도체 장치의 제조 방법의 가장 특징적인 제조 공정 도중의 형태를 도시한 단면도.

도 2는 도 1의 구성의 제조 방법의 공정 도중을 도시한 제1 단면도.

도 3은 도 1의 구성의 제조 방법의 공정 도중을 도시한 제2 단면도.

도 4는 본 발명의 실시 형태에 관한 것으로, NAND형 EEPROM의 메모리셀의 구성을 나타내고, (a)는 메모리셀의 어레이 부분의 평면도, (b)는 (a)의 1B-1B 단면도, (c)는 (a)의 1C-1C 단면도.

도 5는 도 4의 (b)의 단면에 도시된 바와 같은, 소자 분리에 STI 구조를 적용한 NAND형 EEPROM을 갖는 메모리셀의 제조 방법을 공정순으로 나타내기 위한 제1 단면도.

도 6은 도 5에 계속되는 공정 도중을 도시한 제2 단면도.

도 7은 도 6에 계속되는 공정 도중을 도시한 제3 단면도.

도 8은 도 7에 계속되는 공정 도중을 도시한 제4 단면도.

도 9는 도 8에 계속되는 공정 도중을 도시한 제5 단면도.

도 10은 도 9에 계속되는 공정 도중을 도시한 제6 단면도.

도 11은 도 10에 계속되는 공정 도중을 도시한 제7 단면도.

도 12는 도 11에 계속되는 공정 도중을 도시한 제8 단면도.

도 13은 별도의 방법으로 도 6에 계속되는 공정 도중을 나타낸 변형예로서의 단면도.

도 14의 (a)∼(e)는 종래의 기술로서 반도체 메모리 디바이스에 있어서의 메모리셀의 형성에 관한 것으로, STI를 적용한 소자 분리 방법을 공정순으로 설명하기 위한 단면도.

〈도면의 주요 부분에 대한 부호의 설명〉

101, 1 :반도체 기판

102 : 게이트 산화막

103 : 게이트 전극

104, 23 :트렌치

104S : 단차 부분

105 :절연물

106 :절연 부재

3 : 소자 분리 영역(STI)

4 : 소자 영역

5 : 게이트 산화막

6 : 부유 게이트 전극 FG로 되는 도체층

7 : 층간의 절연막(ONO막)

8 : 제어 게이트 전극 CG가 되는 도체층

9 : 소스/ 드레인 영역

10 : 층간 절연막

SG1, SG2 :선택 게이트

21 : 실리콘 질화막

22 : 포토레지스트

25 : 실리콘 산화막(열산화막)

31 : 실리콘 산화막(CVD 산화막)

61 : 비정질 실리콘

62 : 폴리실리콘

도 1은, 본 발명의 반도체 장치의 제조 방법에 있어서의 가장 특징적인 제조공정 도중의 형태를 나타낸 단면도이다. 반도체 기판 상의 MOS형 소자 사이의 소자 분리 영역이 본 발명의 특징을 갖는 STI로 구성되어 있다. 반도체 기판(101)상에 게이트 산화막(102)이 형성되어 있다. 게이트 산화막(102) 상에 게이트 전극(103)이 형성되어 있다. 게이트 전극(103) 아래의 기판은 채널 영역이다. 소스/드레인 영역은 이 단면 방향에 대해 수직 방향의 단면에 있어서 게이트 전극 양측의 기판 표면에 나타나는 것으로, 여기서는 도시되지 않는다.

게이트 전극(103) 사이의 소자 분리용 트렌치(104)는 깊이 방향의 상부(104a)가 깊이 방향의 하부(104b)에 대해 단차 부분(104S)을 거침으로써, 깊이 방향의 하부(104b)에 비교하여 깊이 방향의 상부(104a)가 넓은 치수를 갖고 있다.

상기 트렌치의 깊이 방향의 상부(104a)와 트렌치의 깊이 방향의 하부(104b)의 내벽은 단차 부분(104S)을 경계로 상호 다른 부분을 구성하고 있다. 여기서는, 트렌치의 깊이 방향의 하부(104b)의 내벽은 반도체 기판(101)이고, 트렌치의 깊이 방향의 상부(104a)의 내벽은 게이트 전극(103)이다.

이러한 트렌치(104) 내에 절연물(105)이 매립되어 있지만, 트렌치(104)의 깊이 방향의 상부(104a)가 넓은, 즉, 트렌치의 개구부가 하부보다 크면, 절연물이 간극이나 시임(seam)의 발생 없이 매립되기 쉽다. 즉, 절연물 퇴적 직후의 매립 형상을 개선할 수 있다.

또한, 절연물 퇴적 시에 트렌치의 상부가 빠르게 막혀버려 트렌치 내부에 공동을 할 수 있는 등의 문제점도 방지할 수 있다. 공동이 생기면 후의 열 공정에 의해 공동 중의 기압이 높아져서, 응력이 증대하여 물리적인 파괴가 발생할 위험성도 있어, 이러한 우려를 해소한다.

상기한 바와 같은 트렌치(104)의 형성 방법은, 예를 들면, 도 2에 도시한 바와 같이, 게이트 전극(103)이 되는 도전층(제1 게이트 부재) 상에 절연 부재(106)를 형성한 구조에, 포토리소그래피 기술을 이용한다. 우선, 소자 영역을 덮은 레지스트막(도시하지 않음)에 따라서 절연 부재(106)로부터 기판(101)에 이르는 트렌치의 깊이 방향의 하부(104b)까지 에칭한다. 그 후, 절연 부재(106)를 예를 들면 습식 에칭 등으로 후퇴시킨다.

계속해서, 상기 절연 부재(106)에 따라서 게이트 전극(103)을 다시 가공한다. 즉, 게이트 전극(103)은 소자 영역보다도 치수가 작아진다. 따라서, 트렌치의 깊이 방향의 상부(104a)를 트렌치 하부(104b)보다 넓게 형성할 수 있다(도 3).

그 후에는, 트렌치(104)의 내벽을 얇게 산화한 후, 트렌치(104) 내를 매립하도록 CVD(Chemical Vapor Deposition)법에 의해 절연물(105)이 퇴적된다. 다음에, 절연 부재(106)를 스토퍼로 한 CMP(chemical mechanical polishing)법을 이용하여 절연물(105)을 평탄하게 한다. 평탄화 후, 절연 부재(106)는 제거된다. 이에 따라, 도 1에 도시된 바와 같은 구성이 된다.

또한, 도시하지 않지만, 절연 부재(106)의 제거 부분에 예를 들면 저저항화를 위한 도전재(제2 게이트 부재)가 매립되어도 좋다. 또, 게이트 전극(103)의 재료로서는 비정질 실리콘을 이용하는 것이 생각된다. 비정질 재료는 가공 정밀도에 우수하다. 이에 따라, 절연 부재(106)에 따라서 형성되는, 소자 영역보다 치수가 작은 게이트폭을 갖는 게이트 전극(103)의 가공 정밀도를 향상시킨다.

상기 구성에 따르면, 트렌치 내에의 절연물 퇴적 시의 매립 형상을 개선할 수 있다. 이에 따라, 절연물 퇴적 직후의 매립 형상을 좋게 하기 위한 열 공정이, 종래보다도 저온에서, 시간을 대폭 단축할 수 있다.

이 결과, 게이트 산화막을 소자 영역 형성 공정보다도 전에 형성하는 반도체장치의 제조 방법에서는, 게이트 산화막의 질의 열화가 저감되어, 채널 영역 등의 확산층의 프로파일(profile)의 제어도 용이하게 된다고 하는 이점이 생긴다.

이러한 이점이 얻어지는 것으로서 예를 들면, 부유 게이트를 갖는 전기적 기록 소거 가능한 불휘발성 반도체 메모리인, NAND형 EEPROM, AND형 EEPROM, DINOR형 EEPROM, NOR형 EEPROM 등의 메모리셀의 형성을 예로 들 수 있다. 이하에, NAND형 EEPROM의 메모리셀을 대표하여 설명한다.

도 4의 (a)∼(c)는, 본 발명의 반도체 장치의 제조 방법에 관한 NAND형 EEPROM의 메모리셀의 실시 형태를 나타내고 있다. 도 4에 있어서, (a)는 메모리셀의 어레이 부분의 평면도, (b)는 (a)의 1B-1B 단면도, (c)는 (a)의 1C-1C 단면도이다.

실리콘 반도체 기판(1) 상에는 STI 기술로 구성된 소자 분리 영역(STI3이라 칭한다)과 소자 영역(4)이 형성되어 있다. 여기서는 STI3에 의해 스트라이프(stripe)형으로 메모리셀의 소자 영역(4)이 확정되고, 메모리셀의 어레이부를 구성하고 있다. 소자 영역(4)에 있어서, 소스/드레인 확산층(9) 사이의 채널 영역 상에는 게이트 산화막(5)을 개재시켜 부유 게이트 전극 FG로 되는 도체층(6)이 형성되어 있다.

이 도체층(6: 부유 게이트 전극 FG)은, STI3에 있어서의 트렌치(23) 상부의 내벽을 구성하는 것으로, 소자 영역(4)보다 치수가 작아져 있다. 이에 따라, 트렌치의 깊이 방향의 하부(23b)와 비교하여 깊이 방향의 상부(23a)가 넓은 치수를 갖고 있다. 이 구성에서는, 도 1에서 도시한 바와 같이, 트렌치(23)의 개구부가 트렌치 하부보다 크기 때문에, 절연물(31)이 간극이나 시임의 발생 없이 매립되기 쉽다. 즉, STI3의 형성에 관한 것으로, 절연물 퇴적 직후의 매립 형상을 종래보다 개선할 수 있는 구성으로 되어 있다(도 4의 (b) 참조).

부유 게이트 전극 FG (6) 상에는 층간의 절연막(7)을 개재시켜 제어 게이트 전극 CG로 되는 도체층(8)이 형성되어 있다. 이 제어 게이트 전극 CG(8)는 스트라이프형의 소자 영역(4)과 교차하는 방향으로 연속하여 라인형으로 형성되어 있다(도 4의 (b) 참조). 이 예에서는 8개의 제어 게이트 전극 CG1∼8 각각에 대응하여 설치된 부유 게이트 FG를 갖는 적층 게이트 구조의 8개의 메모리셀을 1개의 메모리셀 유닛으로 하고 있다. 소스/드레인 영역(9)이 채널 영역을 통해 직렬로 연결되는 메모리셀 유닛의 일단은, 선택 게이트 SG1를 개재시켜 비트선 콘택트가 되는 드레인 D에 연결되고, 메모리셀 유닛의 타단은, 선택 게이트 SG2를 개재시켜 확산 소스선 S로 이어진다(도 4의 (c) 참조).

또, 도 4의 (c)에는, 층간 절연막(10)을 통해 비트선 콘택트 D에 접속되는 비트선 BL을 도시하고 있지만, 도 4의 (a)에서는 비트선 콘택트 D를 도시하는 것만으로 하고 있다.

본 발명에서는, 상기 도 4의 (b)의 단면에 도시된 바와 같이, STI3의 형성에 관한 것으로, 절연물 퇴적 직후의 매립 형상을 종래보다 개선할 수 있는 구성으로 되어, 매립 형상을 좋게 하는 열 공정의 온도의 저감, 시간의 단축을 도모할 수 있다. 이에 따라, 메모리셀의 특성 열화로 이어지는 게이트 절연막 질의 열화가 저감되고, 또한, 채널 영역 등의 확산층의 프로파일 제어성의 향상이 실현된다.

이하, 상기 도 4의 (b)의 단면에 도시되는 바와 같은, NAND형 EEPROM이 갖는 메모리셀의 제조 방법에 대해 설명한다.

도 5∼도 12는, 소자 분리에 STI 구조를 적용한 NAND형 EEPROM을 갖는 메모리셀의 제조 방법을 공정순으로 나타낸 단면도이다.

우선, 예를 들면, P형 실리콘 기판(1)의 표면에 희생 산화막(도시하지 않음)을 형성하고, 각종 웰, 채널 주입(채널 영역의 형성)을 행한다. 그 후, 희생 산화막을 제거한다.

다음에, 도 5에 도시한 바와 같이, 반도체 기판(1) 상에 게이트 산화막(5)을 형성한다. 이 때, 도시하지 않은 주변 회로의 게이트 산화막(두께가 다른 것도 포함한다)도 형성한다. 다음에, 부유 게이트 전극재가 되는 비정질 실리콘(제1 게이트 부재: 61), 또한 절연 부재, 예를 들면 실리콘 질화막(21)을 CVD법에 의해 퇴적한다. 다음에, 포토레지스트(22)를 도포하여 소자 영역을 덮는 패터닝을 행한다.

그 후, 도 6에 도시한 바와 같이, 포토레지스트(22)의 패턴을 마스크로 하여 실리콘 질화막(21), 비정질 실리콘(61), 게이트 산화막(5)을 RIE법(Reactive Ion Etching)을 이용하여 순차 이방성 에칭하고, 또한 노출된 실리콘 반도체 기판(1)도 RIE법을 이용하여 이방성 에칭한다. 이에 따라, 기판에 트렌치(23)를 형성한다. 트렌치(23)의 폭은 0.3㎛ 정도, 트렌치(23)의 깊이는, 포토레지스트(22)를 제외하고 0.55㎛ 정도이고, 기판(1) 표면으로부터의 깊이는 0.3㎛ 정도이다.

다음에, 도 7에 도시한 바와 같이, 포토레지스트(22)를 제거한 후, 실리콘 질화막(21)을 습식 에칭에 의해 20㎚ 정도 후퇴시키고, 포토레지스트(22)의 패턴보다 치수를 작게 한다.

다음에, 도 8에 도시한 바와 같이, 치수가 작아진 실리콘 질화막(21)을 마스크로 하여 비정질 실리콘(61)을 이방성 에칭한다. 비정질 실리콘 재료는, 예를 들면 폴리실리콘 재료에 비교하여 가공 정밀도에 우수하고, 에칭 측면의 치수 정밀도가 양호하다. 트렌치(23)는 하부의 23b에 비교하여 상부 23a(트렌치의 개구부)가 넓어진다.

다음에, 도 9에 도시한 바와 같이, 에칭의 손상을 완화하기 위해서 트렌치(23)의 내벽 표면을 열산화한다(실리콘 산화막 25). 계속해서, 상기 트렌치(23) 내를 매립하기 위해, 기판 상에 예를 들면 TEOS(tetraethoxysilane) 등의 실리콘 산화막(31)을 CVD법에 의해 퇴적한다. 그 후, 산화막(31)의 매립 형상을 좋게 하는 700∼800℃의 열 공정을 30분 정도 가한다.

트렌치(23) 상부, 즉 비정질 실리콘(61)을 내벽으로 하는 트렌치 개구부가 기판을 내벽으로 하는 트렌치 하부보다 넓으므로, 산화막(31) 퇴적 직후의 매립 형상은 종래보다 개선된다.

이에 따라, 그 후의 매립 형상을 좋게 하는 상기 열 공정의 온도의 저감, 시간의 단축을 도모할 수 있다. 종래, 상기 열 공정은, 900∼1000℃, 1시간 정도였다. 본 발명에 의해, 이 열 공정이 700∼800℃에서 30분 정도로 완화되는 것이다.

다음에, CMP(chemical mechanical polishing)의 기술을 이용하여, 산화막(31)을 평탄화한다. 산화막(31)은 실리콘 질화막(21)의 표면이 노출될 때까지 박리된다. 실리콘 질화막(21)이 CMP의 스토퍼재가 된다. 그 후, 실리콘질화막(21)을 제거한다(도 10).

다음에, 도 11에 도시한 바와 같이, 실리콘 질화막(21)의 제거 부분을 매립하도록 도전성의 폴리실리콘(제2 게이트 부재: 62)이 퇴적된다. 또한, 비정질 실리콘(61) 중에 폴리실리콘(62) 중의 불순물이 확산되어 저저항화된다. 또, 상기 비정질 실리콘(61)은 이미 비정질이 아니게 되어 있을 가능성이 있지만, 편의상 비정질 실리콘(61)이라 칭하고 있다. 그 후, 산화막(31)을 스토퍼로 한 CMP를 거친다. 이에 따라 비정질 실리콘(61)/폴리실리콘(62)의 적층막이, 부유 게이트 전극재(6)로 된다.

다음에, 도 12에 도시한 바와 같이, 산화막(31)을 소정량 에치백(etch back)하여, 부유 게이트 전극재(6)의 측면을 일부 노출시킨다. 다음에, 부유 게이트 전극재(6) 및 산화막 31 상에, 층간의 ONO막(산화막/ 질화막/ 산화막의 3층막: 7)을 형성한 후, 제어 게이트 전극이 되는 폴리실리콘층(8)을 퇴적한다. 그 후, 이 폴리실리콘층(8)을 평탄화한다.

다음에, 포토리소그래피 기술 및 RIE법을 이용하여 이 폴리실리콘층(8), 층간의 ONO막(7) 및 부유 게이트 전극재(6)를 트렌치(23)에 대략 직교하는 방향으로 라인형으로 에칭한다. 계속해서, 이온 주입에 의해 소스/드레인 영역(9)을 형성한다. 이에 따라, 부유 게이트 전극(FG: 6), 제어 게이트 전극(CG: 8)을 갖는 메모리셀의 어레이부로서의 배열을 형성한다(도 4의 (a), (c) 참조).

상기한 바와 같은 실시 형태에 있어서도, 소자 영역을 규정하는 절연 부재를 에칭함으로써 후퇴시키고, 치수가 작아지는 절연 부재에 따라서 게이트 전극재(트렌치 상부)를 가공하므로, 트렌치 개구부가 넓어진다. 이렇게 해서, 절연물(실리콘 산화막 31) 퇴적 직후의 매립 형상을 개선할 수 있다.

이에 따라, 절연물 퇴적 직후의 매립 형상을 좋게 하기 위한 열 공정이 종래보다도 저온으로, 시간을 대폭 단축할 수 있다. 이 결과, 메모리셀의 특성 열화로 이어지는 게이트 절연막질의 열화가 저감되고, 또한, 채널 영역 등의 확산층의 프로파일 제어성이 향상한다.

또한, 이 실시 형태에서는, 소자 분리 영역 형성 후, 제1 게이트 부재(비정질 실리콘 61) 상에 제2 게이트 부재(폴리실리콘 62)를 더욱 적층하여 부유 게이트 전극재(6)를 형성한 후, 소자 분리 영역의 절연물(실리콘 산화막 31)을 소정량 에치백하여 부유 게이트 전극재(6)에의 측면의 일부를 노출시키고 있다. 이 때문에, 트렌치(23)에의 절연물의 매립 시에는 트렌치(23)의 어스펙트비(aspect ratio)를 크게 하지 않고, 얻어지는 메모리셀에 있어서의 부유 게이트 전극(FG: 6)과 제어 게이트 전극(CG: 8) 사이의 결합 용량을 높일 수 있어, 즉, 트렌치(23) 내에의 절연물의 매립 형상을 좋게 하면서, 메모리셀의 적층 게이트 구조의 커플링비를 증대시키는 것이 가능해진다.

또, 상기 실시 형태에서는, 도 7에 있어서, 포토레지스트(22)를 제거한 후, 실리콘 질화막(21)을 습식 에칭하는 방법을 나타내었지만, 포토레지스트(22)를 제거하기 전에, 실리콘 질화막(21)을 습식 에칭하는 방법을 취해도 좋다. 그 모습을 도 13에 나타낸다.

이와 같이, 본 발명의 반도체 장치의 제조 방법에 따르면, STI에서, 트렌치의 깊이 방향의 하부(104b, 23b)는 반도체 기판(101, 1)이 내벽으로 되고, 트렌치의 깊이 방향의 상부(104a, 23a)는 게이트 산화막 및 게이트 전극(103, 6)이 내벽으로 된다.

이상, 각 실시 형태에 따르면, 트렌치에 매립한 절연물을 CMP법으로 평탄화할 때의 스토퍼재가 되는 절연 부재를 소정량 에칭하여, 이 절연 부재를 마스크로 하여, 또한 트렌치의 개구의 부분을 넓히는 에칭을 행한다. 이 결과, 트렌치를 매립한 직후의 절연물에 대해, 트렌치 내에서의 간극이나 시임의 발생을 대폭 저감시킨다. 트렌치의 매립 형상을 개선함으로써, 반도체 장치의 신뢰성은 향상한다.

이상 설명한 바와 같이 본 발명에 따르면, STI 구조의 적용으로 매립되는 절연물의 매립 직후의 형상을 좋게 하는 트렌치의 형태를 만든다. 이에 따라, 매립 형상을 보정하기 위한 열 공정이 완화되어, 신뢰성이 향상하는 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (4)

1. 반도체 장치의 제조 방법에 있어서,

   반도체 기판 상에 제1 게이트 절연막을 형성하는 공정,

   상기 제1 게이트 절연막 상에 제1 게이트 전극재를 퇴적하는 공정,

   상기 제1 게이트 전극재 상에 절연 부재를 퇴적하는 공정,

   상기 절연 부재 상에 소정의 소자 영역을 덮는 포토레지스트 패턴을 형성하고, 상기 패턴에 따라서 상기 절연 부재, 상기 제1 게이트 전극재, 상기 제1 게이트 절연막 및 상기 반도체 기판을 에칭하여 트렌치를 형성하는 공정,

   상기 절연 부재를 적어도 상기 소자 영역보다도 치수가 작아지도록 부분적으로 에칭하는 공정,

   상기 제1 게이트 전극재를 상기 절연 부재를 마스크로 하여 에칭하는 공정,

   상기 트렌치에 절연물을 매립하는 공정,

   상기 절연물을 상기 절연 부재의 표면이 노출할 때까지 평탄화하는 공정,

   상기 절연 부재를 제거하는 공정, 및

   상기 제1 게이트 전극재를 패터닝하는 공정

   을 포함하는 반도체 장치의 제조 방법.
2. 제1항에 있어서,

   상기 절연 부재를 제거하는 공정 후에, 상기 제1 게이트 전극재 및 상기 절연물 상에 걸쳐 제2 게이트 절연막을 형성하는 공정,

   상기 제2 게이트 절연막 상에 제2 게이트 전극재를 형성하는 공정, 및

   상기 제2 게이트 전극재 및 상기 제2 게이트 절연막을 패터닝하는 공정

   을 더 포함하되,

   상기 제2 게이트 전극재 및 상기 제2 게이트 절연막과 자기 정합적으로 상기 제1 게이트 전극재를 패터닝하는 반도체 장치의 제조 방법.
3. 반도체 장치의 제조 방법에 있어서,

   반도체 기판 상에 제1 게이트 절연막을 퇴적하는 공정,

   상기 제1 게이트 절연막 상에 제1 게이트 부재를 퇴적하는 공정,

   상기 제1 게이트 부재 상에 절연 부재를 퇴적하는 공정,

   상기 절연 부재 상에 소정의 소자 영역을 덮는 포토레지스트 패턴을 형성하고, 상기 패턴에 따라서 상기 절연 부재, 상기 제1 게이트 부재, 상기 제1 게이트 절연막 및 상기 반도체 기판을 에칭하여 트렌치를 형성하는 공정,

   상기 절연 부재를 적어도 상기 소자 영역보다도 치수가 작아지도록 부분적으로 에칭하는 공정,

   상기 제1 게이트 부재를 상기 절연 부재를 마스크로 하여 에칭하는 공정,

   상기 트렌치에 절연물을 매립하는 공정,

   상기 절연물을 상기 절연 부재의 표면이 노출할 때까지 평탄화하는 공정,

   상기 절연 부재를 제거하는 공정,

   상기 제1 게이트 부재 상의 상기 절연 부재가 제거된 부분에 제2 게이트 부재를 형성함으로써 제1 게이트 전극재를 형성하는 공정,

   상기 제1 게이트 전극재 및 상기 절연물 상에 걸쳐 제2 게이트 절연막을 형성하는 공정,

   상기 제2 게이트 절연막 상에 제2 게이트 전극재를 형성하는 공정, 및

   상기 제2 게이트 전극재, 제2 게이트 절연막 및 제1 게이트 전극재를 상기 트렌치에 대략 직교하는 라인형으로 패터닝함으로써, 상기 제1 게이트 전극재를 부유 게이트로 하며 상기 제2 게이트 전극재를 제어 게이트로 하는 메모리셀의 어레이부로서의 배열을 형성하는 공정

   을 포함하는 반도체 장치의 제조 방법.
4. 제3항에 있어서,

   상기 제1 게이트 전극재를 형성하는 공정 후에, 상기 절연물을 소정량 에치백하는 공정을 더 포함하는 반도체 장치의 제조 방법.