KR100457741B1 - 메모리 소자의 제조 방법 - Google Patents

메모리 소자의 제조 방법 Download PDF

Info

Publication number
KR100457741B1
KR100457741B1 KR10-2001-0089091A KR20010089091A KR100457741B1 KR 100457741 B1 KR100457741 B1 KR 100457741B1 KR 20010089091 A KR20010089091 A KR 20010089091A KR 100457741 B1 KR100457741 B1 KR 100457741B1
Authority
KR
South Korea
Prior art keywords
polycrystalline silicon
oxide film
device isolation
silicon layer
pad
Prior art date
Application number
KR10-2001-0089091A
Other languages
English (en)
Other versions
KR20030058577A (ko
Inventor
김형환
이상익
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0089091A priority Critical patent/KR100457741B1/ko
Publication of KR20030058577A publication Critical patent/KR20030058577A/ko
Application granted granted Critical
Publication of KR100457741B1 publication Critical patent/KR100457741B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 메모리(Memory) 소자의 제조 방법에 관한 것으로, 특히 플래쉬(Flash) 메모리의 셀프 얼라인(Self align) 부유 게이트 형성 공정에 있어서, 산화막에 대한 식각 선택비가 산화막 연마용 슬러리(Slurry)보다 큰 다결정 실리콘층 연마용 슬러리를 사용한 화학적 기계 연마 방법을 사용하여 상기 부유 게이트의 다결정 실리콘층을 평탄 식각하므로, 다결정 실리콘층의 손상을 방지하며 균일도를 향상시켜 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.

Description

메모리 소자의 제조 방법{Method for manufacturing a memory device}
본 발명은 메모리(Memory) 소자의 제조 방법에 관한 것으로, 특히 플래쉬(Flash) 메모리의 셀프 얼라인(Self align) 부유 게이트 형성 공정에 있어서, 다결정 실리콘층 연마용 슬러리(Slurry)를 사용한 화학적 기계 연마 방법을 사용하여 상기 부유 게이트의 다결정 실리콘층을 평탄화 식각하므로 소자의 수율 및 신뢰성을 향상시키는 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 플래쉬(Flash) 메모리는 부유 게이트와 반도체 기판 사이에 형성된 터널링 산화막을 통해서 전자가 터널링을 하면서 프로그램(Program)과 소거 동작이 진행된다.
도 1a 내지 도 1f는 종래 기술에 따른 메모리 소자의 제조 방법을 도시한 단면도이고, 도 2는 종래의 패턴 크기 및 재질에 따른 부유 게이트를 도시한 단면도이다.
도 1a를 참조하면, 셀프 얼라인 부유 게이트 형성 공정에 있어서, 소자분리 영역이 정의된 반도체 기판(11)상에 패드(Pad) 산화막(12)과 패드 질화막(13)을 순차적으로 형성한다.
도 1b를 참조하면, 소자분리막용 마스크를 사용한 사진식각 공정에 의해 상기 패드 질화막(13), 패드 산화막(12) 및 반도체 기판(11)을 선택 식각하여 트렌치(14)를 형성한다.
도 1c를 참조하면, 상기 트렌치(14)를 포함한 전면에 소자분리 산화막(15)을 형성한다.
도 1d를 참조하면, 상기 패드 질화막(13)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 소자분리 산화막(15)을 평탄화 식각한다.
도 1e를 참조하면, 상기 반도체 기판(11)상에 형성된 패드 질화막(13)과 패드 산화막(12)을 제거한다.
그리고, 상기 패드 산화막(12)과 패드 질화막(13)의 제거 공정으로 노출된 반도체 기판(11) 상에 터널링 산화막(16)을 성장시킨다.
그리고, 상기 터널링 산화막(16) 상에 다결정 실리콘층(17a)을 형성한다.
도 1f를 참조하면, 상기 소자분리 산화막(15)을 식각 방지막으로 하고 산화막 연마용 슬러리를 사용한 화학적 기계 연마 방법에 의해 상기 다결정 실리콘층(17a)을 평탄화 식각하여 부유 게이트(17)를 형성한다.
여기서, 상기 부유 게이트(17) 형성 공정시 다결정 실리콘층과 산화막의 식각 선택비가 3 : 1 정도로 작아 상기 소자분리 산화막(15)이 식각 방지막의 역할을 하지 못하므로 상기 소자분리 산화막(15)도 식각되어 도 2에서와 같이, 상기 부유 게이트(17)의 크기가 크고(A와 B 비교) 상기 다결정 실리콘층(17a)의 조밀도가 높을 수록(B와 C 비교) 잔존하는 다결정 실리콘(17a)의 두께가 달라진다.
종래의 셀프 얼라인 부유 게이트 형성 공정에 있어서, 산화막 연마용 슬러리를 사용한 화학적 기계 연마 방법에 의해 상기 부유 게이트의 다결정 실리콘층을 평탄화 식각하는 과정에서 다음과 같은 이유에 의해 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.
첫째, 다결정 실리콘층과 산화막의 식각 선택비가 3 : 1 정도로 작아 소자분리 산화막이 식각 방지막의 역할을 하지 못하므로 상기 소자분리 산화막도 식각되어 상기 부유 게이트의 크기가 크고 상기 다결정 실리콘층의 조밀도가 높을 수록 잔존하는 다결정 실리콘의 두께가 달라진다.
둘째, 상기 다결정 실리콘층의 최소 두께를 확보하기 위해 상기 소자분리 산화막의 두께를 증가시켜야 한다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 플래쉬 메모리의 셀프 얼라인 부유 게이트 형성 공정에 있어서, 콜로이드 실리카를 연마제로 하며 다결정 실리콘층과 산화막의 식각 선택비가 10 : 1 ∼ 200 : 1인 다결정 실리콘 연마용 슬러리를 사용한 화학적 기계 연마 방법을 사용하여 상기 부유 게이트의 다결정 실리콘층을 평탄화 식각하므로, 다결정 실리콘층의 손상을 방지하며 균일도를 향상시키는 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래 기술에 따른 메모리 소자의 제조 방법을 도시한 단면도.
도 2는 종래의 패턴 크기 및 재질에 따른 부유 게이트를 도시한 단면도.
도 3a 내지 도 3f는 본 발명의 실시 예에 따른 메모리 소자의 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 31: 반도체 기판 12, 32: 패드 산화막
13, 33: 패드 질화막 14, 34: 트렌치
15, 35: 소자분리 산화막 16, 36: 터널링 산화막
17, 37: 부유 게이트
이상의 목적을 달성하기 위한 본 발명은 소자분리 영역이 정의된 반도체 기판 상에 패드 절연막을 형성하는 단계, 상기 소자분리 영역의 패드 절연막과 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 매립하는 소자분리 산화막을 형성하고, 상기 패드 절연막을 제거하는 단계, 상기 노출된 반도체 기판 상에 터널링 산화막을 성장시키고 전면에 도전층을 형성하는 단계 및 상기 소자분리 산화막을 식각 방지막으로 하고 콜로이드 실리카를 연마제로 하며 다결정 실리콘층과 산화막의 식각 선택비가 10 : 1 ∼ 200 : 1인 다결정 실리콘 연마용 슬러리를 사용한 화학적 기계 연마 방법에 의해 상기 도전층을 평탄화 식각하여 부유 게이트를 형성하는 단계를 포함하는 메모리 소자의 제조 방법을 제공하는 것과,
상기 패드 절연막을 패드 산화막/1500 ∼ 2500Å 두께의 패드 질화막의 적층 구조로 형성하는 것과,
상기 소자분리 산화막을 5000 ∼ 6000Å의 두께로 형성하는 것과,
상기 도전층을 1300 ∼ 1700Å 두께의 다결정 실리콘층으로 형성하는 것과,
상기 화학적 기계 연마 방법은 콜로이드 실리카를 연마제로 하며 다결정 실리콘층과 산화막의 식각 선택비 차이가 10 : 1 ∼ 200 : 1인 다결정 실리콘 연마용 슬러리를 사용하여 실시하는 것을 특징으로 한다.
본 발명의 원리는 플래쉬(Flash) 메모리의 셀프 얼라인(Self align) 부유 게이트 형성 공정에 있어서, 산화막에 대한 식각 선택비가 산화막 연마용 슬러리(Slurry)보다 큰 다결정 실리콘층 연마용 슬러리를 사용한 화학적 기계 연마 방법을 사용하여 상기 부유 게이트의 다결정 실리콘층을 평탄 식각하므로, 다결정 실리콘층의 손상을 방지하며 균일도를 향상시키는 발명이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3f는 본 발명의 실시 예에 따른 메모리 소자의 제조 방법을 도시한 단면도이다.
도 3a를 참조하면, 셀프 얼라인 부유 게이트 형성 공정에 있어서, 소자분리 영역이 정의된 반도체 기판(31)상에 패드 산화막(32)과 패드 질화막(33)을 순차적으로 형성한다. 이때, 상기 패드 질화막(33)을 1500 ∼ 2500Å의 두께로 형성한다.
도 3b를 참조하면, 소자분리막용 마스크를 사용한 사진식각 공정에 의해 상기 패드 질화막(33), 패드 산화막(32) 및 반도체 기판(31)을 선택 식각하여 트렌치(34)를 형성한다.
도 3c를 참조하면, 상기 트렌치(34)를 포함한 전면에 5000 ∼ 6000Å 두께의 소자분리 산화막(35)을 형성한다.
도 3d를 참조하면, 상기 패드 질화막(33)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 소자분리 산화막(35)을 평탄 식각한다.
도 3e를 참조하면, 상기 반도체 기판(31)상에 형성된 패드 질화막(33)과 패드 산화막(32)을 제거한다.
그리고, 상기 패드 산화막(32)과 패드 질화막(33)의 제거 공정으로 노출된 반도체 기판(31) 상에 터널링 산화막(36)을 성장시킨다.
그리고, 상기 터널링 산화막(36) 상에 1300 ∼ 1700Å 두께의 다결정 실리콘층(37a)을 형성한다.
도 3f를 참조하면, 상기 소자분리 산화막(35)을 식각 방지막으로 하고 콜로이드 실리카(colloidal silica)를 연마제로 하며 다결정 실리콘층과 산화막의 식각 선택비 차이가 10 : 1 ∼ 200 : 1인 다결정 실리콘 연마용 슬러리를 사용한 화학적 기계 연마 방법에 의해 상기 다결정 실리콘층(37a)을 평탄 식각하여 부유 게이트(37)를 형성한다.
본 발명의 메모리 소자의 제조 방법은 플래쉬 메모리의 셀프 얼라인 부유 게이트 형성 공정에 있어서, 산화막에 대한 식각 선택비가 산화막 연마용 슬러리보다 큰 콜로이드 실리카를 연마제로 하며 다결정 실리콘층과 산화막의 식각 선택비가 10 : 1 ∼ 200 : 1인 다결정 실리콘 연마용 슬러리를 사용한 화학적 기계 연마 방법을 사용하여 상기 부유 게이트의 다결정 실리콘층을 평탄화 식각하므로, 다결정 실리콘층의 손상을 방지하며 균일도를 향상시켜 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (5)

  1. 소자분리 영역이 정의된 반도체 기판 상에 패드 절연막을 형성하는 단계;
    상기 소자분리 영역의 패드 절연막과 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하는 소자분리 산화막을 형성하고, 상기 패드 절연막을 제거하는 단계;
    상기 노출된 반도체 기판 상에 터널링 산화막을 성장시키고 전면에 도전층을 형성하는 단계;
    상기 소자분리 산화막을 식각 방지막으로 하고 콜로이드 실리카를 연마제로 하며 다결정 실리콘층과 산화막의 식각 선택비가 10 : 1 ∼ 200 : 1인 다결정 실리콘 연마용 슬러리를 사용한 화학적 기계 연마 방법에 의해 상기 도전층을 평탄화 식각하여 부유 게이트를 형성하는 단계를 포함하는 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 패드 절연막을 패드 산화막 및 1500 ∼ 2500Å 두께의 패드 질화막의 적층 구조로 형성함을 특징으로 하는 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 소자분리 산화막을 5000 ∼ 6000Å의 두께로 형성함을 특징으로 하는 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 도전층을 1300 ∼ 1700Å 두께의 다결정 실리콘층으로 형성함을 특징으로 하는 메모리 소자의 제조 방법.
  5. 삭제
KR10-2001-0089091A 2001-12-31 2001-12-31 메모리 소자의 제조 방법 KR100457741B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0089091A KR100457741B1 (ko) 2001-12-31 2001-12-31 메모리 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0089091A KR100457741B1 (ko) 2001-12-31 2001-12-31 메모리 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20030058577A KR20030058577A (ko) 2003-07-07
KR100457741B1 true KR100457741B1 (ko) 2004-11-18

Family

ID=32216478

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0089091A KR100457741B1 (ko) 2001-12-31 2001-12-31 메모리 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100457741B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163304A (ja) * 1997-11-28 1999-06-18 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2000150834A (ja) * 1998-11-11 2000-05-30 Toshiba Corp 半導体装置の製造方法
JP2001007225A (ja) * 1999-06-17 2001-01-12 Nec Yamagata Ltd 不揮発性半導体記憶装置及びその製造方法
KR20010036336A (ko) * 1999-10-07 2001-05-07 한신혁 반도체 디바이스의 메모리 셀 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163304A (ja) * 1997-11-28 1999-06-18 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2000150834A (ja) * 1998-11-11 2000-05-30 Toshiba Corp 半導体装置の製造方法
JP2001007225A (ja) * 1999-06-17 2001-01-12 Nec Yamagata Ltd 不揮発性半導体記憶装置及びその製造方法
KR20010036336A (ko) * 1999-10-07 2001-05-07 한신혁 반도체 디바이스의 메모리 셀 제조 방법

Also Published As

Publication number Publication date
KR20030058577A (ko) 2003-07-07

Similar Documents

Publication Publication Date Title
US6004862A (en) Core array and periphery isolation technique
US6027998A (en) Method for fully planarized conductive line for a stack gate
TWI396252B (zh) 提供電性隔離之方法及包含該方法之半導體結構
US10381358B2 (en) Semiconductor device and manufacturing method thereof
US7037785B2 (en) Method of manufacturing flash memory device
US20070264827A1 (en) Method for achieving uniform chemical mechanical polishing in integrated circuit manufacturing
US6309949B1 (en) Semiconductor isolation process to minimize weak oxide problems
JP2005530357A (ja) 導電スペーサで拡張されたフローティングゲート
US20060145268A1 (en) Semiconductor device and method for fabricating the same
US7785966B2 (en) Method for fabricating floating gates structures with reduced and more uniform forward tunneling voltages
US6566236B1 (en) Gate structures with increased etch margin for self-aligned contact and the method of forming the same
KR100457741B1 (ko) 메모리 소자의 제조 방법
JP2000269318A (ja) 半導体装置及びその製造方法
CN115116934A (zh) 一种浅沟槽隔离结构的形成方法及浅沟槽隔离结构
KR100557541B1 (ko) 반도체소자의 제조방법
US6960506B2 (en) Method of fabricating a memory device having a self-aligned contact
KR100672164B1 (ko) 플래시 메모리 소자의 제조 방법
US7148117B2 (en) Methods for forming shallow trench isolation structures in semiconductor devices
KR100672132B1 (ko) 반도체 소자의 제조방법
TW445595B (en) Method for forming a floating gate with improved surface roughness
KR100673195B1 (ko) 플래쉬 메모리 소자의 게이트 패턴 형성방법
KR101004482B1 (ko) 반도체 소자의 형성 방법
US10847525B2 (en) Method for manufacturing non-volatile memory device
US7981802B2 (en) Method for manufacturing shallow trench isolation layer of semiconductor device
KR100942077B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee