KR20070075018A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
반도체 소자의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 층간 절연막 상에 제1 전극용 도전막, 제1 유전막, 제2 전극용 도전막, 제2 유전막 및 제3 전극용 도전막을 순차적으로 형성하고, 제3 전극용 도전막 상에 제2 전극을 정의하는 제1 포토레지스트 패턴을 형성하고, 제1 포토레지스트 패턴을 식각 마스크로하여 제3 전극용 도전막, 제2 유전막 및 제2 전극용 도전막을 순차적으로 패터닝하여 제2 전극을 형성하고, 제1 포토레지스트 패턴을 부분적으로 애싱하여 제3 전극을 정의하는 제2 포토레지스트 패턴을 형성하고, 제2 포토레지스트 패턴을 식각 마스크로 하여 제2 전극보다 폭이 좁은 제3 전극을 형성하고, 제1 유전막 및 제1 전극용 도전막을 패터닝하여 제1 전극을 형성하여 MIM 커패시터를 완성하는 것을 포함한다.
MIM 커패시터
Description
도 1a 또는 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 2a 내지 2g는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100,101,400, 401: 층간 절연막 200, 201: MIM 커패시터
210, 211: 제1 전극 220,221: 금속 캡핑막
230,231: 제1 유전막 240,241: 제2 전극
250,251: 제2 유전막 260,261: 제3 전극
300: 제1 포토레지스트 패턴 310: 제2 포토레지스트 패턴
301: 제1 CVD 절연막 311: 제2 CVD 절연막
410,411: 비아 500,501: 배선
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 MIM 커패시터를 포 함하는 반도체 소자의 제조 방법에 관한 것이다.
커패시터는 그 접합 구조에 따라서, MOS(metal-oxide-silicon)커패시터, pn 접합 커패시터, 폴리실리콘-절연체-폴리실리콘(PIP) 커패시터, MIM 커패시터 등으로 구분된다. 이 중에서 MIM 커패시터를 제외한 나머지 커패시터들은 적어도 한쪽 전극 물질로서 단결정 실리콘이나 다결정 실리콘을 사용한다. 그러나 단결정 실리콘 또는 다결정 실리콘은 그 물질 특성으로 인하여 커패시터 전극의 저항을 감소시키는데는 한계를 나타내고 있다. 또, 단결정 실리콘 또는 다결정 실리콘 전극에 바이어스(bias) 전압을 인가하였을 경우에는 공핍(depletion) 영역이 발생하고, 전압이 불안정하게 되어 커패시턴스 값이 일정하게 유지되지 않는다.
따라서, 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게할 수 있으며, 전압/온도에 따른 커패시턴스의 변화율이 작은 MIM 커패시터가 다양한 아날로그 제품, 혼합 모드 신호 응용 제품 및 시스템 온 칩(SoC) 응용 제품에 적용되고 있다. 예를 들어, 유무선 통신의 아날로그 또는 혼합(mixed) 모드 신호 응용에 적용되는 아날로그 커패시터 또는 필터, 고주파 회로의 RF 커패시터, 이미지 센서의 커패시터, LDI(LCD Driver IC) 등에 MIM 커패시터가 적용되고 있다.
최근에는 반도체 소자의 고집적화 경향에 따라 MIM 커패시터의 커패시턴스를 더욱 증가시키기 위한 시도가 이루어지고 있다. 그런데, 종래에는 이러한 형태의 적층 MIM 커패시터를 제조하기 위하여 각 전극을 패터닝하는 마스크를 별개로 사용하고 있어 공정이 복잡하고 비경제적인 실정이다.
본 발명이 이루고자 하는 기술적 과제는 단위 면적당 커패시턴스를 증가시킬 뿐만 아니라 제조공정을 단순화할 수 있는 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 층간 절연막 상에 제1 전극용 도전막, 제1 유전막, 제2 전극용 도전막, 제2 유전막 및 제3 전극용 도전막을 순차적으로 형성하고, 제3 전극용 도전막 상에 제2 전극을 정의하는 제1 포토레지스트 패턴을 형성하고, 제1 포토레지스트 패턴을 식각 마스크로하여 제3 전극용 도전막, 제2 유전막 및 제2 전극용 도전막을 순차적으로 패터닝하여 제2 전극을 형성하고, 제1 포토레지스트 패턴을 부분적으로 애싱하여 제3 전극을 정의하는 제2 포토레지스트 패턴을 형성하고, 제2 포토레지스트 패턴을 식각 마스크로 하여 제2 전극보다 폭이 좁은 제3 전극을 형성하고, 제1 유전막 및 제1 전극용 도전막을 패터닝하여 제1 전극을 형성하여 MIM 커패시터를 완성하는 것을 포함한다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 제1 전극을 형성하고, 제1 전극 상에 제1 유전막, 제2 전극용 도전막, 제2 유전막, 제3 전극용 도전막을 순차적으로 형성하고, 제3 전극용 도전막 상에 제2 전극을 정의하는 제1 포토레지스트 패턴을 형성하고, 제1 포토레지스트 패턴을 식각 마스크로하여 제3 전극용 도전막, 제2 유전막 및 제2 전극용 도전막을 순차적으로 패터닝하여 제2 전극을 형성하고, 제1 포토레지스트 패턴을 부분적으로 애싱하여 제3 전극을 정의하는 제2 포토레지스트 패턴을 형성하고, 제1 포토레지스트 패턴을 식각 마스크로 하여 제2 전극보다 폭이 좁은 제3 전극을 형성하여 MIM 커패시터를 완성하는 것을 포함한다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법은 층간 절연막 상에 제1 전극용 도전막, 제1 유전막, 제2 전극용 도전막, 제2 유전막 및 제3 전극용 도전막을 순차적으로 형성하고, 제3 전극용 도전막 상에 제2 전극을 정의하는 제1 CVD 절연막 패턴을 형성하고, 제1 CVD 절연막 패턴을 식각 마스크로하여 제3 전극용 도전막, 제2 유전막 및 제2 전극용 도전막을 순차적으로 패터닝하여 제2 전극을 형성하고, 제1 CVD 절연막 패턴을 등방성 식각하여 제3 전극을 정의하는 제2 CVD 절연막 패턴을 형성하고, 제2 CVD 절연막 패턴을 식각 마스크로 하여 제2 전극보다 폭이 좁은 제3 전극을 형성하고, 제1 유전막 및 제1 전극용 도전막을 패터닝하여 제1 전극을 형성하여 MIM 커패시터를 완성하는 것을 포함한다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법은 제1 전극을 형성하고, 제1 전극 상에 제1 유전막, 제2 전극용 도전막, 제2 유전막, 제3 전극용 도전막을 순차적으로 형성하고, 제3 전극용 도전막 상에 제2 전극을 정의하는 제1 CVD 절연막 패턴을 형성하고, 제1 CVD 절 연막 패턴을 식각 마스크로하여 제3 전극용 도전막, 제2 유전막 및 제2 전극용 도전막을 순차적으로 패터닝하여 제2 전극을 형성하고, 제1 CVD 절연막 패턴을 등방성 식각하여 제3 전극을 정의하는 제2 CVD 절연막 패턴을 형성하고, 제2 CVD 절연막 패턴을 식각 마스크로 하여 제2 전극보다 폭이 좁은 제3 전극을 형성하여 MIM 커패시터를 완성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에 서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
또한, 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있음은 물론이다.
이하, 도 1a 내지 도 1h를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대하여 설명하기로 한다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
먼저, 도 1a에 도시된 바와 같이 반도체 기판 상에 형성된 소정의 층간 절연막(100) 상에 제1 전극용 도전막(210a), 제1 유전막(230a), 제2 전극용 도전막(240a), 제2 유전막(250a) 및 제3 전극용 도전막(260a)을 순차적으로 형성한다.
이 때, 각각의 도전막들은 예를 들어 Ti, TiN, TiW, Ta, TaN, W, WN, Pt, Ir, Ru, Rh, Os, Pd, Al 단일막 또는 이들의 적층막으로 형성될 수 있는데 이에 한정되지는 않는다. 여기서 제1 전극용 도전막은 각종 배선용 도전막 형성시 형성될 수 있는데, 이 경우 약 1000Å 이상의 두께로 이루어질 수 있다. 또한, 제2 및 제3 전극용 도전막은 각각 예를 들어 약 500 내지 3000Å 의 두께로 이루어질 수 있다.
또한, 각각의 유전막들은 예를 들어 SiO2막, SixNy막, SiON막, SixCy막, SixOyNz막, SixOyCz, AlxOy막, HfxOy막, TaxOy막, 고유전율(high k) 막의 단일막 또는 이들의 적층막 등으로 형성될 수 있는데 이에 한정되는 것은 아니다. 이러한 유전막들은 각각 약 200 내지 1000Å 의 두께로 이루어질 수 있다.
또한, 제1 전극용 도전막(210a)과 제1 유전막(230a)의 사이에는 금속 캡핑막(220a)이 더 형성될 수 있다.
이러한 각각의 도전막들과 유전막들은 CVD, PVD, ALD와 같이 잘 알려진 박막 형성 방법에 의해 형성될 수 있다. 이 때, 제조 공정시 사용되는 소오스 가스의 유량, 온도, 압력 등은 증착장치의 종류에 따라서 다양하게 변화될 수 있으며 본 발명의 사상 및 범위 내에서 본 발명에 적합한 도전막들과 유전막들의 형성에 적합한 어떠한 유량, 온도 및 압력이 사용될 수 있다.
다음으로, 도 1b에 도시된 바와 같이 제2 전극을 정의하는 제1 포토레지스트 패턴(300)을 형성한다. 이러한 제1 포토레지스트 패턴(300)을 형성하는 공정은 당업계에 잘 알려진 사진공정에 의할 수 있으며, 그 두께나 재질, 형성 방법 등은 본 발명의 목적 범위 내에서 조절가능함은 물론이다.
이어서, 도 1c에 도시된 바와 같이, 앞서 형성된 제1 포토레지스트 패턴(300)을 식각 마스크로 하여 제3 전극용 도전막(도 1c의 260a), 제2 유전막(도 1c의 250a) 및 제2 전극용 도전막(도 1c의 240a)을 순차적으로 패터닝한다. 이로써 상면에 제2 유전막(250)이 구비된 제2 전극(240)을 형성할 수 있다.
이 때 제1 유전막(230a)이 일부 식각될 수도 있으나, 후속 공정에서 제1 전극용 도전막(210a)의 상면을 보호하기 위하여 제1 전극용 도전막(210a)의 상면에 형성된 제1 유전막(230a)은 잔류시키는 것이 바람직하다.
이러한 식각 방법은 예를 들면 당업계에 잘 알려진 건식 식각과 같은 이방성 식각에 의해서 수행될 수 있는데, 본 발명의 목적 범위 내에서 조절할 수 있다.
다음으로, 도 1d에 도시된 바와 같이, 제1 포토레지스트 패턴(300)을 부분적으로 애싱(ashing)하여 제3 전극을 정의하는 마스크 패턴으로서 제2 포토레지스트 패턴(310)을 형성한다.
이러한 애싱 공정은 당업계에 잘 알려진 방법에 의할 수 있는데, 예를 들면 O2 플라즈마를 이용할 수 있다. 이러한 애싱 공정의 시간이나 파워 등과 같은 조건들은 본 발명의 목적 범위 내에서 잔류시키고자 하는 포토레지스트 패턴의 크기에 따라서 적절하게 조절될 수 있다. 여기서, 부분적으로 애싱한다고 하는 것은 포토레니스트 패턴을 완전하게 제거하지 않고 소정의 크기로 잔류시키는 것을 의미한다.
이와 같이, 본 발명의 일 실시예에 의하면 별도의 포토레지스트 패턴을 형성하지 아니하고 애싱 공정에 의해 기존의 포토레지스트 패턴의 크기를 조절함으로써 제3 전극을 형성하기 위한 식각 마스크를 형성할 수 있으므로, 이를 위한 종래의 사진 공정이 생략될 수 있는 등 공정상 잇점이 있다.
다음으로, 도 1e에 도시된 바와 같이, 제3 전극(260)을 형성한다.
이 때, 식각 마스크로서 제3 전극을 정의하는 제2 포토레지스트 패턴(도 1e의 310)을 이용하여 제3 전극용 도전막(도 1e의 260a) 만을 선택적으로 식각할 수 있다. 이러한 식각 방법으로는 건식 식각 등 이방성 식각에 의할 수 있다. 제2 포 토레지스트 패턴(310)은 앞서 제2 전극을 형성했던 제1 포토레지스트 패턴(도 1c의 300)보다 좁은 폭을 가지므로, 제3 전극(260)은 앞서 형성된 제2 전극(240)보다 좁은 폭으로 형성될 수 있다.
이 때 제2 유전막(250)도 함께 식각할 수 있으나, 제2 전극(240)의 상면을 보호하는 관점에서 제2 전극(240)의 상면이 노출되지 않도록 잔류시키는 것이 바람직하다.
이렇듯 본 발명의 일 실시예에 따르면 제3 전극 형성을 위하여 별도의 포토레지스트 패턴을 필요로 하지 않으며, 제2 전극 형성을 위한 포토레지스트 패턴을 이용하여 제3 전극 형성을 위한 마스크 패턴을 형성할 수 있다. 따라서, 반도체 소자의 제조 공정상 소정의 사진공정이 생략될 수 있다. 이렇듯 공정상 단순화가 가능하므로, 본 발명의 일 실시예에 따르면 원가 절감뿐만 아니라 공기 단축도 이루어질 수 있다.
또한, 패터닝 공정 이후 제2 포토레지스트 패턴은 당업계에 잘 알려진 방법을 이용하여 제거될 수 있는데, 예를 들면 RF 또는 마이크로웨이브에서 발생된 플라즈마를 이용한 건식 방법 또는 화학 용액을 이용한 습식 방법 등을 이용할 수 있다. 그러나, 이후 공정에 지장이 없는 범위 내에서는 후속 공정 중 제거될 수도 있음을 배제하는 것은 아님은 물론이다.
다음으로, 도 1f에 도시된 바와 같이, 제1 유전막(도 1e의 230a) 및 제1 전극용 도전막(도 1e의 210a)을 패터닝하여 제1 전극(210)을 형성한다. 이로써 MIM 커패시터(200)가 완성될 수 있다.
또한, 별도의 도면으로 도시하지는 않았으나, 이러한 제1 전극 형성을 위한 별도의 마스크 패턴이 더 형성될 수 있으며, 패터닝 후 제거될 수 있음은 물론이다.
이 때, 제1 전극(210)은 제2 전극(240)보다 넓은 폭을 갖도록 형성될 수 있다. 또한 제1 전극용 도전막(도 1e의 210a)과 제1 유전막(도 1e의 230a) 사이에 금속 캡핑막(도 1e의 220a)이 더 형성된 경우에는 제1 유전막 및 제1 전극용 도전막 패터닝시 함께 패터닝될 수 있다.
이러한 형태의 MIM 커패시터(200)는 두개의 커패시터가 적층된 구조를 가지므로, 단위면적당 커패시턴스를 증대시킬 수 있다. 뿐만 아니라, 기판과의 기생 커패시턴스를 감소시켜 신호 로스(loss)를 감소시킴으로써 반도체 소자의 RF 특성이 향상될 수 있다. 한편, 본 발명의 일 실시예에서는 세개의 전극과 두개의 유전막이 적층된 형태, 즉 두개의 커패시터가 적층된 형태를 개시하고 있으나 본 발명은 이에 한정되는 것은 아니며, 필요에 따라서는 더 많은 전극과 유전막을 구비한 커패시터를 형성하는 경우에도 실질적으로 동일하게 적용될 수 있음은 물론이다.
다음으로, 도 1g에 도시된 바와 같이 형성된 MIM 커패시터(200)의 상부를 덮는 다른 층간 절연막(400)을 형성하고 층간 절연막(400) 내에 각각의 전극(210, 240, 260)을 배선과 연결해주는 비아(510)들을 형성할 수 있다. 이러한 비아(510)들은 소정의 배선(500)들과 연결될 수 있다. 도면상에는 층간 절연막(400) 상에 배선(500)들이 형성되어 있는 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 비아(410) 상에 또다른 비아(미도시)로 연결되어 또 다른 절연막(미도시) 상에 형 성된 배선들과 연결될 수 있음은 물론이다. 또한, 별도의 도면으로 도시하지는 않았으나, 비아(410)와 배선(500) 들은 다마신 배선 형성 방법에 의해 형성될 수 있다.
또한, 별도의 도면으로 도시하지는 않았으나 층간 절연막(400) 형성 전에 커패시터(200) 상부 및 측면을 덮는 식각 정지막을 컨포말하게 형성할 수도 있다.
이후, 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 다른 배선들을 형성하는 단계, 기판상에 패시베이션층을 형성하는 단계 및 상기 기판을 패키지하는 단계를 더 수행하여 반도체 소자를 완성할 수 있다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
한편, 별도의 도면으로 도시하지는 않았으나 본 발명의 다른 실시예에 의하면, 제1 전극(210)은 도 1a의 제1 유전막 형성 이전에 다마신 공정에 의해 형성될 수 있다. 이 경우, 먼저 형성된 제1 전극 상에 전술한 공정들이 실질적으로 동일하게 이루어질 수 있으므로, 여기서는 그 설명을 생략하기로 한다.
이하에서는 도 2a 및 도 2g를 참조하여 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법에 대하여 설명하고자 한다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다. 또한, 전술한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에서 설명한 것과 대응되는 구성요소는 실질적으로 동일하게 적용될 수 있으므 로, 이에 대한 중복되는 설명은 이하에서는 간략하게 설명하거나 생략하기로 하며, 그 차이점을 주로 설명한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판 상에 형성된 소정의 층간 절연막(101) 상에 제1 전극용 도전막(211a), 제1 유전막(231a), 제2 전극용 도전막(241a), 제2 유전막(251a) 및 제3 전극용 도전막(261a)을 순차적으로 형성한다. 이 때, 제1 전극용 도전막(211a)과 제1 유전막(231a)에는 캡핑막(221a)을 더 형성할 수 있다.
그런 다음, 도 2b에 도시된 바와 같이, 제2 전극을 정의하는 제1 CVD 절연막 패턴 (301)을 형성한다.
여기서, CVD 절연막 패턴이란 CVD 방식으로 형성되는 절연막으로서, 제3 전극용 도전막(261a)을 덮는 절연막을 CVD 방식으로 형성한 다음, 소정의 포토레지스트 패턴에 의해 정의되어 패터닝된 것을 의미한다. 도 2b에서는 CVD 절연막 패턴을 정의하는 소정의 포토레지스트 패턴을 제거한 이후의 상태를 도시한 것이다.
이러한 제1 CVD 절연막 패턴(301)의 재질로서는 CVD 방식으로 형성된 실리콘 산화막 또는 실리콘 질화막 등을 사용할 수 있는데, 이에 한정되는 것은 아니며, 전극 형성을 위한 패터닝 공정시 식각 마스크로 사용될 수 있는 재질이면 본 발명의 목적 범위 내에서 사용할 수 있다.
다음으로, 도 2c에 도시된 바와 같이, 제1 CVD 절연막 패턴(301)을 식각 마스크로 하여, 제3 전극용 도전막(도 2b의 261a), 제2 유전막(도 2b의 251a) 및 제2 전극용 도전막(도 2b의 241a)을 순차적으로 패터닝하여 제2 전극(241)을 형성한다.
그런 다음, 도 2d에 도시된 바와 같이, 제1 CVD 절연막 패턴(도 2c의 301)을 등방성 식각하여, 제3 전극을 정의하는 마스크 패턴으로서 제2 CVD 절연막 패턴(311)을 형성한다. 이러한 등방성 식각은 형성된 절연막의 재질에 따라서 당업계에 잘 알려진 통상적인 방법에 의할 수 있는데, 예를 들면 건식 식각에 의할 수 있으며, 본 발명의 목적 범위 내에서 적절하게 조절할 수 있다.
이어서, 도 2e에 도시된 바와 같이, 제2 CVD 절연막 패턴(311)을 식각 마스크로 하여, 제3 전극(261)을 형성한다. 이렇듯, 제3 전극(261)을 형성하기 위해서 별도의 마스크 패턴을 형성하지 않으면서, 제2 전극을 정의하는 식각 마스크인 제1 CVD 절연막 패턴을 그대로 사용하되 그 크기만을 조절하여 제3 전극을 정의하는 식각 마스크로 사용함으로써, 제3 전극을 형성하기 위한 별도의 마스크 패턴을 형성하지 않아도 되는 등 공정상 잇점이 있다.
그런 다음, 도 2f에 도시된 바와 같이, 제1 유전막(도 2e의 231a), 캡핑막(도 2e의 221a) 및 제1 전극용 도전막(도 2e의 211a)을 순차적으로 패터닝하여 제1 전극(211)을 형성함으로써 MIM 커패시터를 완성한다.
다음으로, 도 2g에 도시된 바와 같이 형성된 MIM 커패시터(201)의 상부를 덮는 다른 층간 절연막(401)을 형성하고 층간 절연막(401) 내에 각각의 전극(211, 241, 261)을 배선(501)과 연결해주는 비아(411)들을 형성할 수 있다.
한편, 별도의 도면으로 도시하지는 않았으나 본 발명의 다른 실시예에 의하면, 제1 전극(211)은 도 2a의 제1 유전막 형성 이전에 다마신 공정에 의해 형성될 수 있다. 이 경우, 먼저 형성된 제1 전극 상에 전술한 공정들이 실질적으로 동일하 게 이루어질 수 있으므로, 여기서는 그 설명을 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 반도체 소자의 제조 방법에 의하면, 생산공정이 간략화되어 생산비용이 절감되고 커패시턴스 등 특성이 향상된 MIM 커패시터를 구비하는 반도체 소자를 제공할 수 있다.
Claims (18)
- 층간 절연막 상에 제1 전극용 도전막, 제1 유전막, 제2 전극용 도전막, 제2 유전막 및 제3 전극용 도전막을 순차적으로 형성하고,상기 제3 전극용 도전막 상에 제2 전극을 정의하는 제1 포토레지스트 패턴을 형성하고,상기 제1 포토레지스트 패턴을 식각 마스크로하여 상기 제3 전극용 도전막, 상기 제2 유전막 및 상기 제2 전극용 도전막을 순차적으로 패터닝하여 상기 제2 전극을 형성하고,상기 제1 포토레지스트 패턴을 부분적으로 애싱하여 제3 전극을 정의하는 제2 포토레지스트 패턴을 형성하고,상기 제2 포토레지스트 패턴을 식각 마스크로 하여 상기 제2 전극보다 폭이 좁은 상기 제3 전극을 형성하고,상기 제1 유전막 및 상기 제1 전극용 도전막을 패터닝하여 제1 전극을 형성하여 MIM 커패시터를 완성하는 것을 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제1 전극용 도전막과 상기 제1 유전막 사이에 금속 캡핑막을 형성하는 것을 더 포함하며, 상기 제1 전극 형성시 상기 제1 유전막 및 상기 제1 전극용 도전막과 함께 패터닝하는 것을 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 MIM 커패시터를 완성하는 것 이후에 상기 MIM 커패시터를 덮는 절연막을 형성하고, 상기 절연막 내에 상기 제1, 제2 및 제3 전극과 연결되는 비아를 형성하고, 상기 절연막 상에 상기 비아와 연결되는 배선을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제1 전극을 형성하는 것은 상기 제1 전극과 동일한 층에 상기 제1 전극과 동일한 막질로 이루어지는 금속 배선을 동시에 형성하는 것인 반도체 소자의 제조 방법.
- 제1 전극을 형성하고,상기 제1 전극 상에 제1 유전막, 제2 전극용 도전막, 제2 유전막, 제3 전극용 도전막을 순차적으로 형성하고,상기 제3 전극용 도전막 상에 제2 전극을 정의하는 제1 포토레지스트 패턴을 형성하고,상기 제1 포토레지스트 패턴을 식각 마스크로하여 상기 제3 전극용 도전막, 제2 유전막 및 상기 제2 전극용 도전막을 순차적으로 패터닝하여 상기 제2 전극을 형성하고,상기 제1 포토레지스트 패턴을 부분적으로 애싱하여 제3 전극을 정의하는 제2 포토레지스트 패턴을 형성하고,상기 제2 포토레지스트 패턴을 식각 마스크로 하여 상기 제2 전극보다 폭이 좁은 상기 제3 전극을 형성하여 MIM 커패시터를 완성하는 것을 포함하는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 제1 전극을 형성하는 것은 다마신 공정으로 진행하는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 제1 전극용 도전막과 상기 제1 유전막 사이에 금속 캡핑막을 형성하는 것을 더 포함하며, 상기 제1 전극을 완성시 상기 제1 유전막 및 상기 제1 전극용 도전막과 함께 패터닝하는 것을 포함하는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 MIM 커패시터를 완성하는 것 이후에 상기 MIM 커패시터를 덮는 절연막을 형성하고, 상기 절연막 내에 상기 제1, 제2 및 제3 전극과 연결되는 비아를 형성하고, 상기 절연막 상에 상기 비아와 연결되는 배선을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 제1 전극을 형성하는 것은 상기 제1 전극과 동일한 층에 상기 제1 전극과 동일한 막질로 이루어지는 금속 배선을 동시에 형성하는 것인 반도체 소자의 제조 방법.
- 층간 절연막 상에 제1 전극용 도전막, 제1 유전막, 제2 전극용 도전막, 제2 유전막 및 제3 전극용 도전막을 순차적으로 형성하고,상기 제3 전극용 도전막 상에 제2 전극을 정의하는 제1 CVD 절연막 패턴을 형성하고,상기 제1 CVD 절연막 패턴을 식각 마스크로하여 상기 제3 전극용 도전막, 상기 제2 유전막 및 상기 제2 전극용 도전막을 순차적으로 패터닝하여 상기 제2 전극을 형성하고,상기 제1 CVD 절연막 패턴을 등방성 식각하여 제3 전극을 정의하는 제2 CVD 절연막 패턴을 형성하고,상기 제2 CVD 절연막 패턴을 식각 마스크로 하여 상기 제2 전극보다 폭이 좁은 상기 제3 전극을 형성하고,상기 제1 유전막 및 상기 제1 전극용 도전막을 패터닝하여 제1 전극을 형성하여 MIM 커패시터를 완성하는 것을 포함하는 반도체 소자의 제조 방법.
- 제10항에 있어서,상기 제1 전극용 도전막과 상기 제1 유전막 사이에 금속 캡핑막을 형성하는 것을 더 포함하며, 상기 제1 전극 형성시 상기 제1 유전막 및 상기 제1 전극용 도전막과 함께 패터닝하는 것을 포함하는 반도체 소자의 제조 방법.
- 제10항에 있어서,상기 MIM 커패시터를 완성하는 것 이후에 상기 MIM 커패시터를 덮는 절연막을 형성하고, 상기 절연막 내에 상기 제1, 제2 및 제3 전극과 연결되는 비아를 형성하고, 상기 절연막 상에 상기 비아와 연결되는 배선을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
- 제10항에 있어서,상기 제1 전극을 형성하는 것은 상기 제1 전극과 동일한 층에 상기 제1 전극과 동일한 막질로 이루어지는 금속 배선을 동시에 형성하는 것인 반도체 소자의 제조 방법.
- 제1 전극을 형성하고,상기 제1 전극 상에 제1 유전막, 제2 전극용 도전막, 제2 유전막, 제3 전극용 도전막을 순차적으로 형성하고,상기 제3 전극용 도전막 상에 제2 전극을 정의하는 제1 CVD 절연막 패턴을 형성하고,상기 제1 CVD 절연막 패턴을 식각 마스크로하여 상기 제3 전극용 도전막, 제2 유전막 및 상기 제2 전극용 도전막을 순차적으로 패터닝하여 상기 제2 전극을 형성하고,상기 제1 CVD 절연막 패턴을 등방성 식각하여 제3 전극을 정의하는 제2 CVD 절연막 패턴을 형성하고,상기 제2 CVD 절연막 패턴을 식각 마스크로 하여 상기 제2 전극보다 폭이 좁은 상기 제3 전극을 형성하여 MIM 커패시터를 완성하는 것을 포함하는 반도체 소자의 제조 방법.
- 제14항에 있어서,상기 제1 전극을 형성하는 것은 다마신 공정으로 진행하는 반도체 소자의 제조 방법.
- 제14항에 있어서,상기 제1 전극용 도전막과 상기 제1 유전막 사이에 금속 캡핑막을 형성하는 것을 더 포함하며, 상기 제1 전극을 완성시 상기 제1 유전막 및 상기 제1 전극용 도전막과 함께 패터닝하는 것을 포함하는 반도체 소자의 제조 방법.
- 제14항에 있어서,상기 MIM 커패시터를 완성하는 것 이후에 상기 MIM 커패시터를 덮는 절연막을 형성하고, 상기 절연막 내에 상기 제1, 제2 및 제3 전극과 연결되는 비아를 형성하고, 상기 절연막 상에 상기 비아와 연결되는 배선을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
- 제14항에 있어서,상기 제1 전극을 형성하는 것은 상기 제1 전극과 동일한 층에 상기 제1 전극과 동일한 막질로 이루어지는 금속 배선을 동시에 형성하는 것인 반도체 소자의 제조 방법.
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