KR100872979B1 - 커패시터 및 이의 제조 방법 - Google Patents
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Abstract
커패시터 및 이의 제조 방법이 개시되어 있다. 커패시터는 제 1 전극, 제 1 전극 상에 배치되는 제 1 유전막, 제 1 유전막 상에 배치되는 제 2 전극, 제 2 전극 상에 배치되는 제 2 유전막, 제 2 유전막 상에 배치되는 제 3 전극 및 제 2 전극에 전기적으로 연결되는 비아를 포함하며, 제 3 전극의 상면 및 비아의 상면이 동일한 평면에 배치된다.
MIM, 커패시터, capacitor, 이중, 금속, 절연체
Description
커패시터 및 이의 제조 방법에 관한 것이다.
통상적으로, 반도체 소자 중에서 고속 동작을 요구하는 로직 회로에서는 고용량의 커패시터가 요구되고 있으며, 커패시터의 제조 공정도 복잡해지고 있다.
실시예는 제조 공정을 단순화 시킬 수 있는 커패시터를 제공한다.
실시예에서는 커패시터의 제조 방법을 제공한다.
실시예에 따른 커패시터는 제 1 전극, 상기 제 1 전극 상에 배치되는 제 1 유전막, 상기 제 1 유전막 상에 배치되는 제 2 전극, 상기 제 2 전극 상에 배치되는 제 2 유전막, 상기 제 2 유전막 상에 배치되는 제 3 전극 및 상기 제 2 전극에 전기적으로 연결되는 비아를 포함하며, 상기 제 3 전극의 상면 및 상기 비아의 상면이 동일한 평면에 배치된다.
실시예에 따른 커패시터의 제조 방법은 제 1 절연층 상에 하부배선 및 제 1 전극을 형성하는 단계, 상기 제 1 전극 상에 배치되는 제 1 유전막을 형성하는 단계, 상기 제 1 유전막 상에 배치되는 제 2 전극 및 상기 제 2 전극 상에 배치되는 제 2 유전막을 형성하는 단계, 상기 제 1 유전막 및 상기 제 2 유전막 상에 제 2 절연층을 형성하는 단계, 상기 제 2 전극에 대응하는 제 3 전극 및 상기 제 2 전극에 전기적으로 연결되는 제 1 비아를 동시에 형성하는 단계를 포함한다.
실시예는 제조 공정을 단순화 시킬 수 있는 커패시터를 제공한다.
실시예는 상부배선, 제 3 전극 및 비아들을 함께 형성하는 단계를 포함하는 커패시터의 제조 방법을 제공한다.
이중 금속-절연체-금속 커패시터
도 1 은 실시예에 따른 이중 금속-절연체-금속(metal-insulator-metal;MIM) 커패시터를 도시한 평면도이다. 도 2 는 실시예에 따른 이중 금속-절연체-금속 커패시터를 도시한 레이아웃도이다. 도 3 는 도 1에서 Ⅰ-Ⅰ`선을 따라 절단한 단면도이다.
도 1 내지 도 3 을 참조하면, 이중 금속-절연체-금속 커패시터는 제 1 절연층(110), 제 1 전극(121), 하부배선(122), 제 1 유전막(130), 제 2 전극(141), 돌출부(142), 제 2 유전막(150), 제 2 절연층(160), 제 3 전극(181), 제 1 비아(183), 제 2 비아(184) 및 상부배선(182)을 포함한다.
상기 제 1 절연층(110)은 하부에 배치되는 반도체 소자들 또는 배선들을 절연한다. 상기 제 1 절연층(110)은 상면에 배치된 홈을 포함한다. 상기 제 1 절연층(110)으로 사용될 수 있는 물질의 예로서는 인 실리케이트 유리(phospho silicate glass;PSG) 및 붕소 인 실리케이트 유리(boron phospho silicate glass;BPSG) 등을 들 수 있다.
상기 제 1 전극(121)은 상기 제 1 절연층(110) 상에 형성된 상기 홈 내측에 배치된다. 상기 제 1 전극(121)으로 사용될 수 있는 물질의 예로서는 구리(Cu) 및 텅스텐(W) 등을 들 수 있다.
상기 하부배선(122)은 상기 제 1 전극(121)의 측방으로 연장되며, 상기 하부배선(122)은 상기 제 1 절연층(110) 상에 형성된 홈 내측에 배치된다. 상기 하부배 선(122)은 상기 제 1 전극(121)과 일체로 형성된다.
상기 제 1 유전막(130)은 상기 제 1 전극(121)을 덮고, 상기 제 1 유전막(130)으로 사용될 수 있는 물질의 예로서는 질화물 등을 들 수 있다.
상기 제 2 전극(141)은 상기 제 1 유전막(130) 상에 배치되며, 상기 제 2 전극(141)으로 사용될 수 있는 물질의 예로서는 티타늄(Ti) 및 티타늄 나이트라이드(TiN) 등을 들 수 있다.
상기 돌출부(142)는 상기 제 2 전극(141)으로 부터 측방으로 돌출되어, 상기 돌출부(142)는 상기 제 1 유전막(130) 상에 배치된다. 상기 돌출부(142)는 상기 제 2 전극(141)과 일체로 형성될 수 있다.
상기 제 2 유전막(150)은 상기 제 2 전극(141) 및 상기 돌출부(142) 상에 배치된다. 상기 제 2 유전막(150)으로 사용될 수 있는 물질의 예로서는 질화물 등을 들 수 있다.
상기 제 2 절연층(160)은 상기 제 1 유전막(130), 상기 제 1 전극(121), 상기 돌출부(142) 및 상기 제 2 유전막(150)을 덮으며 형성된다. 상기 제 2 절연층(160)으로 사용될 수 있는 물질의 예로서는 인 실리케이트 유리(phospho silicate glass;PSG) 및 붕소 인 실리케이트 유리(boron phospho silicate glass;BPSG) 등을 들 수 있다.
상기 제 3 전극(181)은 상기 제 2 유전막(150) 상에 상기 제 2 전극(141)에 대응하여 배치된다. 제 3 전극(181)으로 사용될 수 있는 물질의 예로서는 구리, 구리합금 및 텅스텐 등을 들 수 있다.
상기 제 1 비아(183)는 상기 돌출부(142) 상에 상기 제 2 절연층(160) 및 상기 제 2 유전막(150)을 관통하며 형성된다. 상기 제 1 비아(183)는 상기 제 2 전극(141)에 전기적으로 연결된다.
상기 제 1 비아(183)로 사용되는 물질은 상기 제 3 전극(181)으로 사용되는 물질과 동일하며, 상기 제 1 비아(183)의 상면 및 상기 제 3 전극(181)의 상면은 동일한 평면에 배치된다.
상기 제 2 비아(184)는 상기 하부배선(122) 상에 상기 제 2 비아(184)는 상기 제 2 절연층(160) 및 상기 제 1 유전막(130)을 관통하여 형성된다. 상기 제 2 비아(184)는 상기 하부배선(122)에 전기적으로 접속되며, 상기 제 2 비아(184)로 사용되는 물질은 상기 제 1 전극(121)으로 사용되는 물질과 동일하다.
상기 상부배선(182)은 상기 제 2 절연층(160) 상에 형성된 홈 내측에 배치되며, 상기 상부배선(182)은 상기 제 2 비아(184)와 전기적으로 연결된다. 즉, 상부배선(182)은 상기 제 2 비아(184) 및 하부배선(122)을 통해서 상기 제 1 전극(121)에 전기적으로 연결된다.
상기 상부배선(182)의 상면 및 상기 제 3 전극(181)의 상면은 동일한 평면에 배치되며, 상기 상부배선(182)으로 사용되는 물질은 상기 제 3 전극(181)으로 사용되는 물질과 동일하다.
실시예에 따른 이중 금속-절연체-금속 커패시터는 상기 제 3 전극(181)에 전기적으로 접속되는 배선 및/또는 상기 제 1 비아(183)에 전기적으로 접속되는 배선 등을 더 포함할 수 있다.
이중 금속-절연체-금속 커패시터의 제조 방법
도 4a 내지 도 4d 는 실시예의 이중 금속-절연체-금속 커패시터의 제조 방법에 따른 공정을 도시한 단면도이다.
도 4a 를 참조하면, 제 1 절연층(110), 제 1 전극(121) 및 하부배선(122)이 다마신(damascene) 공정에 의해서 형성된다.
상기 제 1 절연층(110), 상기 제 1 전극(121) 및 상기 하부배선(122)을 형성하기 위해서, 상기 제 1 절연층(110)은 마스크 공정을 통해서 패터닝되고, 상기 제 1 절연층(110) 상에 홈이 형성되고, 상기 홈 내측에 금속이 채워진다. 상기 금속으로 사용될 수 있는 물질의 예로서는 구리 및 텅스텐 등을 들 수 있다.
상기 금속 및 상기 제 1 절연층(110)은 화학적 기계적 연마(chemical mechanical polishing;CMP)공정에 의해서 평탄화되고, 상기 제 1 전극(121) 및 상기 하부배선(122)이 형성된다.
상기 제 1 전극(121) 및 상기 하부배선(122)이 형성된 후, 상기 제 1 전극(121), 상기 하부배선(122) 및 상기 제 1 절연층(110) 상에 제 1 유전막(130)이 형성된다. 상기 제 1 유전막(130)으로 사용될 수 있는 물질의 예로서는 실리콘 질화물 등을 들 수 있다. 상기 제 1 유전막(130)의 두께는 약 60㎚ 내지 약 70㎚이다.
도 4b 를 참조하면, 상기 제 1 유전막(130) 상에 제 2 전극(141), 돌출부(142) 및 제 2 유전막(150)이 형성된다.
상기 제 2 전극(141), 상기 돌출부(142) 및 상기 제 2 유전막(150)을 형성하 기 위해서, 상기 제 1 유전막(130) 상에 금속막 및 질화막이 차례로 형성된다. 상기 금속막 및 상기 질화막은 마스크 공정에 의해서 패터닝 되고, 상기 제 1 유전막(130) 상에 상기 제 2 전극(141), 상기 돌출부(142) 및 상기 제 2 유전막(150)이 형성된다. 상기 금속막으로 사용될 수 있는 물질의 예로서는 티타늄, 티타늄 나이트라이드 등을 들 수 있다.
도 4c 를 참조하면, 상기 제 2 전극(141), 상기 돌출부(142) 및 상기 제 2 유전막(150)을 덮는 제 2 절연층(160)이 형성된다. 마스크 공정을 통해서 상기 제 2 절연층(160), 상기 제 1 유전막(130) 및 상기 제 2 유전막(150)은 패터닝되고, 비아홀(170)이 형성된다.
상기 비아홀(170)은 제 2 절연층(160) 및 상기 제 1 유전막(130)을 관통하는 제 1 비아홀(171) 및 상기 제 2 절연층(160) 및 상기 제 2 유전막(150)을 관통하는 제 제 2 비아홀(172)을 포함한다.
상기 돌출부(142)의 일부는 상기 제 1 비아홀(171)에 의해서 노출되고, 상기 하부배선(122)의 일부는 상기 제 제 2 비아홀(172)의해서 노출된다.
도 4d 를 참조하면, 제 1 비아(183), 제 2 비아(184), 제 3 전극(181) 및 상부배선(182)이 다마신 공정에 의해서 형성된다.
상기 제 1 비아홀(171) 및 제 제 2 비아홀(172)의해서 관통되는 제 2 절연층(160)은 마스크 공정에 의해서 패터닝 되고, 상기 제 2 유전막(150)의 일부를 노출하는 홈 및 상기 제 제 2 비아홀(172)과 연결되는 홈이 형성된다.
이후, 상기 제 1 비아홀(171), 상기 제 제 2 비아홀(172), 제 2 유전막(150) 의 일부를 노출하는 홈 및 상기 제 제 2 비아홀(172)과 연결되는 홈에 금속이 채워진다. 상기 금속으로 사용될 수 있는 물질의 예로서는 구리 및 텅스텐 등을 들 수 있다.
상기 금속 및 상기 제 2 절연층(160)은 CMP 공정에 의해서 평평해지고, 제 1 비아(183), 제 2 비아(184), 제 3 전극(181) 및 상부배선(182)이 형성된다.
도 1 은 실시예에 따른 이중 금속-절연체-금속 커패시터를 도시한 평면도이다.
도 2 는 실시예에 따른 이중 금속-절연체-금속 커패시터를 도시한 레이아웃도이다.
도 3 는 도 1에서 Ⅰ-Ⅰ`선을 따라 절단한 단면도이다.
도 4a 내지 도 4d 는 실시예의 이중 금속-절연체-금속 커패시터에 따른 공정을 도시한 단면도이다.
Claims (8)
- 제 1 전극;상기 제 1 전극 상에 배치되는 제 1 유전막;상기 제 1 유전막 상에 배치되는 제 2 전극;상기 제 2 전극 상에 배치되는 제 2 유전막;상기 제 2 유전막 상에 배치되는 제 3 전극;상기 제 2 전극과 연결되는 제 1 비아;상기 제 1 전극과 연결되는 제 2 비아; 및상기 제 2 비아와 연결되는 상부배선을 포함하며,상기 제 3 전극의 상면, 상기 상부배선의 상면 및 상기 제 1 비아의 상면이 동일한 평면에 배치되는 커패시터.
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- 제 1 항에 있어서, 상기 제 2 전극의 측방으로 돌출되며 상기 제 1 비아와 전기적으로 연결되는 돌출부를 포함하는 커패시터.
- 제 1 절연층 상에 하부배선 및 제 1 전극을 형성하는 단계;상기 제 1 전극 상에 배치되는 제 1 유전막을 형성하는 단계;상기 제 1 유전막 상에 배치되는 제 2 전극 및 상기 제 2 전극 상에 배치되는 제 2 유전막을 형성하는 단계;상기 제 1 유전막 및 상기 제 2 유전막 상에 제 2 절연층을 형성하는 단계;상기 제 2 전극에 대응하는 제 3 전극, 상기 제 2 전극과 연결되는 제 1 비아, 상기 제 1 전극과 연결되는 제 2 비아 및 상기 제 2 비아와 연결되는 상부배선을 동시에 형성하는 단계를 포함하는 커패시터를 제조하는 방법.
- 제 5 항에 있어서, 상기 제 3 전극, 상기 제 1 비아, 상기 제 2 비아 및 상기 상부배선을 형성하는 단계는상기 제 2 절연층 및 상기 제 2 유전막을 관통하는 제 1 비아홀 및 상기 제 2 절연층 및 상기 제 1 유전막을 관통하는 제 2 비아홀을 형성하는 단계;상기 제 2 유전막의 일부를 노출하는 제 1 홈 및 상기 제 2 비아홀과 연결되는 제 2 홈을 형성하는 단계;상기 제 1 비아홀, 상기 제 2 비아홀 상기 제 1 홈 및 상기 제 2 홈에 금속을 채우는 단계; 및상기 금속 및 상기 제 2 절연층을 평탄하게 하는 단계를 포함하는 커패시터를 제조하는 방법.
- 제 5 항에 있어서, 상기 제 2 전극 및 상기 제 2 유전막을 형성하는 단계는상기 제 1 유전막 상에 제 2 전극, 상기 제 2 전극으로 부터 측방으로 돌출되는 돌출부 및 상기 제 2 전극 및 상기 돌출부 상에 제 2 유전막을 형성하는 단계를 포함하는 커패시터를 제조하는 방법.
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