KR20050071035A - 반도체 장치의 캐패시터 및 그의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000003990 capacitor Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title description 7
- 239000010410 layer Substances 0.000 claims abstract description 97
- 239000011229 interlayer Substances 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 38
- 238000005530 etching Methods 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 15
- 238000005498 polishing Methods 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H01L28/60—Electrodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명에 따른 반도체 장치의 캐패시터는 기판 위에 형성되어 있는 제1 층간 절연막, 제1 층간 절연막 내에 형성되어 있는 제1 전극, 제1 유전층을 사이에 두고 제1 전극과 일부 중첩하는 제2 전극, 제2 유전층을 사이에 두고 제2 전극과 일부 중첩하는 제3 전극, 제1 내지 제3 전극의 상부에 형성되어 있는 식각 정지막, 식각 정지막 상부에 형성되어 있으며, 식각 정지막과 함께 제1 내지 제3 전극을 드러내는 제1 내지 제3 비아를 가지는 제2 층간 절연막, 제1 내지 제3 비아에 형성되어 있는 제1 내지 제3 플러그를 포함한다.
Description
본 발명은 반도체 장치에 관한 것으로 특히, 금속/유전물질/금속 (metal/insulator/metal, 이하 MIM이라 함)구조를 가지는 캐패시터 및 그의 형성 방법에 관한 것이다.
반도체 소자 중 MIM 구조의 캐패시터는 금속전극/유전층/금속전극의 구조를 가지면 필요한 용량에 따라서 이러한 구조가 반복적으로 적층된다.
그리고 각각의 전극에 전원을 인가하기 위한 금속 배선은 캐패시터 위에 형성되어 있는 층간 절연막 위에 형성되어 있으며, 층간 절연막에 형성된 플러그를 통해 하부의 각 전극과 연결된다.
따라서 적층된 구조를 가지는 캐패시터에서 각 전극에 연결되는 플러그를 형성하기 위한 비아홀 형성시에 각각의 비아홀의 깊이가 다르게 된다.
즉, 층간 절연막의 표면으로부터 가장 아래에 위치하는 하부 전극과 가장 상부에 위치하는 상부 전극의 거리가 다르기 때문에 이들을 노출하기 위한 비아홀의 깊이도 달라지게 된다. 이처럼 비아홀의 깊이가 달라지게 되면 가장 깊은 비아홀을 기준으로 식각을 진행하게 되는데 이때 비아홀의 깊이가 깊지 않은 곳에서는 전극이 노출되기 때문에 깊은 곳의 비아홀을 식각하는 동안 노출된 전극의 표면이 손상받게 된다.
이러한 손상은 반도체 장치의 특성을 저하시켜 소자의 신뢰성을 감소시킨다. 따라서 이러한 손상을 줄이기 위해서는 깊이에 따라 비아홀을 별도의 마스크를 이용한 식각 공정으로 진행하여 하기 때문에 공정이 복잡해지는 문제점이 있다.
상기한 문제점을 해결하기 위해서 본 발명은 서로 다른 깊이를 가지는 비아홀을 형성할 때 캐패시터 전극의 손상을 최소화하면서도 공정을 단순화할 수 있는 반도체 장치의 캐패시터 및 그의 제조 방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 캐패시터는 기판 위에 형성되어 있는 제1 층간 절연막, 제1 층간 절연막 내에 형성되어 있는 제1 전극, 제1 유전층을 사이에 두고 제1 전극과 일부 중첩하는 제2 전극, 제2 유전층을 사이에 두고 제2 전극과 일부 중첩하는 제3 전극, 제1 내지 제3 전극의 상부에 형성되어 있는 식각 정지막, 식각 정지막 상부에 형성되어 있으며, 식각 정지막과 함께 제1 내지 제3 전극을 드러내는 제1 내지 제3 비아를 가지는 제2 층간 절연막, 제1 내지 제3 비아에 형성되어 있는 제1 내지 제3 플러그를 포함한다.
여기서 식각 정지막은 질화 물질로 형성되어 있는 것이 바람직하다.
그리고 층간 절연막은 산화 물질로 형성되어 있는 것이 바람직하다.
또한, 제1 유전층 중에서 제1 전극과 제2 전극 사이에 위치하는 부분, 제2 유전층 중에서 제2 전극과 제3 전극 사이에 위치하는 부분이 다른 부분에 비해서 두껍게 형성되어 있는 것이 바람직하다.
또한, 제1 내지 제3 전극과 제1 및 제2 유전층은, 제1 전극, 제1 유전층, 제2 전극, 제2 유전층, 제3 전극이 순차적으로 적층되어 있는 것이 바람직하다.
이때 제1 비아는 제1 및 제3 전극과 중첩하지 않는 제2 전극을 노출하고, 제2 비아는 제3 전극을 노출하고, 제3 비아는 제2 및 제3 전극과 중첩하지 않는 제1 전극을 노출하는 것이 바람직하다.
상기한 다른 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 캐패시터 제조 방법은 기판 위에 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막에 형성되어 있는 트렌치를 매립하는 제1 금속막을 형성하는 단계, 제1 금속막을 화학적 기계적 연마법으로 연마하여 제1 전극을 형성하는 단계, 제1 전극 위에 제1 유전층, 제2 금속막, 제2 유전층, 제3 금속막을 형성하는 단계, 제3 금속막을 선택적 식각으로 패터닝하여 제3 전극을 형성하는 단계, 제2 금속막을 선택적 식각으로 패터닝하여 제1 전극 및 제3 전극과 일부 중첩하는 제2 전극을 형성하는 단계, 제1 내지 제3 전극을 덮는 식각 정지막 및 제2 층간 절연막을 형성하는 단계, 제2 층간 절연막을 선택적 사진 식각 공정으로 식각하여 식각 정지막을 노출하는 비아홀을 형성한 후, 비아홀에 의해 노출되는 식각 정지막을 제거하여 제1 내지 제3 전극을 노출하는 비아홀을 형성하는 단계, 비아홀을 채우며 제1 내지 제3 전극과 전기적으로 각각 연결되는 플러그를 형성하는 단계, 제2 층간 절연막 위에 형성하며 플러그를 통해 제1 내지 제3 전극에 전원을 인가하는 금속 배선을 형성하는 단계를 포함한다.
여기서 식각 정지막은 질화 물질로 형성하는 것이 바람직하다.
그리고 층간 절연막은 산화 물질로 형성하는 것이 바람직하다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1은 본 발명에 따른 반도체 소자의 캐패시터의 구조를 구체적으로 도시한 단면도이다.
도 1에 도시한 바와 같이, 기판(도시하지 않음)에 제1 층간 절연막(또는 절연막,10)이 형성되어 있다. 기판(10)은 반도체 소자 또는 일부의 금속 배선 등을 포함한다. 제1 층간 절연막(10)에는 트렌치에 매립된 형태의 제1 전극(12)이 형성되어 있다.
제1 전극(12) 위에는 제1 유전층(14), 제2 전극(16), 제2 유전층(18), 제3 전극(20)이 순차적으로 적층되어 있다. 이때 제1 유전층(24)은 제1 전극(12)과 제2 전극(16) 사이에 위치하며, 제2 유전층(18)은 제2 및 제3 전극(16, 20) 사이에 위치한다.
그리고 제1 내지 제3 전극(12, 16, 20) 및 유전층(14, 18)은 식각 정지막(22) 및 층간 절연(24)으로 덮여 있다. 이때 이들을 덮는 층간 절연막(24) 및 식각 정지막(22)에 걸쳐 제1 내지 제3 전극(12, 16, 20)을 드러내는 비아홀(V1~V3)이 형성되어 있다. 제1 비아홀(V1)은 제2 전극(18)을 노출하고, 제2 비아홀(V2)은 제3 전극(20)을 노출하고, 제3 비아홀(V3)은 제1 전극(12)을 드러낸다.
그리고 제1 유전층(14) 중에서 제1 전극(12)과 제2 전극(16) 사이에 위치하는 부분과 제2 유전층(18) 중에서 제2 전극(16)과 제3 전극(20) 사이에 위치하는 부분은 다른 부분에 비해서 두껍게 형성되어 있다. 이는 공정상 공정을 용이하게 하기 위한 것으로 전극과 전극 사이에 위치하는 유전층(14, 18)의 일부분을 제외하고는 모두 제거(도시하지 않음)될 수도 있다. 이에 대해서는 제조 방법을 통하여 구체적으로 설명하기로 한다.
여기서 제1 내지 제3 전극(12, 16, 20)은 구리, 티타늄/질화티타늄, 알루미늄, 텅스텐 등으로 형성되어 있다. 그리고 유전층(14, 18)은 질화 규소, 산화 규소 및 이들을 포함하는 복수층과 탄탈륨 옥사이드와 같은 고유전율 물질을 사용하여 형성할 수 있다.
제3 전극(20) 위에는 식각 정지막(22) 및 제2 층간 절연막(24)이 형성되어 있다.
제2 층간 절연막(24) 및 식각 정지막(22)에는 각각 제1 내지 제3 전극(12, 16, 20)을 노출하는 제1 내지 제3 비아홀(V1~V3)이 형성되어 있다. 비아홀(V1~V3) 내부에는 상부 금속 배선과 연결하기 위한 플러그(26, 28)가 형성되어 있다. 플러그(26)는 비아홀(V1~V3) 내벽을 따라 형성되어 있는 베리어 금속막(26)과 베리어 금속막(26)에 의해 형성되는 비아홀(V1~V3)에 매립되어 있는 텅스텐층(28)으로 이루어진다.
그리고 제2 층간 절연막(24) 위에는 플러그(26, 28)를 통해 제1 내지 제3 전극(12, 16, 20)과 연결되는 금속 배선(30)이 형성되어 있다.
이상 설명한 반도체 소자의 캐패시터 제조 방법을 첨부한 도면을 참조하여 설명하면 다음과 같다. 도 2 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 공정 순서대로 도시한 단면도이다.
먼저 도 2에 도시한 바와 같이, 반도체 소자 또는 일부의 금속 배선이 형성되어 있는 기판(도시하지 않음)의 상부에 제1 층간 절연막(10)을 형성한다.
제1 층간 절연막(10)은 PE-TEOS(plasma enhanced tetra ethyl ortho silicate) 또는 USG(un-doped silicate glass), FSG(fluorine silicate glass)의 저유전율 물질 등으로 형성한다.
그런 다음 선택적 식각 공정으로 제1 층간 절연막(10)의 소정 영역을 식각하여 트렌치를 형성한다. 그리고 트렌치를 채우도록 구리, 티타늄/질화티타늄, 알루미늄, 텅스텐 등을 증착하여 제1 금속막을 형성한 후 화학적 기계적 연마로 제1 층간 절연막(10)이 드러날 때까지 평탄화하여 제1 전극(12)을 완성한다.
다음 도 3에 도시한 바와 같이, 제1 전극(12)을 덮도록 제1 유전층(14), 제2 금속막(16A), 제2 유전층(18A), 제3 금속막(20A)를 순차적으로 적층한다. 유전층(14)은 PE-CVD(plasma enhanced tetra ethyl ortho silicate)등의 방법으로 질화 규소, 산화 규소를 증착하여 단층 또는 이들을 포함하는 복수층으로 형성할 수 있다. 또한, 탄탈륨 옥사이드와 같은 고유전율 물질을 사용하여 형성할 수 있다.
그런 다음 제3 금속막(20A) 위에 제1 감광막 패턴(PR1)을 형성한 다음 제1 감광막 패턴(PR1)을 식각 마스크로 제3 금속막(20A)을 식각하여 제3 전극(20)을 완성한다. 이때 제3 전극(20)의 일부분은 제1 전극(12)과 중첩한다.
이때 제2 유전막(18A)도 일부 식각하여 100Å의 두께만큼 남긴다. 제2 유전막(18A)을 완전히 식각하여 제2 금속막(16A)노출하면 후속 공정시 노출된 제2 금속막(16A)의 표면이 식각액 또는 식각 가스에 손상될 수 있으므로 일부 남겨두는 것이 바람직하다. 이후의 공정에서도 동일하다.
이후 도 4에 도시한 바와 같이, 기판 위에 제2 감광막 패턴(PR2)을 형성한다. 제2 감광막 패턴(PR2)은 제3 전극(20)을 덮으며 제2 전극(16)을 정의한다. 그런 다음 제2 감광막 패턴(PR2)을 마스크로 제2 유전층(18) 및 제2 금속막(16A)을 식각하여 제2 전극(16)을 형성한다. 이때, 제2 감광막 패턴(PR2)은 제1 전극(12)가 일부 중첩하지만, 제3 전극(20)은 완전히 덮는데, 이를 통하여 제3 전극(20)과 넓은 면적으로 제1 전극(12)과 중첩하는 제2 전극(16)을 형성한다.
다음 도 5에 도시한 바와 같이, 기판 전면에 식각 정지막(22) 및 제2 층간 절연막(24)을 차례로 형성한다. 식각 정지막(22)은 제2 층간 절연막(24)에 대하여 식각 선택비가 큰 물질로 형성한다.
제2 층간 절연막(24)은 제1 층간 절연막(10)과 동일한 물질로 형성한다. 이때 층간 절연막은 주로 산화 물질로 형성하므로 식각 정지막(22)은 산화 물질에 대하여 큰 식각 선택비를 가지는 질화 물질로 형성하는 것이 바람직하다.
이후 식각 정지막(22)이 노출될 때까지 제2 층간 절연막(24)의 소정 영역을 식각한다. 그런 다음 식각 정지막(22)을 식각하여 제1 내지 제3 전극(12, 16, 20)을 노출하는 제1 내지 제3 비아홀(V1~V3)을 형성한다.
이처럼 제2 층간 절연막(24)에 대하여 높은 식각 선택비를 가지는 절연 물질로 식각 정지막(22)을 형성한 다음 각각의 전극(12, 16, 20)을 노출하는 비아홀(V1~V3)을 형성할 때 각각의 비아홀의 깊이가 다르더라도 금속이 드러나지 않는다. 따라서 각각의 전극(12, 16, 20)이 식각 존건에 대하여 노출되지 않으므로 전극은 손상되지 않는다. 즉, 식각 정지막(22)과 제2 층간 절연막(24)의 식각 선택비가 크기 때문에 제2 층간 절연막(24)을 제거할 때 식각 정지막(22)이 거의 제거되지 않는다. 그리고 식각 정지막(22)에서부터 각 전극(12, 16, 20)까지의 두께 차이는 거의 없으므로 식각 정지막(22)을 제거한 후 일부 남겨진 유전층을 제거할 때 각 전극(12, 16, 20)의 표면이 손상되지 않는다. 따라서 거이 동일한 시간 동안 식각을 진행하여 전극을 드러냄으로써 전극이 손상되지 않은 상태에서 비아홀(V1~V3)을 완성할 수 있다.
다음 도 6에 도시한 바와 같이, 비아홀(V1~V3) 내부를 포함하는 기판 위에 베리어 금속막(26A)을 형성한다. 그런 다음 베리어 금속막에 의해 형성되는 비아를 채우도록 텅스텐막(28A)을 형성한다.
이후 도 1에 도시한 바와 같이, 화학적 기계적 연마로 제2 층간 절연막(24)이 노출될때까지 식각하여 비아홀(V1~V3)을 매우는 형태의 플러그(26, 28)를 형성한다. 그리고 제2 층간 절연막(24) 위에 금속막을 형성한 후 플러그(26, 28)를 통해 각각 제1 내지 제3 전극(12, 16, 20)에 전압을 인가하기 위한 금속 배선(30)을 형성한다.
이상의 본 발명의 바람직한 실시예에서 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상 기술된 바와 같이 본 발명에 따른 식각 정지막을 이용하면 각 전극을 노출하는 서로 다른 깊이를 가지는 비아홀을 형성하더라도 식각으로 인해 각 전극이 손상되지 않는다. 또한, 별도의 식각 공정을 진행하지 않고 한번에 사진 공정으로 형성할 수 있어 공정이 간소화된다. 따라서 반도체 소자의 신뢰성이 향상되며 생산성이 향상된다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 개략적인 단면도이고,
도 2 내지 도 6은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정 순서대로 도시한 단면도이다.
Claims (9)
- 기판 위에 형성되어 있는 제1 층간 절연막,상기 제1 층간 절연막 내에 형성되어 있는 제1 전극,제1 유전층을 사이에 두고 상기 제1 전극과 일부 중첩하는 제2 전극,제2 유전층을 사이에 두고 상기 제2 전극과 일부 중첩하는 제3 전극,상기 제1 내지 제3 전극의 상부에 형성되어 있는 식각 정지막,상기 식각 정지막 상부에 형성되어 있으며, 상기 식각 정지막과 함께 상기 제1 내지 제3 전극을 드러내는 제1 내지 제3 비아를 가지는 제2 층간 절연막,상기 제1 내지 제3 비아에 형성되어 있는 제1 내지 제3 플러그를 포함하는 반도체 장치의 캐패시터.
- 제1항에서,상기 식각 정지막은 질화 물질로 형성되어 있는 반도체 장치의 캐패시터.
- 제1항에서,상기 층간 절연막은 산화 물질로 형성되어 있는 반도체 장치의 캐패시터.
- 제1항에서,상기 제1 유전층 중에서 상기 제1 전극과 상기 제2 전극 사이에 위치하는 부분, 상기 제2 유전층 중에서 상기 제2 전극과 상기 제3 전극 사이에 위치하는 부분이 다른 부분에 비해서 두껍게 형성되어 있는 반도체 장치의 캐패시터.
- 제1항에서,상기 제1 내지 제3 전극과 상기 제1 및 제2 유전층은,상기 제1 전극, 제1 유전층, 제2 전극, 제2 유전층, 제3 전극이 순차적으로 적층되어 있는 반도체 장치의 캐패시터.
- 제5항에서,상기 제1 비아는 상기 제1 및 제3 전극과 중첩하지 않는 상기 제2 전극을 노출하고,상기 제2 비아는 상기 제3 전극을 노출하고,상기 제3 비아는 상기 제2 및 제3 전극과 중첩하지 않는 제1 전극을 노출하는 반도체 장치의 캐패시터.
- 기판 위에 제1 층간 절연막을 형성하는 단계,상기 제1 층간 절연막에 형성되어 있는 트렌치를 매립하는 제1 금속막을 형성하는 단계,상기 제1 금속막을 화학적 기계적 연마법으로 연마하여 제1 전극을 형성하는 단계,상기 제1 전극 위에 제1 유전층, 제2 금속막, 제2 유전층, 제3 금속막을 형성하는 단계,상기 제3 금속막을 선택적 식각으로 패터닝하여 제3 전극을 형성하는 단계,상기 제2 금속막을 선택적 식각으로 패터닝하여 상기 제1 전극 및 상기 제3 전극과 일부 중첩하는 제2 전극을 형성하는 단계,상기 제1 내지 제3 전극을 덮는 식각 정지막 및 제2 층간 절연막을 형성하는 단계,제2 층간 절연막을 선택적 사진 식각 공정으로 식각하여 상기 식각 정지막을 노출하는 비아홀을 형성한 후, 상기 비아홀에 의해 노출되는 상기 식각 정지막을 제거하여 상기 제1 내지 제3 전극을 노출하는 비아홀을 형성하는 단계,상기 비아홀을 채우며 상기 제1 내지 제3 전극과 전기적으로 각각 연결되는 플러그를 형성하는 단계,상기 제2 층간 절연막 위에 형성하며 상기 플러그를 통해 상기 제1 내지 제3 전극에 전원을 인가하는 금속 배선을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조 방법.
- 제7항에서,상기 식각 정지막은 질화 물질로 형성하는 반도체 장치의 캐패시터 제조 방법.
- 제7항에서,상기 층간 절연막은 산화 물질로 형성하는 반도체 장치의 캐패시터 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030101822A KR100591148B1 (ko) | 2003-12-31 | 2003-12-31 | 반도체 장치의 캐패시터 및 그의 제조 방법 |
| US11/024,652 US20050139886A1 (en) | 2003-12-31 | 2004-12-30 | Capacitor for semiconductor device and fabricating method thereof |
| US11/367,325 US7307000B2 (en) | 2003-12-31 | 2006-03-06 | Method of fabricating a capacitor for a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030101822A KR100591148B1 (ko) | 2003-12-31 | 2003-12-31 | 반도체 장치의 캐패시터 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050071035A true KR20050071035A (ko) | 2005-07-07 |
| KR100591148B1 KR100591148B1 (ko) | 2006-06-19 |
Family
ID=36653800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030101822A KR100591148B1 (ko) | 2003-12-31 | 2003-12-31 | 반도체 장치의 캐패시터 및 그의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US20050139886A1 (ko) |
| KR (1) | KR100591148B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100809321B1 (ko) * | 2005-02-01 | 2008-03-05 | 삼성전자주식회사 | 다중 ｍｉｍ 캐패시터 및 이의 제조 방법 |
| KR100872979B1 (ko) * | 2007-07-19 | 2008-12-08 | 주식회사 동부하이텍 | 커패시터 및 이의 제조 방법 |
| KR100977924B1 (ko) * | 2008-10-13 | 2010-08-24 | 주식회사 동부하이텍 | 적층형의 고집적도 ｍｉｍ 커패시터 구조 및 ｍｉｍ 커패시터 제조방법 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4928748B2 (ja) * | 2005-06-27 | 2012-05-09 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| KR100764741B1 (ko) * | 2006-06-08 | 2007-10-08 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
| KR20100076256A (ko) * | 2008-12-26 | 2010-07-06 | 주식회사 동부하이텍 | Ｐｉｐ 커패시터의 제조 방법 |
| WO2013048522A1 (en) * | 2011-10-01 | 2013-04-04 | Intel Corporation | On-chip capacitors and methods of assembling same |
| US9666660B2 (en) | 2013-08-16 | 2017-05-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structures including metal insulator metal capacitor |
| US9287350B2 (en) * | 2014-07-22 | 2016-03-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal-insulator-metal capacitor |
| US9705284B1 (en) * | 2014-12-04 | 2017-07-11 | Ii-Vi Optoelectronic Devices, Inc. | VCSEL with at least one through substrate via |
| CN115483197A (zh) * | 2021-05-31 | 2022-12-16 | 联华电子股份有限公司 | 电容器结构以及其制作方法 |
| CN114639655B (zh) * | 2022-05-18 | 2022-09-13 | 合肥新晶集成电路有限公司 | 半导体器件结构及其制备方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3505465B2 (ja) | 2000-03-28 | 2004-03-08 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP3586638B2 (ja) * | 2000-11-13 | 2004-11-10 | シャープ株式会社 | 半導体容量装置 |
| US6881999B2 (en) * | 2002-03-21 | 2005-04-19 | Samsung Electronics Co., Ltd. | Semiconductor device with analog capacitor and method of fabricating the same |
| US6902981B2 (en) * | 2002-10-10 | 2005-06-07 | Chartered Semiconductor Manufacturing Ltd | Structure and process for a capacitor and other devices |
| JP2004152796A (ja) * | 2002-10-28 | 2004-05-27 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6933191B2 (en) * | 2003-09-18 | 2005-08-23 | International Business Machines Corporation | Two-mask process for metal-insulator-metal capacitors and single mask process for thin film resistors |
| US20050082592A1 (en) * | 2003-10-16 | 2005-04-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Compact capacitor structure having high unit capacitance |
-
2003
- 2003-12-31 KR KR1020030101822A patent/KR100591148B1/ko not_active IP Right Cessation
-
2004
- 2004-12-30 US US11/024,652 patent/US20050139886A1/en not_active Abandoned
-
2006
- 2006-03-06 US US11/367,325 patent/US7307000B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100809321B1 (ko) * | 2005-02-01 | 2008-03-05 | 삼성전자주식회사 | 다중 ｍｉｍ 캐패시터 및 이의 제조 방법 |
| US7623338B2 (en) | 2005-02-01 | 2009-11-24 | Samsung Electronics Co., Ltd. | Multiple metal-insulator-metal capacitors and method of fabricating the same |
| KR100872979B1 (ko) * | 2007-07-19 | 2008-12-08 | 주식회사 동부하이텍 | 커패시터 및 이의 제조 방법 |
| KR100977924B1 (ko) * | 2008-10-13 | 2010-08-24 | 주식회사 동부하이텍 | 적층형의 고집적도 ｍｉｍ 커패시터 구조 및 ｍｉｍ 커패시터 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050139886A1 (en) | 2005-06-30 |
| US7307000B2 (en) | 2007-12-11 |
| US20060154437A1 (en) | 2006-07-13 |
| KR100591148B1 (ko) | 2006-06-19 |
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| N231 | Notification of change of applicant | ||
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| FPAY | Annual fee payment |
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