CN1913158B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1913158B
CN1913158B CN200610111007.6A CN200610111007A CN1913158B CN 1913158 B CN1913158 B CN 1913158B CN 200610111007 A CN200610111007 A CN 200610111007A CN 1913158 B CN1913158 B CN 1913158B
Authority
CN
China
Prior art keywords
insulating barrier
insulating
conductor
semiconductor device
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200610111007.6A
Other languages
English (en)
Other versions
CN1913158A (zh
Inventor
竹胁利至
户田猛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1913158A publication Critical patent/CN1913158A/zh
Application granted granted Critical
Publication of CN1913158B publication Critical patent/CN1913158B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及一种半导体器件及其制造方法。半导体器件1包括绝缘中间层10、互连部分12a到12c、绝缘中间层20以及电容器元件30。在绝缘中间层10和互连部分12a到12d上，经由扩散阻挡层40提供绝缘中间层20。在绝缘中间层20上提供电容器元件30。电容器元件30是MIM型电容器元件，并且包括位于绝缘中间层20上的下部电极32、位于下部电极32上的电容器绝缘层34、以及位于电容器绝缘层34上的上部电极36。在绝缘中间层20和电容器元件30之间的分界面S1大体上是平的。绝缘中间层20的下表面S2在与电容器绝缘层34对应的位置处包括不平坦部分。

Description

半导体器件及其制造方法
本申请基于日本专利申请第2005-234676号，其内容在此通过参考被并入本文。
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
近年来，人们开始普遍使用金属-绝缘体-金属(下文为MIM)型的电容器元件，其寄生电阻和寄生电容明显小于传统的MOS型电容器元件。MIM型电容器元件也可以被集成在逻辑器件中从而组成一个单片芯片。为了获得这种结构，必须结合这两种器件的结构和制造工艺。逻辑器件通常包括层叠在多层中的互连部分。因此，如何使MIM型电容器元件的结构和工艺适用于多层互连结构是一个关键的技术问题。从这些观点来看，已经研发出了一种工艺，通过该工艺使用与建立逻辑器件的多层互连结构的方法类似的方法来形成MIM型电容器元件。
在多数传统情况中，正如日本公开专利申请第2003-258107号中所述的那样，MIM型电容器元件形成在其下面没有配置互连部分的区域中，并且很少形成在配置了密集的精细互连部分的区域上。
发明内容
但是，目前已经实现了非常高度的集成化，为了减少半导体器件的尺寸，在密集配置了互连部分的区域的上层形成MIM型电容器元件半导体器件变得非常必要。在这点上，本发明的发明人确定以下问题是必须克服的。
目前，由于铜的低阻抗性，在逻辑器件中普遍使用铜来构成多层互连部分。例如当与铝比较时，很难对铜进行干蚀刻处理。因此，通常使用大马士革(Damascene，金属镶嵌)工艺来形成铜互连部分。在大马士革工艺中，首先在绝缘层(例如氧化硅层)上形成沟槽，其后形成阻挡金属层以阻碍铜的扩散。然后，例如通过电镀用铜来充填该沟槽，接下来进行化学机械抛光(下文为CMP)，由此形成互连部分。
由于一旦通过CMP工艺将过多的铜和阻挡层金属从该互连部分的表面以及在其附近的绝缘层的表面上除去，则认为这些表面应当是平整的。但是，正如在以下文献：J.Noguchi等，“Influence of Post-CMPCleaning on Cu Interconnects and TDDB  Reliability”，IEEETRANSACTIONS ON ELECTRON DEVICES，第52卷第5号，2005年5月，第934-941页(非专利文献1)中所描述的那样，一旦严格观察，就会发现在互连的边缘部分形成了陡峭的水平差。
图7A和7B示出了具有这种水平差的互连部分的示意性截面图。通过单大马士革工艺，在这些图中所示的氧化层201中的互连部分202a、202b、202c由铜构成。在互连部分202a、202b、202c上，设置罩层(扩散阻挡层)203。
如图所示，在互连部分202a、202b、202c的上表面上形成了水平差。正如非专利文献1中所描述的那样，猜测的原因包括在CMP工艺期间中所发生的凹坑(或碟形缺陷，dishing)以及在CMP工艺之后的清洗过程中所发生的蚀刻或腐蚀。水平差的深度部分取决于形成互连部分的工艺条件，该深度可以达到50甚至一百几十纳米。如图7B所示，在单独形成的互连部分202C的边缘部分处可以看到特别陡峭的水平差。
如图8A到8C所示，当MIM型电容器元件直接或者经由绝缘层形成在具有这种陡峭水平差的互连部分202a、202b、202c上时，MIM型电容器元件220的电极205、207和电介质层(电容器绝缘层)206也会经受该水平差。图8A示出了一半导体器件的横截面图，在该半导体器件中MIM型电容器元件220直接形成在互连部分202a、202b上。图8B示出了一半导体器件的横截面图，在该半导体器件中MIM型电容器元件220经由由氧化硅层所构成的绝缘层204形成在互连部分202a、202b上。图8C示出了一半导体器件的横截面图，在该半导体器件中MIM型电容器元件220经由绝缘层204形成在互连部分202c上。
因此，正如日本特开专利公开第2002-353324号中所述的那样，当MIM型电容器元件220遭受水平差时，电介质层206在稳定性方面会遭受退化。尤其是，电介质层206的击穿电压会局部降低。这会降低MIM型电容器元件220的成品率，并且也降低在其使用过程中的可靠性。
根据本发明，提供了一种半导体器件，其包括设置在半导体基片上的第一绝缘层；埋入所述第一绝缘层中的导体；设置在所述第一绝缘层和所述导体上的第二绝缘层；设置在所述第二绝缘层上的下部电极；设置在与至少一部分所述导体相对的所述下部电极上的区域中的电容器绝缘层；和设置在所述电容器绝缘层上的上部电极；其中，所述第二绝缘层和所述下部电极之间的分界面大体上是平的；并且在所述第二绝缘层的所述第一绝缘层和所述导体一侧的表面上，在与所述电容器绝缘层相对的位置处包括不平坦部分。
在这种构造的半导体器件中，下部电极、电容器绝缘层和上部电极构成了MIM型电容器元件。这里，在第二绝缘层和下部电极之间的分界面大体上是平的。因此，尽管第二绝缘层的下表面(在第一绝缘层和导体的一侧)包括不平坦部分，但是电容器元件不会因此受到影响。这种结构防止了电容器绝缘层的击穿电压的下降。
根据本发明，还提供一种制造半导体器件的方法，其包括在半导体基片上形成第一绝缘层；形成导体以便将所述导体埋入所述第一绝缘层中；在所述第一绝缘层和所述导体上形成第二绝缘层；对所述第二绝缘层的表面进行平坦化处理；在经平坦化处理后的所述第二绝缘层的所述表面上形成下部电极；在与至少一部分所述导体相对的所述下部电极上的区域中形成电容器绝缘层；和在所述电容器绝缘层上形成上部电极。
在这样安排的制造方法中，在第二绝缘层上形成下部电极之前平坦化第二绝缘层的表面。因此，即使当第二绝缘层的下表面包括不平坦部分时，形成在第二绝缘层上的电容器元件也不会因此受到影响。这种制造方法防止了电容器绝缘层的击穿电压的下降。
因此，本发明提供一种包括MIM型电容器元件的半导体器件，这种半导体器件提高了成品率并且使得可靠性更为优越，同时还提供了一种制造这种半导体器件的方法。
附图说明
结合附图根据以下详细的描述可以清楚了解本发明的上述和其它目的、优点和特征，其中
图1示出了根据本发明实施例的半导体器件的横截面图；
图2示出了图1中的半导体器件的一部分的放大横截面图；
图3A和3B逐步地示出了一种制造根据本发明实施例的半导体器件的方法的横截面图；
图4A和4B逐步地示出了一种制造根据本发明实施例的半导体器件的方法的横截面图；
图5示出了半导体器件的一个变形的横截面图；
图6示出了半导体器件的另一个变形的横截面图；
图7A和7B示出了传统半导体器件的横截面图，用以解释其缺陷；和
图8A到8C示出了传统半导体器件的横截面图，用以解释其缺陷。
具体实施方式
在此参考示意性的具体实施例描述本发明。本领域技术人员可以认识到，使用本发明的教导可以实现许多可选实施例，并且本发明并不限于用于解释目的所示例出的各实施例。
以下，将会参考附图详细描述根据本发明的半导体器件及其制造方法的示例性实施例。在附图中，相同的组成部分给出相同的附图标记，并且在适当的情况下不会重复完全相同的描述。
图1示出了根据本发明实施例的半导体器件的横截面图。半导体器件1包括绝缘中间层10(第一绝缘层)、互连部分12a到12c(导体)、绝缘中间层20(第二绝缘层)以及电容器元件30。经由另一个绝缘中间层(例如，埋入其内带有接触栓塞的绝缘中间层)将绝缘中间层10放置在例如硅基片的半导体基片(未示出)上。
绝缘中间层10(在各互连部分之间的绝缘中间层)包括埋入其中的互连部分12a到12c。互连部分12a到12c可以是电源互连部分。除了互连部分12a到12c以外，绝缘中间层10还包括埋入其中的互连部分12d。互连部分12d是充当除了电容器元件30以外的元件(例如晶体管或者电阻元件)的互连部分。在本实施例中，互连部分12a到12d是铜互连部分。这里，沿着绝缘中间层10与各个互连部分12a到12d之间的分界面，提供了阻挡金属层(未示出)用以阻止铜的扩散。绝缘中间层10可以是氧化硅层。
经由阻挡金属层40，在绝缘中间层10和互连部分12a到12d上提供绝缘中间层20。绝缘中间层20可以由任何材料组成，只要该材料构成了一种能够接受由CMP工艺等进行平坦化处理的绝缘层，具体地可以是氧化硅层。绝缘中间层20可以具有200到400nm的厚度。扩散阻挡层40用于阻止铜的扩散，而且在形成通孔栓52c的时候还充当蚀刻阻止层，这会在随后描述。扩散阻挡层40的合适材料包括SiCN和氮化硅薄膜(SiNx)。扩散阻挡层40可以具有50到150nm的厚度。
在绝缘中间层20上提供电容器元件30。电容器元件30是MIM型电容器元件，并且包括位于绝缘中间层20上的下部电极32、位于下部电极32上的电容器绝缘层34以及位于电容器绝缘层34上的上部电极36。在平面图中，电容器绝缘层34和上部电极36的面积小于下部电极34的面积，并且位于下部电极32的一部分上。电容器绝缘层34和上部电极36所处的区域与互连部分12a到12c的至少一部分(在本实施例中为互连部分12a和12b)相对。换句话说，在平面图中，该区域与互连部分12a到12c的至少一部分重叠。这里，尽管在遍及整个下部电极32上提供了构成电容器绝缘层34的绝缘层，但是仅仅插入在下部电极32和上部电极36之间的那部分绝缘层构成了电容器绝缘层34。除了电容器绝缘层34以外的该绝缘层的其余部分在形成通孔栓52b时充当蚀刻阻止层。
下部电极32的合适材料包括这样的金属，诸如氮化钛(TiN)、氮化钽(TaN)和氮化钨(WN)。上部电极36可以由与下部电极的材料相同或者不同的材料组成。电容器绝缘层34的合适材料包括氮化硅膜、ZrO、TaO和ZrTaO。电容器绝缘层34可以通过化学气相淀积(下文为CVD)或者反应溅射法来形成。下部电极32、电容器绝缘层34和上部电极36的厚度可以分别为150到300nm、10到20nm以及100到200nm。
这里，在绝缘中间层20和电容器元件30之间的分界面S1大体上是平的。在对应于电容器绝缘层34的位置处，绝缘中间层20的下表面S2(在绝缘中间层10和互连部分12a到12c的一侧)包括不平坦的部分。详细的说，如图2所示，互连部分12b、12c的表面相对于绝缘中间层10的表面是凹陷的，因而在相应的互连部分和绝缘中间层10之间产生了不平坦的形状。进一步关注每个互连部分的表面，可以理解，其外围部分从中央部分凹陷，因此在中央部分和外围部分之间产生了水平差。因此，从分界面S1到外围部分的距离A、从分界面S1到中央部分的距离C以及从分界面S1到绝缘中间层10的距离B定义了这样的关系：B＜C＜A。
返回参考图1，在绝缘中间层20上提供绝缘中间层50(第三绝缘层)以便覆盖电容器元件30。绝缘中间层50可以是氧化硅层，并且可以具有500到1000nm的厚度。绝缘中间层50包括埋入其中的通孔栓52a到52c。通孔栓52a和通孔栓52b分别连接到上部电极36和下部电极32上。通孔栓52c连接到互连部分12d。
在绝缘中间层50上，经由绝缘层60提供绝缘中间层70(第四绝缘层)。绝缘中间层70可以是氧化硅层。绝缘中间层70包括埋入其中的互连部分72a到72c。互连部分72a、72b分别连接到通孔栓52a、52b。互连部分72c连接到通孔栓52c。绝缘层60在形成互连部分72a到72c时充当蚀刻阻止层。与扩散阻挡层40类似，绝缘层60的合适材料包括SiCN和氮化硅薄膜。优选地，绝缘层60可以具有50到200nm的厚度。
在本实施例中，与互连部分12a到12c一样，通孔栓52a到52c和互连部分72a到72c由铜构成。
现在参考图3A到3B，将描述制造这种半导体器件1的方法，作为制造根据本发明的半导体器件的方法的一个实施例。首先，通过CVD法在包括晶体管和电阻元件的半导体基片(未示出)上形成绝缘中间层10。然后通过CMP法平坦化绝缘中间层10的上表面。当由于淀积，绝缘中间层10的上表面就已平整时，可以跳过这个步骤。
其后，进行光刻蚀法和干蚀刻工艺以形成用于互连部分12a到12d的互连部分沟槽。然后以大约30到50nm的厚度在各处形成氮化钽(TaN)的阻挡金属(未示出)，然后以50到200nm的厚度淀积铜种子层，并且通过电镀工艺以500到1000nm的厚度淀积铜层。然后进行CMP工艺以抛光铜层直到暴露出绝缘中间层10的上表面。在这个阶段，得到互连部分12a到12d。此后，进行溅射工艺以形成扩散阻挡层40。在完成这个工艺以后，陡峭的水平差显露在互连部分12a到12c以及形成于其上的扩散阻挡层上。参看图7已经描述了水平差的形成机制。
在扩散阻挡层40上，通过CVD工艺淀积氧化硅层20a，其随后被制成绝缘中间层20。一旦淀积，氧化硅层20a的表面包括了与扩散阻挡层40一样的陡峭水平差(图3A)。然后对氧化硅层20a进行CMP工艺用以平坦化该表面。表面平坦化处理方法并不限于CMP工艺，而替代地，可以将光致抗蚀剂施加到氧化硅层20a，其后进行深蚀刻工艺以除去部分光致抗蚀剂以及部分氧化硅层。
在具有这样被平坦化处理后的表面的绝缘中间层20上，通过溅射工艺对将被制成下部电极32的氮化钛层32a、以及将被制成电容器绝缘层34的绝缘层34a(图3B)进行淀积。然后进行光刻蚀法和干蚀刻工艺以将氮化钛层32a和绝缘层34a成型为希望的图案。在这个阶段，得到了下部电极32。此后，对将被制成上部电极36的氮化钛层36a(图4A)进行淀积，接下来使用图4A所示的掩模M1通过光刻蚀法和干蚀刻工艺将绝缘层34a和氮化钛层36a成型为希望的图案。在这个阶段，获得了电容器绝缘层34和上部电极36。
然后，进行CVD工艺以形成绝缘中间层50从而覆盖电容器元件30，接着通过CMP工艺对绝缘中间层50的表面进行平坦化处理。这里，再次进行光刻蚀法和干蚀刻工艺以形成用于通孔栓52a、52b和52c的沟槽。在通过与形成互连部分12a到12d的工艺类似的工艺形成阻挡金属、铜种子层和铜层之后，进行CMP工艺以对铜层抛光，直到暴露出绝缘中间层50的表面。在这个阶段，获得了通孔栓52a到52c(图4B)。
然后，通过溅射工艺，在绝缘中间层50和通孔栓52a到52c上形成绝缘层60。在绝缘层60上形成绝缘中间层70。而且，在通过光刻蚀法和干蚀刻工艺在绝缘中间层70中形成互连沟槽之后，通过与形成互连部分12a到12d的工艺类似的工艺形成互连部分72a到72c。因此，得到了图1所示的半导体器件1。
前述实施例提供了以下有益的效果。在本实施例中，在绝缘中间层20上形成下部电极32之前对绝缘中间层20的表面进行平坦化处理。因此，在半导体器件1中，在绝缘中间层20和下部电极32之间的分界面S1大体上是平整的。因此，尽管绝缘中间层20的下表面S2包括了不平坦的部分，但是也不会因此而影响电容器元件30。这种结构防止了电容器绝缘层的击穿电压的降低。因而，上述实施例提供了包括电容器元件30的半导体器件1，该半导体器件获得了更高的成品率并且提供了更为优越的可靠性，还提供了制造这种半导体器件1的方法。
互连部分12a到12c的表面相对于绝缘中间层10的表面凹陷。因此，从分界面S1到相应的互连部分12a到12c的距离比从分界面S1到绝缘中间层10的距离要长。这种结构抑制了在下部电极32和互连部分12a到12c之间所产生的电场的量级，因而获得了绝缘中间层20的较高的击穿电压。为了这个目的，可以选择增加绝缘中间层20的厚度。但是，过度增加绝缘中间层20的厚度会使得通孔栓52c的形成复杂化，这是不希望的。相反，在上述实施例中，对分界面S1进行平坦化处理以使得从绝缘中间层20的厚度上反映出绝缘中间层20的下表面S2的不平坦形状。这种安排允许抑制电场的量级而不会使得通孔栓52c的形成工艺复杂化。
互连部分12a到12c是铜互连，其通过大马士革工艺形成。已经叙述过，在大马士革工艺中，水平差易于出现在绝缘中间层10和互连部分12a到12c的表面上，因而，由于上述实施例保护了电容器元件30免于受到有可能施加在其上的水平差的影响，因此该实施例是特别有利的。
下部电极32的面积比电容器绝缘层34和上部电极36的面积大。因此，将通孔栓52b连接到下部电极32的一个区域上，其中在该区域中不存在电容器绝缘层34和上部电极36，这允许从半导体器件1的上部方向(从绝缘中间层70一侧)接触下部电极32。
根据本发明的半导体器件及其制造方法不限于上述实施例，而可以作出各种变型。为了引用一些实施例，可以仅淀积一个互连部分以与电容器绝缘层34相对，如图5和6所示。在这些图中，电容器绝缘层34位于分别与互连部分12e和互连部分12f相对的区域中。如图5所示，电容器绝缘层34可以与整个互连部分12e相对，或者如图6所示，可以与部分互连部分12f相对。这里，在图5中，在互连部分72a和互连部分72b之间提供了连接到除了电容器元件30以外的元件的互连部分72d。
尽管在本实施例中由互连部分表示导体，但是导体可以是虚拟的接触栓塞，而并不限于互连。导体可以由主要包含铜并添加铝或者金的金属组成，而并不限于铜。注意，这里所提及的铜包括“主要包含铜的金属”。
尽管在本实施例中由氧化硅层表示第一到第四绝缘层，但是绝缘层可以是SiOF、有机低k层或者无机低k层，或者它们的复合层，而不限于氧化硅层。
而且，尽管本实施例提供一种方法，该方法包括通过单大马士革工艺单独形成通孔栓(通孔栓52a到52c)和互连部分(互连部分72a到72c)，但是也可以采用双大马士革工艺以便同时一起形成通孔栓和互连部分。
显而易见本发明并不限于上述实施例，并且在不脱离本发明的保护范围和精神的情况下可以作出修改和变化。

Claims (8)

1.一种半导体器件，包括：
设置在半导体基片上的第一绝缘层；
埋入所述第一绝缘层中的导体；
设置在所述第一绝缘层和所述导体上的第二绝缘层；
设置在所述第二绝缘层上的下部电极；
设置在与至少一部分所述导体相对的所述下部电极上的区域中的电容器绝缘层；和
设置在所述电容器绝缘层上的上部电极；
其中，所述第二绝缘层和所述下部电极之间的分界面大体上是平整的；
在所述第二绝缘层的所述第一绝缘层和所述导体一侧的表面上，在与所述电容器绝缘层相对的位置处包括不平坦部分；以及
在平面图中所述下部电极、所述电容器绝缘层和所述上部电极重叠的区域与所述导体和所述第一绝缘层之间的边界重叠。
2.如权利要求1所述的半导体器件，
其中所述导体的表面相对于所述第一绝缘层表面凹陷。
3.如权利要求1所述的半导体器件，其中所述第二绝缘层经由扩散阻挡层设置在所述第一绝缘层和所述导体上。
4.如权利要求1所述的半导体器件，其中所述导体是电源互连部分。
5.如权利要求1所述的半导体器件，其中所述导体是主要包含铜的金属。
6.如权利要求1所述的半导体器件，其中，外围部分从中央部分凹陷，由此在中央部分和外围部分之间产生水平差，并且从分界面到外围部分的距离A、从分界面到中央部分的距离B以及从分界面到所述第一绝缘层的距离C定义了这样的关系：B＜C＜A。
7.一种制造半导体器件的方法，包括
在半导体基片上形成第一绝缘层；
形成导体以便将所述导体埋入所述第一绝缘层中；
在所述第一绝缘层和所述导体上形成第二绝缘层；
对所述第二绝缘层的表面进行平坦化；
在经平坦化后的所述第二绝缘层的表面上形成下部电极；
在与至少一部分所述导体相对的所述下部电极上的区域中形成电容器绝缘层；
在所述电容器绝缘层上形成上部电极；以及
使在平面图中所述下部电极、所述电容器绝缘层和所述上部电极重叠的区域与所述导体和所述第一绝缘层之间的边界重叠。
8.如权利要求7所述的方法，
其中，所述的形成导体的步骤包括：通过大马士革工艺形成主要包含铜的金属作为所述导体。
CN200610111007.6A 2005-08-12 2006-08-11 半导体器件及其制造方法 Active CN1913158B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005234676A JP4949656B2 (ja) 2005-08-12 2005-08-12 半導体装置およびその製造方法
JP2005-234676 2005-08-12
JP2005234676 2005-08-12

Publications (2)

Publication Number Publication Date
CN1913158A CN1913158A (zh) 2007-02-14
CN1913158B true CN1913158B (zh) 2010-07-07

Family

ID=37722022

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200610111007.6A Active CN1913158B (zh) 2005-08-12 2006-08-11 半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US7633138B2 (zh)
JP (1) JP4949656B2 (zh)
CN (1) CN1913158B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5175059B2 (ja) * 2007-03-07 2013-04-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8039924B2 (en) * 2007-07-09 2011-10-18 Renesas Electronics Corporation Semiconductor device including capacitor element provided above wiring layer that includes wiring with an upper surface having protruding portion
JP2010278159A (ja) * 2009-05-27 2010-12-09 Renesas Electronics Corp 半導体装置、下層配線設計装置、下層配線設計方法およびコンピュータプログラム
JP4778117B2 (ja) 2009-05-28 2011-09-21 パナソニック株式会社 メモリセルアレイ、メモリセルアレイの製造方法、不揮発性記憶装置、および、クロスポイント型のメモリセルアレイを構成するメモリセル
KR20110064269A (ko) * 2009-12-07 2011-06-15 삼성전자주식회사 반도체 소자 및 그것의 제조 방법, 및 그것을 포함하는 반도체 모듈, 전자 회로 기판 및 전자 시스템
KR101095724B1 (ko) * 2010-02-05 2011-12-21 주식회사 하이닉스반도체 저장 캐패시터를 포함하는 반도체 장치 및 그의 형성 방법
US9666660B2 (en) * 2013-08-16 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures including metal insulator metal capacitor
US10497773B2 (en) 2014-03-31 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method to improve MIM device performance
US9257498B1 (en) 2014-08-04 2016-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Process to improve performance for metal-insulator-metal (MIM) capacitors
US9793339B2 (en) * 2015-01-08 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing copper contamination in metal-insulator-metal (MIM) capacitors
JP7284121B2 (ja) * 2020-03-23 2023-05-30 株式会社東芝 アイソレータ

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3660799B2 (ja) * 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6426249B1 (en) * 2000-03-16 2002-07-30 International Business Machines Corporation Buried metal dual damascene plate capacitor
TW582090B (en) * 2000-08-31 2004-04-01 Agere Syst Guardian Corp Structure with tapered landing and method of fabrication
AU2001296609A1 (en) 2000-10-03 2002-04-15 Broadcom Corporation High-density metal capacitor using dual-damascene copper interconnect
JP4349742B2 (ja) 2000-12-27 2009-10-21 富士通マイクロエレクトロニクス株式会社 回路設計装置、および回路設計方法
US6391713B1 (en) * 2001-05-14 2002-05-21 Silicon Integrated Systems Corp. Method for forming a dual damascene structure having capacitors
JP2002353324A (ja) 2001-05-24 2002-12-06 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4947849B2 (ja) * 2001-05-30 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2003258107A (ja) 2002-02-28 2003-09-12 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2003303880A (ja) * 2002-04-10 2003-10-24 Nec Corp 積層層間絶縁膜構造を利用した配線構造およびその製造方法
FR2839581B1 (fr) * 2002-05-07 2005-07-01 St Microelectronics Sa Circuit electronique comprenant un condensateur et au moins un composant semiconducteur, et procede de conception d'un tel circuit
US7433811B2 (en) * 2003-05-06 2008-10-07 The Regents Of The University Of California Direct patterning of silicon by photoelectrochemical etching
JP2005150237A (ja) * 2003-11-12 2005-06-09 Toshiba Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2007049089A (ja) 2007-02-22
JP4949656B2 (ja) 2012-06-13
US7633138B2 (en) 2009-12-15
US20070034924A1 (en) 2007-02-15
CN1913158A (zh) 2007-02-14

Similar Documents

Publication Publication Date Title
CN1913158B (zh) 半导体器件及其制造方法
CN100431098C (zh) 金属-绝缘体-金属电容器及互连结构
CN100466254C (zh) 半导体器件和mim电容器
US8481399B2 (en) Method of manufacturing semiconductor device including capacitor element provided above wiring layer that includes wiring with an upper surface having protruding portion
US10580581B2 (en) High-density metal-insulator-metal capacitors
US6498364B1 (en) Capacitor for integration with copper damascene processes
KR100796499B1 (ko) 커패시터를 갖는 반도체 소자 및 이의 제조방법
US20050145988A1 (en) Semiconductor device and method of fabricating the same
US7091542B1 (en) Method of forming a MIM capacitor for Cu BEOL application
US7002201B2 (en) Semiconductor device and manufacturing method thereof
CN101789390A (zh) 硅导通孔的制造方法与硅导通孔结构
US6638830B1 (en) Method for fabricating a high-density capacitor
CN1862818B (zh) 半导体器件及其制造方法
CN101271880B (zh) 半导体器件及其制造方法
KR100881488B1 (ko) Ｍｉｍ 캐패시터를 갖는 반도체 소자 및 그의 제조방법
WO2007004256A1 (ja) 半導体装置およびその製造方法
US20080188077A1 (en) Barrier film deposition over metal for reduction in metal dishing after CMP
JP2006114724A (ja) 半導体装置及びその製造方法
US20230025412A1 (en) Semiconductor structures and methods for manufacturing the same
CN113838833B (zh) 半导体器件及其制造方法
KR100695993B1 (ko) 적층형 엠아이엠 캐패시터 및 그 제조 방법
KR101097989B1 (ko) 엠아이엠 캐패시터 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: NEC Corp.

CP02 Change in the address of a patent holder
CP02 Change in the address of a patent holder

Address after: Tokyo, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: Renesas Electronics Corporation