WO2007004256A1 - 半導体装置およびその製造方法 - Google Patents

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metal
metal layer
forming
semiconductor device
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Takayuki Enda
Masayuki Moriya
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Spansion Llc
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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device having a barrier metal between a metal layer and an interlayer insulating film and a method for manufacturing the same.
  • Multi-layer wiring technology is used in various semiconductor devices!
  • various multilayer wiring technologies have been developed.
  • the damascene technique disclosed in Non-Patent Document 1 is an example.
  • copper is used as a plug metal in a contact hole formed in a wiring metal and an interlayer insulating film.
  • a noria metal is provided between the plug metal and the interlayer insulating film.
  • FIGS. 1 and 2 are cross-sectional views showing a method of manufacturing a multilayer wiring according to a conventional example.
  • a lower wiring layer 16 is formed on a semiconductor substrate (not shown).
  • the lower wiring layer 16 extends in the horizontal direction of FIG. 1 (a) and is mainly composed of copper.
  • An interlayer insulating film (not shown) is formed between the lower wiring layers 16.
  • a silicon nitride film 20 and an oxide silicon film 22 are formed as an interlayer insulating film 22 on the lower wiring layer 16.
  • a contact hole is formed in the interlayer insulating film 22.
  • a noria layer 24 is formed in the contact hole and on the interlayer insulating film 22. Copper is formed on the barrier layer 24 as a seed layer (not shown) by sputtering. Copper is formed on the seed layer by a mesh method.
  • the interlayer insulating film 22 is polished and flattened by the CMP method. Thereby, the plug metal 26 is formed in the contact hole.
  • a silicon nitride film 30 is formed as an etching stover on the interlayer insulating film 22.
  • an oxide silicon film is formed as an interlayer insulating film 32 on the silicon nitride film 30.
  • an opening is formed in the interlayer insulating film 32, a barrier layer 34, a seed layer (not shown) mainly composed of copper, and a wiring layer 34 are formed. Polish up to the insulation film 32. Thus, one wiring layer is completed. The multilayer wiring is completed by repeating the above steps.
  • Non-Patent Document 1 Carter W. Kaanta and 11 others (Carter W. Kaanta), “DUAL DAMASCENE: A ULSI WIRING TECHNOLOGY”, VMIC Conference, IEEE, P144- P152
  • the conventional example has the following problems.
  • the same barrier layer force as that of the noria layer 24 between the plug metal 26 and the interlayer insulating film 22 is formed between the plug metal 26 and the lower wiring layer 16.
  • a noria layer 34 is formed between the wiring layer 36 and the plug metal 26.
  • the contact resistance between the wiring layer 36 and the plug metal 26 is large.
  • an object of the present invention is to provide a semiconductor device capable of reducing contact resistance between stacked metal layers and a method for manufacturing the same.
  • the present invention provides a first metal layer provided on a semiconductor substrate, an interlayer insulating film provided on the first metal layer, and an opening formed in the interlayer insulating film.
  • a second metal layer provided in contact with the base layer and connected to the first metal layer; and formed between the second metal layer and the interlayer insulating film;
  • a semiconductor device comprising: a first noria layer having different values.
  • the present invention can be a semiconductor device in which the underlayer is the first metal layer.
  • the contact resistance between the second metal layer and the first metal layer can be further reduced.
  • the present invention may be a semiconductor device in which the underlayer is the second barrier layer.
  • the second noria layer has a lower resistivity than the first noria layer.
  • the second metal layer can be a semiconductor device having a main composition different from that of the first metal layer. According to the present invention, even when the main composition of the second metal layer and the first metal layer are different, the second barrier layer can be formed independently of the composition and film thickness of the first barrier layer. . Therefore, the contact resistance between the second metal layer and the first metal layer can be reduced.
  • the present invention can be a semiconductor device in which the width of the first barrier layer decreases as it goes upward. According to the present invention, the coverage of the second metal layer in the opening can be improved.
  • the present invention can be a semiconductor device in which the second metal layer includes at least one of a wiring layer and a plug metal. According to the present invention, the present invention can be applied to a plug metal of a multilayer wiring or a noria layer of a wiring layer. The present invention can also be applied to a dual damascene structure that can reduce the wiring layer manufacturing process.
  • the present invention includes a step of forming a conductive film to be a first noria layer on a first metal layer formed on a semiconductor substrate, and etching the conductive film to form an opening.
  • a method for manufacturing a semiconductor device since the opening of the interlayer insulating film is not covered with the first barrier layer, the coverage of the first noria layer on the side of the opening can be improved. Further, since no barrier layer is provided between the second metal layer and the first metal layer, the contact resistance between the second metal layer and the first metal layer can be reduced.
  • the step of forming the second metal layer includes a step of forming a metal film to be a metal layer on the entire surface of the semiconductor substrate, and a step of polishing the metal film to the conductive film.
  • the semiconductor device can be manufactured by the following method. According to the present invention, when the metal film is polished, the conductive film is harder to be polished than the metal film, so there are few problems such as dishing. Therefore, the surface of the second metal layer and the conductive film can be made flat.
  • the second metal layer in the step of forming the second metal layer, is the first metal layer.
  • a method for manufacturing a semiconductor device which is a step of forming the second metal layer in contact with the metal layer, can be employed. According to the present invention, the contact resistance between the second metal layer and the first metal layer can be further reduced.
  • the present invention includes a step of forming a second barrier layer on the first metal layer, and the step of forming the conductive film includes the step of forming the conductive film on the second barrier layer. It can be set as the manufacturing method of the semiconductor device which is the process formed in this. According to the present invention, for example, the contact resistance between the second metal layer and the first metal layer can be reduced by making the second barrier layer a material having a lower resistivity than the first noria layer. it can.
  • the present invention may be a method for manufacturing a semiconductor device in which the composition of the second barrier layer is different from that of the first barrier layer.
  • the contact resistance between the second metal layer and the first metal layer is reduced by using a material having a composition having a lower resistivity than that of the first barrier layer. Can be made.
  • the present invention can be a method for manufacturing a semiconductor device in which the second metal layer has a main composition different from that of the first metal layer. According to the present invention, even when the main composition of the second metal layer and the first metal layer are different, the second noria layer can be formed independently of the composition and film thickness of the first noria layer. it can. Therefore, the contact resistance between the second metal layer and the first metal layer can be reduced.
  • the present invention can be a method for manufacturing a semiconductor device, wherein the step of forming the opening includes a step of etching the conductive film in a tapered shape. According to the present invention, it is possible to improve the coverage and coverage of the second metal layer in the opening.
  • the present invention can be a method for manufacturing a semiconductor device, wherein the step of forming the first noria layer includes a step of etching the entire surface of the conductive film.
  • the conductive film can be etched without using a photoresist when forming the first barrier layer. Therefore, the manufacturing process can be reduced.
  • the present invention provides a method for manufacturing a semiconductor device, including a step of forming an interlayer insulating film on the first metal layer between the region where the second metal layer and the first noria layer are formed. It can be. According to the present invention, by forming the interlayer insulating film after forming the barrier layer, it is possible to improve the coverage of the noria layer on the side of the opening. [0024]
  • the step of forming the interlayer insulating film is a step of forming a film thickness of a layer to be the interlayer insulating film larger than the film thickness of the second metal layer and the first barrier layer.
  • the semiconductor device manufacturing method can be a process in which the layer to be the interlayer insulating film is polished to the second metal layer or the first barrier layer.
  • the second metal layer is harder to be polished than the interlayer insulating film, and therefore there are few problems such as dishing. Therefore, the interlayer insulating film surface can be a flat surface.
  • the step of forming the opening includes at least one of a step of forming a region to be a wiring layer in the conductive film and a step of forming a contact hole in the conductive film
  • the step of forming the second metal layer is a semiconductor device manufacturing method including at least one of a step of forming a wiring layer in a region where the wiring layer is to be formed and a step of forming a plug metal in the contact hole. be able to.
  • the present invention can be applied to a plug metal of a multilayer wiring or a noria layer of a wiring layer.
  • the present invention can also be applied to a dual damascene structure that can reduce the wiring layer manufacturing process.
  • FIG. 1 is a sectional view (No. 1) showing a method for manufacturing a multilayer wiring according to a conventional example.
  • FIG. 2 is a sectional view (No. 2) showing the method for manufacturing a multilayer wiring according to the conventional example.
  • FIG. 3 is a sectional view (No. 1) showing the method for manufacturing the multilayer wiring in accordance with the first embodiment.
  • FIG. 4 is a sectional view (No. 2) showing the method for manufacturing the multilayer wiring in accordance with the first embodiment.
  • FIG. 5 is a sectional view (No. 3) showing the method for manufacturing the multilayer wiring in accordance with the first embodiment.
  • FIG. 6 is a sectional view (No. 1) showing the method for manufacturing the multilayer wiring in accordance with the second embodiment.
  • FIG. 7 is a sectional view (No. 2) showing the method for manufacturing the multilayer wiring in accordance with the second embodiment.
  • FIG. 8 is a sectional view (No. 1) showing the method for manufacturing the multilayer wiring in accordance with Example 3.
  • FIG. 9 is a sectional view (No. 2) showing the method for manufacturing the multilayer wiring in accordance with the third embodiment.
  • FIG. 10 is a sectional view (No. 1) showing the method for manufacturing the multilayer wiring according to Embodiment 4.
  • FIG. 11 is a sectional view (No. 2) showing the method for manufacturing the multilayer wiring in accordance with the fourth embodiment.
  • FIGS. 3 to 5 are cross-sectional views illustrating the method for manufacturing the multilayer wiring according to the first embodiment.
  • a lower wiring layer 16 is formed on a semiconductor substrate (not shown).
  • the lower wiring layer 16 extends in the horizontal direction of FIG. 3 (a), and is a lower wiring metal, mainly composed of copper! /.
  • a lower interlayer insulating film (not shown) is formed.
  • a silicon nitride film 20 and a conductive film 23 to be the noria layer 24 are formed using tantalum (Ta).
  • tantalum which functions well as the plug metal noria
  • the film thickness of the conductive film 23 is slightly thicker than the final target film thickness. 200nm force and 400nm power.
  • the conductive film 23 is etched using a photoresist (not shown) as a mask to reach the lower wiring layer 16, and a contact hole 40 having a diameter of about 100 to 200 nm is formed.
  • a photoresist not shown
  • the silicon nitride film 20 and etching selectivity are provided, and the etching of the conductive film 23 is stopped by the silicon nitride film 20. Thereafter, the silicon nitride film 20 is etched.
  • the contact hole 40 can be formed almost vertically and stopped by the silicon nitride film 20 by using, for example, a chlorine (C1) -based gas.
  • a metal film 25 to be a plug metal 26 is formed in the contact hole 40 and on the conductive film 23 over the entire surface of the semiconductor substrate using a plating method.
  • the metal film 25 is mainly composed of copper. Since the lower wiring layer 16 is made of copper, a seed layer for plating the metal film 25 is not necessary, but a seed layer may be formed.
  • the seed layer is a metal such as copper, for example, and is formed by sputtering before the metal film 25 is plated. As shown in FIG. 3D, the metal film 25 is polished up to the conductive film 23 by CMP. Thereby, the plug metal 26 is formed.
  • a photoresist 42 having a predetermined opening is formed on plug metal 26 and conductive film 23. Other than the area around plug metal 26 using photoresist 42 as a mask
  • the conductive film 23 is etched. Thereby, the noria layer 24 is formed. Etching of the conductive film 23 is performed in the same manner as in FIG. As a result, the etching can be performed almost vertically, and the etching can be stopped at the silicon nitride film 20.
  • the photoresist 42 is removed.
  • the barrier layer 24 preferably has a width L force S50 to 200 nm and a height H of 200 to 400 nm. The width L is preferably selected in a timely manner in consideration of noria characteristics and contact hole resistance.
  • the minimum width to be the interlayer insulating film 22 between the plug metals 26 can be set to 100 to 200 nm. 3 to 5, since the region having the wiring layer 34 is described, the width of the interlayer insulating film 22 is described wider than 200 nm.
  • the plug metal 26 and the barrier layer 24 are covered on the lower wiring layer 16 and the lower interlayer insulating film between the regions where the plug metal 26 and the barrier layer 24 are formed.
  • an oxide silicon film 21 to be the interlayer insulating film 22 is formed.
  • the silicon oxide film 21 is formed using the TEOS method so that the surface force on the region between the plug metal 26 and the region where the barrier layer 24 is formed is higher than the surface of the plug metal 26 or noria layer 24.
  • the silicon oxide film 21 is polished up to the plug metal 26 or the noria layer 24 using the CMP method. Thereby, the first interlayer insulating film 22 is formed.
  • a silicon nitride film 30 is formed.
  • a conductive film 33 is formed on the interlayer insulating film 22, the plug metal 26 and the barrier layer 24 using tantalum (Ta). In addition to tantalum, the same material as the conductive film 23 can be used.
  • the region in the conductive film 33 where the wiring layer 36 is to be formed is etched in the same manner as in FIG. Thereafter, the silicon nitride film 30 is etched.
  • the noria layer 24 in FIGS. 3 (c) to 4 (d) is the barrier layer 34
  • the plug metal 26 is the wiring layer 36
  • the interlayer insulating film 22 is the interlayer insulating film 32. The process is performed.
  • the wiring layer 36 has a height of about 250 nm and preferably ranges from 200 to 400.
  • the minimum wiring width and the minimum interval are, for example, about 250 ⁇ m, and are preferably selected in the range of 100 ⁇ to 1 / ⁇ ⁇ as appropriate.
  • Example 1 the lower wiring layer 16 (first metal layer) provided on the semiconductor substrate; On interlayer insulating film 22 provided on lower wiring layer 16 (first metal layer), and on lower wiring layer 16 (underlayer) in contact hole 40 (opening) formed in interlayer insulating film 22 And a lower wiring layer 16 (a plug metal 26 (second metal layer) connected to the first metal layer) and a plug metal 26 (second metal layer) and the lower wiring layer.
  • No barrier layer 24 (first metal layer) is formed between 16 (first metal layer) and a noa layer between the plug metal 26 (second metal layer) and the interlayer insulating film 22.
  • 24 the first noria layer is formed, so that no noria layer 24 is provided between the plug metal 26 and the lower wiring layer 16, and therefore, there is no gap between the plug metal 26 and the lower wiring layer 16. Contact resistance can be reduced.
  • a plug metal 26 (first metal layer) provided on the semiconductor substrate, an interlayer insulating film 32 provided on the plug metal 26, a wiring layer formed in the interlayer insulating film 32, and A wiring layer 36 (second metal layer) provided in contact with the plug metal 26 (underlying layer) and connected to the plug metal 26 (first metal layer) in the region (opening) to be formed; Yes.
  • the barrier layer 34 (first barrier layer) is not formed between the wiring layer 36 (second metal layer) and the plug metal 26 (first metal layer).
  • a barrier layer 34 (first NORA layer) is formed between the wiring layer 36 (second metal layer) and the interlayer insulating film 32.
  • Example 1 the conductive film 23 other than the region around the plug metal 26 (second metal layer) is etched to form the noria layer 24 (first noria layer).
  • the coverage on the side of the contact hole can be improved as compared with the conventional method in which the NOR layer 24 is sputtered into the contact hole. Therefore, even if the contact hole is miniaturized, it is possible to form the barrier layer 24 without reducing the covering property.
  • the barrier layer 24 is not provided between the plug metal 26 and the lower wiring layer 16, the contact resistance between the plug metal 26 and the lower wiring layer 16 can be reduced.
  • the plug metal 26 (second metal layer) can be formed in contact with the lower wiring layer 16 (first metal layer). That is, the lower layer in contact with the plug metal 26 (second metal layer) can be the lower wiring layer 16 (first metal layer). Thereby, the contact resistance between the plug metal 26 and the lower wiring layer 16 can be further reduced. Also, the plug metal 26 When the main composition is the same as that of the lower wiring layer 16, a seed layer for plating is not necessary. Therefore, the manufacturing process can be reduced.
  • a metal film 25 is formed over the entire surface of the semiconductor substrate, and as shown in FIG. 3D, the metal film 25 is polished up to the conductive film 23 using the CMP method.
  • the plug metal 26 (second metal layer) can be formed.
  • the conductive film 23 is harder to be polished than the metal film 25, so that there are few problems such as dishing. Therefore, the surfaces of the plug metal 26 and the conductive film 23 can be made flat.
  • the lower wiring layer 16 (first metal) between regions where the plug metal 26 (second metal layer) and the barrier layer 24 (first barrier layer) are formed.
  • An interlayer insulating film 22 can be formed on the layer) and the lower interlayer insulating film. By forming the interlayer insulating film 22 after forming the barrier layer 24, it is possible to improve the coverage of the contact hole side portion of the noria layer 24.
  • the thickness of the silicon oxide film 21 (the layer to be the interlayer insulating film) is set to the plug metal 26 (second metal layer) and the barrier layer 24 (first layer).
  • the silicon oxide film 21 is polished to the plug metal 24 (second metal layer) or the noria layer 24 (first noria layer). To do.
  • the interlayer insulating film 22 can be formed.
  • the plug metal 24 is less likely to be polished than the oxide silicon film 21, so that there are few problems such as dishing. Therefore, the surface of the interlayer insulating film 22 can be a flat surface.
  • the second embodiment is an example in which the noria layer 24 of the first embodiment is replaced with a barrier layer 24a whose width decreases in the upward direction.
  • 6 and 7 are cross-sectional views illustrating the method for manufacturing the multilayer wiring according to the second embodiment.
  • a lower wiring layer 16 As in FIG. 3 (a) of the first embodiment, a lower wiring layer 16, a silicon nitride film 20, and a conductive film 23 are formed on a semiconductor substrate (not shown).
  • the photoresist (not shown) as a mask, the conductive film 23 is etched into a taper shape to form a contact hole 40a reaching the lower wiring layer 16.
  • the contact hole 40a can be formed in a tapered shape by using, for example, a chlorine-based gas.
  • the upper and lower diameters of the contact hole 40a are, for example, 200 nm and 150 nm, respectively. afterwards Then, the silicon nitride film 20 is etched.
  • the metal film 25 is formed using a plating method.
  • the metal film 25 is mainly composed of copper.
  • the metal film 25 is polished up to the conductive film 23 by CMP as in FIG. 3D. Thereby, the plug metal 26 is formed.
  • the entire surface of the conductive film 23 is etched to form a barrier layer 24a.
  • the plug metal 24a Since the contact surface between the plug metal 26 and the conductive film 23 is tapered, the plug metal 24a remains.
  • a chlorine-based gas is used for etching the conductive film 23.
  • the conductive film 23 can be selectively etched with respect to the plug metal 26 and can be etched almost vertically.
  • the noria layer 24a preferably has a height force of S200 to 400 nm and a lower width of 5 to 50 nm.
  • an interlayer insulating film 22 is formed in the same manner as in FIG. 4 (c) and FIG. 4 (d) of the first embodiment.
  • a silicon nitride film 30 and a conductive film 33 are formed as in FIGS. 5 (a) and 5 (b).
  • the wiring layer 36, the noria layer 34, and the interlayer insulating film 32 are formed. This completes one layer of multilayer wiring. By repeating the same process, the multilayer wiring according to Example 2 is completed.
  • the conductive film 23 is etched into a tapered shape to form a contact hole 40a (opening).
  • the coverage of the metal film 25 and the coverage of the plug metal 26 in the contact hole 40a are improved.
  • the entire surface of the conductive film 23 is etched to form the barrier layer 40a (first noria layer).
  • the width of the noria layer 24a (first noria layer) can be reduced as it goes upward.
  • the photoresist 42 Example 1 FIG. 4 (a) for etching the conductive film 23 becomes unnecessary as compared with Example 1. Therefore, the manufacturing process can be reduced.
  • Example 3 is an example in which the lower wiring layer 14 has a composition different from that of the plug metal 26.
  • 8 and 9 are cross-sectional views illustrating the method for manufacturing the multilayer wiring according to the third embodiment.
  • an active element such as a transistor (illustrated) is formed on the silicon semiconductor substrate 10. Not) is formed.
  • An oxide silicon film is formed as an interlayer insulating film 12 on the semiconductor substrate 10.
  • a lower wiring layer 14 mainly composed of tundane is formed as a wiring for connecting the active element and the wiring layer.
  • Titanium nitride is formed as a second barrier layer 18 on the interlayer insulating film 12 and the lower wiring layer 14.
  • a conductive film 23 mainly composed of tantalum is formed on the second noria layer 18. The conductive film 23 can be made of the same material as in Example 1 other than tantalum.
  • a contact hole 40a reaching the second barrier layer 18 is formed in the conductive film 23.
  • the contact hole 40a can be formed in a tapered shape by using, for example, a chlorine-based gas.
  • the second barrier layer 18 can be selectively etched.
  • a seed layer 27 mainly composed of copper is formed in the contact hole 4Oa and on the conductive film 23 by sputtering.
  • a metal film is formed using a plating method as in FIG. 3 (c) of the first embodiment.
  • the metal film is polished up to the conductive film 23 using the CMP method. As a result, the plug metal 26 is formed.
  • the entire surface of conductive film 23 is etched to form barrier layer 24a. Etching of the conductive film 23 is the same as in Example 2. Thereafter, the second noria layer 18 is etched.
  • the interlayer insulating film 32, the barrier layer 34, and the wiring layer 36 are formed in the same manner as in FIGS. 4C to 5C of the first embodiment. Thus, one layer of multilayer wiring is completed. The formation of the upper wiring layer is performed in the same manner as in Example 1 or Example 2 to complete the multilayer wiring.
  • the second noria layer 18 is formed on the lower wiring layer 14 (first metal layer), and the conductive film 23 is formed on the second noria layer 18.
  • the second wiring layer 14 (first metal layer) and the plug metal 26 (second metal layer) are provided with a second noria layer 18 having a composition different from that of the first noir layer 27. ing. That is, the base layer in contact with the plug metal 26 (second metal layer) can be used as the second barrier layer 18.
  • the second noria layer 18 is made of a material having a lower resistivity than that of the first noria layer 27, so that the contact resistance between the lower wiring layer 14 and the plug metal 26 can be reduced.
  • the lower wiring layer 14 is mainly composed of tungsten, and the plug metal 26 is mainly composed of copper. It is said.
  • the plug metal 26 differs from the lower wiring layer 14 in the main composition.
  • the plug metal 26 and the lower wiring layer 14 are mainly composed of the same copper. Therefore, there is no need for a noria layer between the lower wiring layer 14 and the plug metal 26.
  • the diffusion of copper into the lower wiring layer 18 is small compared to the diffusion of copper into the interlayer insulating film 22. Therefore, the composition of the second noria layer 18 is different from that of the first noria layer 24. As a result, although the barrier property for preventing copper diffusion is low, the contact resistance between the lower wiring layer 18 and the plug metal 26 can be reduced. Furthermore, the thickness of the second noria layer 18 can be made thinner than that of the first noria layer 24a. This also has the same effect. As described above, the second barrier layer 18 can be formed independently of the composition and film thickness of the first noria layer 26a. As the second barrier layer 18, the same material as that of the first noria layer described in the first embodiment can be used.
  • Example 4 is an example of a dual damascene formed by burying a contact hole and a wiring layer in a barrier layer.
  • 10 and 11 are cross-sectional views illustrating the method for manufacturing the multilayer wiring according to the fourth embodiment.
  • a lower wiring layer 16, a silicon nitride film 20, and a conductive film 23 are formed on a semiconductor substrate (not shown).
  • the film thickness of the conductive film 23 is about 500 nm.
  • the region 44 to be the wiring layer of the conductive film 23 is etched to a depth of about 250 nm. Etching is performed in the same manner as in FIG.
  • a contact hole 46 is formed in the conductive film 23.
  • the contact hole 46 is formed by the same method as in FIG. Figure 10 (b) and (c) can be formed in reverse.
  • a metal film 25 having a main composition of copper is formed on the entire surface by a plating method.
  • the metal film 25 is polished up to the conductive film 23 using the CMP method.
  • the plug metal 26a and the wiring layer 36a are formed.
  • process diagram 11 (b) a photoresist is formed in a predetermined region, and the conductive film is etched. Etching is performed in the same way as in Fig. 4 (a). Thereby, the barrier layer 24b is formed.
  • an oxide silicon film is formed up to the barrier layer 24b as in FIG. 4 (c). As in FIG.
  • the silicon oxide film is polished to the barrier layer 24 using the CMP method.
  • the NOR layer 24b (first NOR layer) is added between the plug metal 26a and the interlayer insulating film 22 and between the wiring layer 36a and the interlayer insulating film 22, It is formed in the region below the layer 36a.
  • the wiring layer 36a extends in the depth direction, and a barrier layer 24b is formed in a region below the wiring layer 36a.
  • the plug metal 26 a is formed only in the region connected to the lower wiring layer 16.
  • the present invention can be applied to a dual damascene structure. Therefore, since the plug metal 26a and the wiring layer 36a in the contact hole are formed at the same time, the manufacturing process can be reduced.
  • the manufacturing method according to Examples 1 to 4 may be applied to only one wiring layer or a plurality of layers.
  • the wiring layer and the plug metal may be a force using a metal mainly containing copper or other metals.
  • a metal mainly containing copper or other metals may be used.
  • oxide silicon film is used as the interlayer insulating film, other insulating films may be used.

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Abstract

本発明は、半導体基板上に設けられた下層配線層（第１の金属層）（１６）と、下層配線層（１６）上に設けられた層間絶縁膜（２２）と、層間絶縁膜（２２）内に形成されたコンタクトホール(開口部)内に下層配線層（下地層）（１６）に接して設けられ、下層配線層（１６）と接続するプラグ金属（２６）と、プラグ金属（２６）と層間絶縁膜（２２）の間に形成され、下層配線層（下地層）と組成の異なる第１のバリア層（２４）と、を具備する半導体装およびその製造方法である。本発明によれば、プラグ金属（２６）と下層配線層（１６）の接触抵抗を低減することの可能な半導体装置およびその製造方法を提供することができる。

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は半導体装置およびその製造方法に関し、金属層と層間絶縁膜の間にバリ ァ金属を有する半導体装置およびその製造方法に関する。
背景技術
[0002] 多層配線技術は様々な半導体装置に用いられて!/、る。近年の半導体装置の微細 化の要請を受け、様々な多層配線技術が開発されている。例えば、非特許文献 1に 開示されているダマシン技術がその一例である。この技術では、配線金属および層 間絶縁膜に形成されたコンタクトホール内のプラグ金属として銅が用いられている。 そして、プラグ金属が層間絶縁膜に拡散することを防止するため、プラグ金属と層間 絶縁膜間にノリア金属を有して 、る。
[0003] 従来例について、銅を用いた多層配線技術を例に、図 1および図 2を用い説明する 。図 1および図 2は、従来例に係る多層配線の製造方法を示す断面図である。図 l (a )を参照に、半導体基板 (図示せず)上に下層配線層 16が形成されている。下層配線 層 16は図 1 (a)の横方向に延在しており、主に銅を組成としている。下層配線層 16 の間には層間絶縁膜 (図示せず)が形成されている。下層配線層 16上に窒化シリコン 膜 20、層間絶縁膜 22として酸ィ匕シリコン膜 22を形成する。
[0004] 図 1 (b)を参照に、層間絶縁膜 22にコンタクトホールを形成する。図 1 (c)を参照に 、コンタクトホール内および層間絶縁膜 22上にノリア層 24を形成する。バリア層 24 上にシード層 (図示せず)として銅をスパッタ法により形成する。シード層上に銅をメッ キ法により形成する。図 1 (d)を参照に、 CMP法により、層間絶縁膜 22まで研磨し平 坦化する。これにより、コンタクトホール内にプラグ金属 26が形成される。
[0005] 図 2 (a)を参照に、層間絶縁膜 22上にエッチングストツバとして窒化シリコン膜 30を 形成する。図 2 (b)を参照に、窒化シリコン膜 30上に層間絶縁膜 32として酸ィ匕シリコ ン膜を形成する。図 2 (c)を参照に、層間絶縁膜 32に開口部を形成し、バリア層 34、 銅を主な組成とするシード層 (図示せず)および配線層 34を形成し、 CMP法により層 間絶縁膜 32まで研磨する。以上により、配線層が 1層完成する。以上の工程を繰り 返すことにより多層配線が完成する。
[0006] 非特許文献 1 :カータ W カンタ 他 11名（Carter W. Kaanta)、「デュアルダマシン： ULSI配線技術」（DUAL DAMASCENE: A ULSI WIRING TECHNOLOGY)、 VMIC 会議 (VMIC Conference), IEEE, P144-P152
発明の開示
発明が解決しょうとする課題
[0007] しかしながら、従来例においては以下の課題を有している。プラグ金属 26と層間絶 縁膜 22の間のノリア層 24と同じバリア層力 プラグ金属 26と下層配線層 16の間に 形成されている。これにより、プラグ金属 26と下層配線層 16間の接触抵抗が大きい。 また、配線層 36とプラグ金属 26の間にノリア層 34が形成されている。これにより、配 線層 36とプラグ金属 26間の接触抵抗が大きい。
[0008] 本発明は、上記課題に鑑み、積層された金属層間の接触抵抗を低減することの可 能な半導体装置およびその製造方法を提供することを目的とする。
課題を解決するための手段
[0009] 本発明は、半導体基板上に設けられた第 1の金属層と、前記第 1の金属層上に設 けられた層間絶縁膜と、前記層間絶縁膜内に形成された開口部内に下地層に接し て設けられ、前記第 1の金属層と接続する第 2の金属層と、前記第 2の金属層と前記 層間絶縁膜の間に形成され、前記下地層とはその糸且成が異なる第 1のノリア層と、を 具備する半導体装置半導体装置である。本発明によれば、第 2の金属層と第 1の金 属層の間に第 1のバリア層を有さないため第 2の金属層と第 1の金属層の間の接触 抵抗を低減させることができる、また、層間絶縁膜の開口部に第 1のノリア層を被覆さ せることがないため、第 1のノリア層の被覆性を向上させることができる。
[0010] 本発明は、前記下地層は前記第 1の金属層である半導体装置とすることができる。
本発明によれば、第 2の金属層と第 1の金属層の間の接触抵抗をより低減させること ができる。
[0011] 本発明は、前記下地層は前記第 2のバリア層である半導体装置とすることができる 。本発明によれば、例えば第 2のノリア層は第 1のノリア層より抵抗率の低い組成の 材料とすることにより、第 2の金属層と第 1の金属層の接触抵抗を低減させることがで きる。
[0012] 本発明は、前記第 2の金属層は、前記第 1の金属層と主な組成の異なる半導体装 置とすることができる。本発明によれば、第 2の金属層と第 1の金属層の主な組成の 異なる場合も、第 2のバリア層は第 1のバリア層の組成や膜厚と独立に形成すること ができる。よって、第 2の金属層と第 1の金属層の接触抵抗を低減させることができる
[0013] 本発明は、前記第 1のバリア層は上方向に行くに従いその幅が薄くなる半導体装 置とすることができる。本発明によれば、開口部内への第 2の金属層の被覆性を良く することができる。
[0014] 本発明は、前記第 2の金属層は、配線層とプラグ金属の少なくとも一方を含む半導 体装置とすることができる。本発明によれば、多層配線のプラグ金属または配線層の ノリア層に本発明を適用することができる。また、配線層製造工程を削減可能なデュ アルダマシン構造においても本発明を適用することができる。
[0015] 本発明は、半導体基板上に形成された第 1の金属層上に、第 1のノリア層となるベ き導電膜を形成する工程と、前記導電膜をエッチングし開口部を形成する工程と、前 記開口部内に第 2の金属層を形成する工程と、前記第 2の金属層の周りの領域以外 の前記導電膜をエッチングし前記第 1のバリア層を形成する工程と、を有する半導体 装置の製造方法である。本発明によれば、層間絶縁膜の開口部に第 1のバリア層を 被覆させることがないため、第 1のノリア層の開口部側部への被覆性を高めることが できる。また、第 2の金属層と第 1の金属層の間にバリア層を有さないため第 2の金属 層と第 1の金属層の間の接触抵抗を低減させることができる。
[0016] 本発明は、前記第 2の金属層を形成する工程は、前記半導体基板全面に金属層と なるべき金属膜を形成する工程と、前記金属膜を前記導電膜まで研磨する工程を含 む半導体装置の製造方法とすることができる。本発明によれば、金属膜を研磨する 際、金属膜に比べ導電膜は研磨され難いため、デッシング等の問題が少ない。よつ て、第 2の金属層および導電膜表面を平坦な面とすることができる。
[0017] 本発明は、前記第 2の金属層を形成する工程は、前記第 2の金属層が前記第 1の 金属層に接し前記第 2の金属層を形成する工程である半導体装置の製造方法とす ることができる。本発明によれば、第 2の金属層と第 1の金属層の間の接触抵抗をより 低減させることができる。
[0018] 本発明は、前記第 1の金属層上に、第 2のバリア層を形成する工程を有し、前記導 電膜を形成する工程は、前記導電膜を前記第 2のバリア層上に形成する工程である 半導体装置の製造方法とすることができる。本発明によれば、例えば第 2のバリア層 は第 1のノリア層より抵抗率の低い組成の材料とすることにより、第 2の金属層と第 1 の金属層の接触抵抗を低減させることができる。
[0019] 本発明は、前記第 2のバリア層の組成は、前記第 1のバリア層と異なる半導体装置 の製造方法とすることができる。本発明によれば、例えば第 2のノ リア層は第 1のバリ ァ層より抵抗率の低い組成の材料とすることにより、第 2の金属層と第 1の金属層の接 触抵抗を低減させることができる。
[0020] 本発明は、前記第 2の金属層は、前記第 1の金属層と主な組成の異なる半導体装 置の製造方法とすることができる。本発明によれば、第 2の金属層と第 1の金属層の 主な組成の異なる場合も、第 2のノリア層は第 1のノリア層の組成や膜厚と独立に形 成することができる。よって、第 2の金属層と第 1の金属層の接触抵抗を低減させるこ とがでさる。
[0021] 本発明は、前記開口部を形成する工程は、前記導電膜をテーパ状にエッチングす る工程を含む半導体装置の製造方法とすることができる。本発明によれば、開口部 内への第 2の金属層の被覆性，被覆性を良くすることができる。
[0022] 本発明は、前記第 1のノリア層を形成する工程は、前記導電膜の表面全面をエツ チングする工程を含む半導体装置の製造方法とすることができる。本発明によれば、 第 1のバリア層を形成する際、フォトレジストを用いず導電膜をエッチングすることがで きる。よって、製造工程を削減することができる。
[0023] 本発明は、前記第 2の金属層および前記第 1のノリア層の形成された領域の間の 前記第 1の金属層上に層間絶縁膜を形成する工程を有する半導体装置の製造方法 とすることができる。本発明によれば、層間絶縁膜をバリア層を形成した後に形成す ることにより、ノリア層の開口部側部への被覆性を高めることができる。 [0024] 本発明は、前記層間絶縁膜を形成する工程は、前記層間絶縁膜となるべき層の膜 厚を前記第 2の金属層および前記第 1のバリア層の膜厚より厚く形成する工程と、前 記層間絶縁膜となるべき層を前記第 2の金属層または第 1のバリア層まで研磨するェ 程である半導体装置の製造方法とすることができる。本発明によれば、層間絶縁膜と なるべき層を研磨する際、層間絶縁膜に比べ第 2の金属層は研磨され難いため、デ ッシング等の問題が少ない。よって、層間絶縁膜表面を平坦な面とすることができる。
[0025] 本発明は、前記開口部を形成する工程は、前記導電膜に配線層となるべき領域を 形成する工程、および前記導電膜にコンタクトホールを形成する工程の少なくとも一 方を含み、前記第 2の金属層を形成する工程は、前記配線層を形成すべき領域に 配線層を形成する工程、および前記コンタクトホールにプラグ金属を形成する工程の 少なくとも一方を含む半導体装置の製造方法とすることができる。本発明によれば、 多層配線のプラグ金属または配線層のノリア層に本発明を適用することができる。ま た、配線層製造工程を削減可能なデュアルダマシン構造にぉ ヽても本発明を適用 することができる。
発明の効果
[0026] 本発明によれば、積層された金属層間の接触抵抗を低減することの可能な半導体 装置およびその製造方法を提供ができる。
図面の簡単な説明
[0027] [図 1]図 1は従来例に係る多層配線の製造方法を示す断面図（その 1)である。
[図 2]図 2は従来例に係る多層配線の製造方法を示す断面図（その 2)である。
[図 3]図 3は実施例 1に係る多層配線の製造方法を示す断面図（その 1)である。
[図 4]図 4は実施例 1に係る多層配線の製造方法を示す断面図（その 2)である。
[図 5]図 5は実施例 1に係る多層配線の製造方法を示す断面図（その 3)である。
[図 6]図 6は実施例 2に係る多層配線の製造方法を示す断面図（その 1)である。
[図 7]図 7は実施例 2に係る多層配線の製造方法を示す断面図（その 2)である。
[図 8]図 8は実施例 3に係る多層配線の製造方法を示す断面図（その 1)である。
[図 9]図 9は実施例 3に係る多層配線の製造方法を示す断面図（その 2)である。
[図 10]図 10は実施例 4に係る多層配線の製造方法を示す断面図（その 1)である。 [図 11]図 11は実施例 4に係る多層配線の製造方法を示す断面図（その 2)である。 発明を実施するための最良の形態
[0028] 以下、図面を用い本発明に係る実施例について説明する。
実施例 1
[0029] 図 3ないし図 5は実施例 1に係る多層配線の製造方法を示す断面図である。図 3 (a )を参照に、半導体基板 (図示せず)上に下層配線層 16を形成する。下層配線層 16 は図 3 (a)の横方向に延在して 、る下層の配線金属であり、主に銅を組成として!/、る 。下層配線層 16の間の領域は下層の層間絶縁膜 (図示せず)が形成されている。下 層配線層 16および下層の層間絶縁膜上に窒化シリコン膜 20、 ノ リア層 24となるべき 導電膜 23をタンタル (Ta)を用い形成する。ノ リア層 24はプラグ金属のノ リアとして 機能すれ良ぐタンタル (Ta)以外にも Ti、 TiN、 TaN、 W、 WN等を用いることが好ま しい。また、 Ta、 Nb、 W、 Mo、 V、 Cr、 Zr、 Ru、 Ag、 Au、 Ti、 Ni、 Pd及びその蜜ィ匕 物、酸化物、硼化物カゝら選ばれた膜を使用することもできる。導電膜 23の膜厚は最 終目標の膜厚よりやや厚くする。 200nm力ら 400nmとすること力 子まし!/、。
[0030] 図 3 (b)を参照に、フォトレジスト (図示せず)をマスクに導電膜 23をエッチングし、下 層配線層 16に達し、その直径が約 100〜200nmのコンタクトホール 40を形成する。 窒化シリコン膜 20とエッチングの選択性を持たせ、窒化シリコン膜 20で導電膜 23の エッチングを停止させる。その後、窒化シリコン膜 20をエッチングする。導電膜 23の エッチングは、例えば塩素（C1)系ガスを用いることにより、コンタクトホール 40を、ほ ぼ垂直に形成でき、かつ窒化シリコン膜 20で停止させることができる。図 3 (c)を参照 に、コンタクトホール 40内および導電膜 23上にプラグ金属 26となるべき金属膜 25を 半導体基板全面に渡りメツキ法を用い形成する。金属膜 25は主に銅を組成とする。 下層配線層 16は銅であるため、金属膜 25をメツキするためのシード層は必要ないが 、シード層を形成しても良い。シード層は、例えば銅等の金属であり、金属膜 25をメッ キする前に、スパッタ法により形成する。図 3 (d)を参照に、金属膜 25を導電膜 23ま で CMP法を用い研磨する。これによりプラグ金属 26が形成される。
[0031] 図 4 (a)を参照に、プラグ金属 26および導電膜 23上に所定の開口部を有するフォト レジスト 42を形成する。フォトレジスト 42をマスクに、プラグ金属 26の周りの領域以外 の導電膜 23をエッチングする。これにより、ノリア層 24が形成される。導電膜 23のェ ツチングは図 3 (b)と同様の方法で行う。これにより、ほぼ垂直にエッチングでき、窒化 シリコン膜 20でエッチングを停止させることができる。フォトレジスト 42を除去する。バ リア層 24は、幅 L力 S50〜200nm、高さ Hが 200〜400nmであることが好ましい。幅 L はノリア性およびコンタクトホールの抵抗等を考慮し適時選択されることが好ましい。 また、プラグ金属 26間の層間絶縁膜 22となるべき最小幅は 100〜200nmとすること 力 Sできる。図 3ないし図 5においては、配線層 34を有する領域を記載したため、層間 絶縁膜 22の幅は 200nmより広く記載されている。
[0032] 図 4 (c)を参照に、プラグ金属 26およびバリア層 24の形成された領域の間の下層 配線層 16および下の層間絶縁膜上に、プラグ金属 26およびバリア層 24を覆うように 、層間絶縁膜 22となるべき酸ィ匕シリコン膜 21を形成する。酸ィ匕シリコン膜 21は、ブラ グ金属 26およびバリア層 24の形成された領域の間の領域上の表面力 プラグ金属 2 6またはノリア層 24の表面より高くなるように、 TEOS法を用い形成する。図 4 (d)を 参照に、酸ィ匕シリコン膜 21をプラグ金属 26またはノリア層 24まで CMP法を用い研 磨する。これにより、第 1の層間絶縁膜 22が形成される。図 5 (a)を参照に、窒化シリ コン膜 30を形成する。
[0033] 図 5 (b)を参照に、層間絶縁膜 22、プラグ金属 26およびバリア層 24上に導電膜 33 をタンタル (Ta)を用い形成する。タンタル以外にも導電膜 23と同様の材料を用いる ことができる。導電膜 33内の配線層 36を形成すべき領域を図 3 (b)と同様にエツチン グする。その後窒化シリコン膜 30をエッチングする。図 5 (c)を参照に、図 3 (c)ないし 図 4 (d)のノリア層 24をバリア層 34、プラグ金属 26を配線層 36、層間絶縁膜 22を層 間絶縁膜 32とし、同様の工程を行う。これにより、銅を主な組成とする配線層 36、バ リア層 34および層間絶縁膜 32が形成される。配線層 36は、高さ約 250nmであり、 2 00〜400範囲であることが好まし 、。最小配線幅および最小間隔は例えば約 250η mであり、 100ηπι〜1 /ζ πιの範囲で適時選択されることが好ましい。以上により、多層 配線の 1層が完成する。これと同様の工程を繰り返すことにより実施例 1に係る多層 配線が完成する。
[0034] 実施例 1によれば、半導体基板上に設けられた下層配線層 16(第 1の金属層)と、 下層配線層 16(第 1の金属層)上に設けられた層間絶縁膜 22と、層間絶縁膜 22内に 形成されたコンタクトホール 40 (開口部）内の下層配線層 16 (下地層）上に接して設 けられ、下層配線層 16(第 1の金属層と接続するプラグ金属 26 (第 2の金属層）と、を 備えている。プラグ金属 26 (第 2の金属層）と下層配線層 16(第 1の金属層)の間にバ リア層 24(第 1のノ リア層)は形成されていない。プラグ金属 26 (第 2の金属層）と層間 絶縁膜 22の間にノ リア層 24(第 1のノ リア層)が形成されている。これにより、プラグ金 属 26と下層配線層 16の間にノ リア層 24を有さないためプラグ金属 26と下層配線層 16の間の接触抵抗を低減することができる。
[0035] また、半導体基板上に設けられたプラグ金属 26 (第 1の金属層）と、プラグ金属 26 上に設けられた層間絶縁膜 32と、層間絶縁膜 32内に形成された配線層となるべき 領域（開口部）内にプラグ金属 26(下地層)に接して設けられ、プラグ金属 26 (第 1の 金属層）と接続する配線層 36 (第 2の金属層）と、を備えている。配線層 36 (第 2の金 属層）とプラグ金属 26 (第 1の金属層）の間にバリア層 34(第 1のバリア層)は形成され ていない。そして、配線層 36 (第 2の金属層）と層間絶縁膜 32の間にバリア層 34(第 1 のノ リア層)が形成されている。これにより、配線層 36とプラグ金属 26の間にノ リア層 34を有さないため配線層 36とプラグ金属 26の間の接触抵抗を低減することができる
[0036] 実施例 1においては、プラグ金属 26 (第 2の金属層）の周りの領域以外の導電膜 23 をエッチングし、ノ リア層 24(第 1のノ リア層)が形成している。これにより、従来例のよ うに、ノ リア層 24をコンタクトホール内にスパッタする方法に比べ、コンタクトホール側 部への被覆性を高めることができる。よって、コンタクトホールを微細化しても、被覆性 を低下させることなぐバリア層 24を形成することができる。また、プラグ金属 26と下層 配線層 16の間にバリア層 24を有さな 、ためプラグ金属 26と下層配線層 16の間の接 触抵抗を低減することができる。
[0037] 実施例 1のように、プラグ金属 26 (第 2の金属層）を下層配線層 16 (第 1の金属層） に接して形成することもできる。すなわち、プラグ金属 26 (第 2の金属層）が接する下 地層を下層配線層 16(第 1の金属層)とすることができる。これにより、プラグ金属 26と 下層配線層 16の間の接触抵抗をより低減することができる。また、プラグ金属 26が、 下層配線層 16と主な組成が同じである場合は、メツキのためのシード層が不要となる 。よって、製造工程を削減することができる。
[0038] また、図 3 (c)のように、半導体基板全面に渡り金属膜 25を形成し、図 3 (d)のように 、金属膜 25を導電膜 23まで CMP法を用い研磨する。このようにプラグ金属 26 (第 2 の金属層）を形成することができる。金属膜 25を研磨する際、金属膜 25に比べ導電 膜 23は研磨され難いため、デッシング等の問題が少ない。よって、プラグ金属 26お よび導電膜 23表面を平坦な面とすることができる。
[0039] 図 4 (c)のように、プラグ金属 26 (第 2の金属層）およびバリア層 24(第 1のバリア層） の形成された領域の間の下層配線層 16 (第 1の金属層）および下層の層間絶縁膜 上に、層間絶縁膜 22を形成することができる。層間絶縁膜 22をバリア層 24を形成し た後に形成することにより、ノリア層 24のコンタクトホール側部への被覆性を高めるこ とがでさる。
[0040] 図 4 (c)のように、酸ィ匕シリコン膜 21 (前記層間絶縁膜となるべき層）の膜厚をプラグ 金属 26 (第 2の金属層）およびバリア層 24 (第 1のノリア層）の膜厚より厚く形成し、図 4 (d)のように、酸ィ匕シリコン膜 21をプラグ金属 24 (第 2の金属層）またはノリア層 24 ( 第 1のノリア層）まで研磨する。このように層間絶縁膜 22を形成することができる。こ れにより、酸ィ匕シリコン膜 21を研磨する際、酸ィ匕シリコン膜 21に比べプラグ金属 24は 研磨され難いため、デッシング等の問題が少ない。よって、層間絶縁膜 22表面を平 坦な面とすることができる。
実施例 2
[0041] 実施例 2は実施例 1のノリア層 24に変え、その幅が上方向に行くに従い薄くなるバ リア層 24aを有する例である。図 6および図 7は実施例 2に係る多層配線の製造方法 を示す断面図である。図 6 (a)を参照に、実施例 1の図 3 (a)と同様に、半導体基板（ 図示せず)上に下層配線層 16、窒化シリコン膜 20および導電膜 23を形成する。フォ トレジスト (図示せず)をマスクに、導電膜 23をテーパ状にエッチングし、下層配線層 1 6に達するコンタクトホール 40aを形成する。導電膜 23のエッチングは、例えば塩素 系ガスを用いることにより、コンタクトホール 40aを、テーパ状に形成できる。コンタクト ホール 40aの上部、下部の直径は例えばそれぞれ 200nm、 150nmとする。その後 、窒化シリコン膜 20をエッチングする。
[0042] 図 6 (b)を参照に、実施例 1の図 3 (c)と同様に、金属膜 25をメツキ法を用い形成す る。金属膜 25は主に銅を組成とする。図 6 (c)を参照に、図 3 (d)と同様に、金属膜 2 5を導電膜 23まで CMP法を用い研磨する。これによりプラグ金属 26が形成される。
[0043] 図 6 (d)を参照に、導電膜 23の表面全面をエッチングし、バリア層 24aを形成する。
プラグ金属 26と導電膜 23の接する面はテーパ状となっているため、プラグ金属 24a が残存する。導電膜 23のエッチングは、例えば塩素系ガスを用いる。これにより、導 電膜 23をプラグ金属 26に対し選択的にエッチングでき、また、ほぼ垂直にエツチン グすることができる。ノリア層 24aは、高さ力 S200〜400nm、下部の幅が 5〜50nmで あることが好ましい。
[0044] 図 7 (a)を参照に、実施例 1の図 4 (c)および図 4 (d)と同様に、層間絶縁膜 22を形 成する。図 7 (b)を参照に、図 5 (a)および図 5 (b)と同様に、窒化シリコン膜 30、導電 膜 33を形成する。図 7 (c)を参照に、図 5 (c)と同様に、配線層 36、ノリア層 34およ び層間絶縁膜 32を形成する。以上により、多層配線の 1層が完成する。これと同様の 工程を繰り返すことにより実施例 2に係る多層配線が完成する。
[0045] 実施例 2によれば、実施例 1と同様の効果を奏することに加え以下の効果が得られ る。図 6 (a)のように、導電膜 23をテーパ状にエッチングしコンタクトホール 40a (開口 部）を形成する。これにより、コンタクトホールを微細化しても、コンタクトホール 40a内 への金属膜 25の被覆性，プラグ金属 26の被覆性が良くなる。そして、図 6 (d)におい て、導電膜 23の表面全面をエッチングすることによりバリア層 40a (第 1のノリア層）を 形成する。これにより、ノリア層 24a (第 1のノリア層)が上方向に行くに従いその幅が 薄くすることができる。このように、実施例 1に比べ導電膜 23をエッチングするための フォトレジスト 42 (実施例 1 図 4 (a) )が不要になる。よって、製造工程を削減すること ができる。
実施例 3
[0046] 実施例 3は下層配線層 14としてプラグ金属 26と異なる組成を有する場合の例であ る。図 8および図 9は実施例 3に係る多層配線の製造方法を示す断面図である。図 8 (a)を参照に、シリコン半導体基板 10上に、例えばトランジスタ等の能動素子（図示 せず)が形成されている。半導体基板 10上に層間絶縁膜 12として酸ィ匕シリコン膜を 形成する。層間絶縁膜 12には、能動素子と配線層を接続する配線としてタンダステ ンを主な組成とする下層配線層 14を形成する。層間絶縁膜 12および下層配線層 14 上に第 2のバリア層 18として、窒化チタンを形成する。第 2のノリア層 18上にタンタル を主な組成とする導電膜 23を形成する。導電膜 23はタンタル以外にも、実施例 1と 同様な材料を用いることができる。
[0047] 図 8 (b)を参照に、実施例 2の図 6 (a)と同様に、導電膜 23に第 2のバリア層 18に達 するコンタクトホール 40aを形成する。導電膜 23のエッチングは、例えば塩素系ガス を用いることにより、コンタクトホール 40aを、テーパ状に形成できる。また、第 2のバリ ァ層 18と選択的にエッチングすることができる。図 8 (c)を参照に、コンタクトホール 4 Oa内および導電膜 23上に銅を主な組成とするシード層 27をスパッタ法により形成す る。図 9 (a)を参照に、実施例 1の図 3 (c)と同様に、金属膜をメツキ法を用い形成する 。図 3 (d)と同様に、金属膜を導電膜 23まで CMP法を用い研磨する。これによりブラ グ金属 26が形成される。
[0048] 図 9 (b)を参照に、実施例 2の図 6 (d)と同様に、導電膜 23の表面全面をエッチングし 、バリア層 24aを形成する。導電膜 23のエッチングは、実施例 2と同じである。その後 、第 2のノリア層 18をエッチングする。図 9 (c)を参照に、実施例 1の図 4 (c)ないし図 5 (c)と同様に、層間絶縁膜 32、バリア層 34および配線層 36を形成する。以上により 、多層配線の 1層が完成する。この上の配線層の形成は、実施例 1または実施例 2と 同様に行うことのより多層配線が完成する。
[0049] 実施例 3に係る配線は、下層配線層 14 (第 1の金属層）上に、第 2のノリア層 18を 形成し、導電膜 23を第 2のノリア層 18上に形成することにより、下層配線層 14 (第 1 の金属層）とプラグ金属 26 (第 2の金属層）の間に、第 1のノ リア層 27とは組成が異な る第 2のノリア層 18を有している。すなわち、プラグ金属 26 (第 2の金属層）が接する 下地層を第 2のバリア層 18とすることができる。これにより、例えば第 2のノリア層 18 は第 1のノリア層 27より抵抗率の低い組成の材料とすることにより、下層配線層 14と プラグ金属 26の接触抵抗を低減することができる。
[0050] また、下層配線層 14はタングステンを主に組成とし、プラグ金属 26は銅を主に組成 としている。このようにプラグ金属 26は下層配線層 14と主な組成が異なる。実施例 1 および実施例 2にお ヽては、プラグ金属 26と下層配線層 14は主な組成は同じ銅で ある。このため、下層配線層 14とプラグ金属 26の間にノリア層はなくてもよい。しかし 、実施例 3では、下層配線層 18へのプラグ金属を構成する金属 (例えば銅)の拡散を 防止するため第 2のノリア層 18を設けることが好ま 、。
[0051] この場合、銅の層間絶縁膜 22への拡散に対し、銅の下層配線層 18への拡散は小 さい。そこで、第 2のノリア層 18は第 1のノリア層 24に対し組成を変える。これにより、 銅の拡散を防止するバリア性は低いが、下層配線層 18とプラグ金属 26の接触抵抗 を小さくすることができる。さらに、第 2のノリア層 18の膜厚を第 1のノリア層 24aより 薄くすることもできる。この場合も同様の効果がある。このように、第 2のバリア層 18は 第 1のノリア層 26aの組成や膜厚と独立に形成することができる。なお、第 2のバリア 層 18としては、実施例 1で説明した第 1のノリア層と同様の材料を用いることができる 実施例 4
[0052] 実施例 4は、コンタクトホールと配線層をバリア層に埋め込んで形成したデュアルダ マシンの例である。図 10および図 11は実施例 4に係る多層配線の製造方法を示す 断面図である。図 10 (a)を参照に、実施例 1の図 3 (a)と同様に、半導体基板 (図示せ ず)上に下層配線層 16、窒化シリコン膜 20および導電膜 23を形成する。導電膜 23 の膜厚は約 500nmとする。図 10 (b)を参照に、導電膜 23の配線層となるべき領域 4 4を深さ約 250nmにエッチングする。エッチングは、実施例 1の図 3 (b)と同様の方法 で行う。図 10 (c)を参照に、導電膜 23にコンタクトホール 46を形成する。コンタクトホ ール 46の形成は、図 6 (a)と同様な方法で行う。図 10 (b)と (c)の形成は逆に行って 良い。
[0053] 図 10 (d)を参照に銅を主な組成とする金属膜 25を全面にメツキ法を用い形成する 。図 11 (a)を参照に、金属膜 25を CMP法を用い、導電膜 23まで研磨する。これによ りプラグ金属 26aおよび配線層 36aが形成される。工程図 11 (b)を参照に、フオトレ ジストを所定領域に形成し、導電膜をエッチングする。エッチングは図 4 (a)と同様の 方法で行う。これにより、バリア層 24bが形成される。 [0054] 図 11 (c)を参照に、図 4 (c)と同様に酸ィ匕シリコン膜をバリア層 24b上まで形成する 。図 4 (d)と同様に、 CMP法を用いシリコン酸ィ匕膜をバリア層 24まで研磨する。以上 のような製造工程を行うことにより、ノ リア層 24b (第 1のノ リア層）は、プラグ金属 26a と層間絶縁膜 22の間および配線層 36aと層間絶縁膜 22の間に加え、配線層 36a下 の領域に形成されている。図 11 (c)の奥行き方向には配線層 36aは延在し、配線層 36aの下の領域にはバリア層 24bが形成されている。一方、プラグ金属 26aは下層配 線層 16と接続する領域にのみ形成されている。以上を繰り返すことにより、実施例 4 に係る多層配線が完成する。
[0055] 実施例 4に係る多層配線によれば、デュアルダマシン構造においても本発明を適 用することができる。よって、コンタクトホール内のプラグ金属 26aと配線層 36aを同時 に形成するため、製造工程を削減することができる。また、実施例 1ないし 4に係る製 造方法は、配線 1層のみに適用しても良いし、複数の層に適用しても良い。
[0056] 以上、本発明の好ましい実施例について詳述した力 本発明は係る特定の実施例 に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内に おいて、種々の変形 '変更が可能である。例えば、実施例においては、配線層およ びプラグ金属として銅を主に含む金属を用いた力 その他の金属であっても良い。層 間絶縁膜として酸ィ匕シリコン膜を用いたが、その他の絶縁膜であっても良い。

Claims

請求の範囲
[1] 半導体基板上に設けられた第 1の金属層と、
前記第 1の金属層上に設けられた層間絶縁膜と、
前記層間絶縁膜内に形成された開口部内に下地層に接して設けられ、前記第 1の 金属層と接続する第 2の金属層と、
前記第 2の金属層と前記層間絶縁膜の間に形成され、前記下地層とはその組成が 異なる第 1のバリア層と、を具備する半導体装置。
[2] 前記下地層は前記第 1の金属層である請求項 1記載の半導体装置。
[3] 前記下地層は前記第 2のバリア層である請求項 1記載の半導体装置。
[4] 前記第 2の金属層は、前記第 1の金属層と主な組成の異なる請求項 3記載の半導体 装置。
[5] 前記第 1のバリア層は上方向に行くに従 、その幅が薄くなる請求項 1から 4の 、ずれ か一項記載の半導体装置。
[6] 前記第 2の金属層は、配線層とプラグ金属の少なくとも一方を含む請求項 1から 5の
V、ずれか一項記載の半導体装置の製造方法。
[7] 半導体基板上に形成された第 1の金属層上に、第 1のバリア層となるべき導電膜を形 成する工程と、
前記導電膜をエッチングし開口部を形成する工程と、
前記開口部内に第 2の金属層を形成する工程と、
前記第 2の金属層の周りの領域以外の前記導電膜をエッチングし前記第 1のバリア 層を形成する工程と、を有する半導体装置の製造方法。
[8] 前記第 2の金属層を形成する工程は、前記半導体基板全面に金属層となるべき金 属膜を形成する工程と、前記金属膜を前記導電膜まで研磨する工程を含む請求項 7 記載の半導体装置の製造方法。
[9] 前記第 2の金属層を形成する工程は、前記第 2の金属層が前記第 1の金属層に接し 前記第 2の金属層を形成する工程である請求項 7または 8記載の半導体装置の製造 方法。
[10] 前記第 1の金属層上に、第 2のバリア層を形成する工程を有し、前記導電膜を形成 する工程は、前記導電膜を前記第 2のバリア層上に形成する工程である請求項 7ま たは 8記載の半導体装置の製造方法。
[11] 前記第 2のバリア層の組成は、前記第 1のバリア層と異なる請求項 10記載の半導体 装置の製造方法。
[12] 前記第 2の金属層は、前記第 1の金属層と主な組成の異なる請求項 10または 11記 載の半導体装置の製造方法
[13] 前記開口部を形成する工程は、前記導電膜をテーパ状にエッチングする工程を含 む請求項 7から 12のいずれか一項記載の半導体装置の製造方法。
[14] 前記第 1のノリア層を形成する工程は、前記導電膜の表面全面をエッチングするェ 程を含む請求項 13記載の半導体装置の製造方法。
[15] 前記第 2の金属層および前記第 1のバリア層の形成された領域の間の前記第 1の金 属層上に層間絶縁膜を形成する工程を有する請求項 7から 14のいずれか一項記載 の半導体装置の製造方法。
[16] 前記層間絶縁膜を形成する工程は、前記層間絶縁膜となるべき層の膜厚を前記第 2 の金属層および前記第 1のバリア層の膜厚より厚く形成する工程と、前記層間絶縁膜 となるべき層を前記第 2の金属層または第 1のノリア層まで研磨する工程である請求 項 15記載の半導体装置の製造方法。
[17] 前記開口部を形成する工程は、前記導電膜に配線層となるべき領域を形成するェ 程、および前記導電膜にコンタクトホールを形成する工程の少なくとも一方を含み、 前記第 2の金属層を形成する工程は、前記配線層を形成すべき領域に配線層を 形成する工程、および前記コンタクトホールにプラグ金属を形成する工程の少なくと も一方を含む請求項 7から 16のいずれか一項記載の半導体装置の製造方法。
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