KR101130557B1 - 상호접속 구조물 및 상호접속 구조물의 제조 공정 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 92
- 239000000463 material Substances 0.000 claims abstract description 77
- 239000011229 interlayer Substances 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 100
- 229910052751 metal Inorganic materials 0.000 claims description 75
- 239000002184 metal Substances 0.000 claims description 74
- 230000004888 barrier function Effects 0.000 claims description 23
- 238000000151 deposition Methods 0.000 claims description 19
- 230000008021 deposition Effects 0.000 claims description 13
- 239000010949 copper Substances 0.000 claims description 12
- 239000007769 metal material Substances 0.000 claims description 11
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 10
- 239000004020 conductor Substances 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000005498 polishing Methods 0.000 claims description 5
- 238000004544 sputter deposition Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 239000010931 gold Substances 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 238000007747 plating Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 2
- 229910052737 gold Inorganic materials 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims 1
- 229910052709 silver Inorganic materials 0.000 claims 1
- 239000004332 silver Substances 0.000 claims 1
- 238000005530 etching Methods 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 5
- 231100000572 poisoning Toxicity 0.000 description 5
- 230000000607 poisoning effect Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000006731 degradation reaction Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000003993 interaction Effects 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 208000029523 Interstitial Lung disease Diseases 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
- H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
- H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/4763—Deposition of non-insulating, e.g. conductive -, resistive -, layers on insulating layers; After-treatment of these layers
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Abstract
층간 유전체(ILD, inter-layer dielectric) 물질에 상호접속 구조물을 형성하는 방법은, 상기 ILD 물질에 하나 이상의 비아 개구부들을 생성하는 단계; 상기 하나 이상의 비아 개구부들 중 적어도 하나의 비아 개구부를 커버하는 제1 라이너를 형성하는 단계; 상기 제1 라이너에 의해 커버되는 하나 이상의 비아 개구부들 중 적어도 하나의 비아 개구부의 상단 상에 하나 이상의 트렌치 개구부들을 생성하는 단계; 및 상기 트렌치 개구부들 및 제1 라이너의 적어도 일부를 커버하는 제2 라이너를 형성하는 단계를 포함한다. 이 방법에 의해 형성된 상호접속 구조물 또한 제공된다.
Description
본원은 2006년 7월 31일 미국 특허 상표청에 출원된 미국 특허 출원 제11/461137호, 발명의 명칭 "Interconnect Structure and Process of Making the Same"을 우선권 주장하며, 상기 특허의 내용은 인용 문헌으로서 그 전체가 본원에 포함된다.
본 발명은 반도체 장치 제조 분야에 관한 것이다. 더 자세하게는, 트렌치 및 비아를 구비한 상호접속 구조물 및 그 제조 공정에 관한 것이다.
반도체 장치 제조 분야에서, 예컨대 트랜지스터와 같은 능동형 반도체 장치는 잘 알려져 있는 전공정(FEOL, front end of line) 기술에 의해 통상 제조된다. 능동형 장치의 형성에 후속하여, 상호접속 또는 상호접속 구조물(본원 전체에서 용어들은 호환성 있게 사용될 수 있음)은 잘 알려져 있는 후공정(BEOL, back end of line) 기술을 이용하여 형성되거나 또는 생성될 수 있다. 상호접속은, 예컨대 전도성 물질 및/또는 금속 물질로 제조되는 트렌치 및/또는 비아를 포함할 수 있으며, 원하는 기능 또는 성능 또는 이들의 조합을 달성하기 위하여 한 세트의 능동형 장치들을 선택적으로 접속시키도록 사용될 수 있다. 또한, 상호접속 구조물의 2 이상 의 층들이 함께 형성되어, 본 명세서에서 상호접속 유닛으로서 언급되는 상호접속 블럭을 생성할 수 있다.
종래기술에서, 상호접속 구조물 또는 상호접속 구조물 층은 우선 ILD 물질 층에 하나 이상의 비아 개구부들을 생성함으로써 형성될 수 있다. ILD 층은 당업계에 잘 알려져 있는 것과 같은 종래의 CVD 또는 MOCVD 기술을 통하여 상호접속 층 또는 상호접속 구조물의 이전 레벨의 표면 상에 형성되거나 또는 증착될 수 있다. 그 다음, 비아 개구부들 중 적어도 하나 이상의 비아 개구부가 생성된 범위 또는 영역의 동일한 ILD 층에 하나 이상의 트렌치 개구부들이 생성될 수 있다. 따라서, 트렌치 개구부들은 비아 개구부들과 적어도 부분적으로 오버랩될 수 있다. 비아 개구부 및 트렌치 개구부 구조물을 형성한 다음, 특정 종류의 전도성 물질로 개구부를 충전하기 전에, 금속 라이너(liner)일 수 있는 라이너 층이 ILD 층의 개구부의 하단 상에 및/또는 측벽에 증착될 수 있다. 당업계에 잘 알려져 있는 바와 같이, 라이너를 증착하여, 예컨대 상호접속 구조물의 제조 동안에 후속 단계에서 비아 개구부 및 트렌치 개구부를 충전하는 전도성 물질의 ILD 물질로의 가능한 확산을 감소 및/또는 방지할 수 있다. ILD 층으로의 전도성 금속 물질의 이와 같은 확산은 다른 것들 중에서도 특히 성능 저하 및 장치 단락(shortage)을 야기할 수 있다.
종래 기술에서, 금속 라이너는 비아 개구부에 대해 상대적으로 양호한 커버리지를 제공하기에 충분한 두께로 증착될 수 있다. 그러나, 비아 영역의 금속 라이너와 동시에 증착되고 따라서 비아 영역에 증착된 금속 라이너의 두께로 조정된 두께를 갖는 트렌치 영역의 금속 라이너는, 불필요하게 필요 이상으로 두꺼울 수 있 는데, 이는 당업계에 알려진 바와 같이 트렌치가 보통 더 작은 라이너 커버리지를 요구하기 때문에 불필요한 것이다. 결과적으로, 상대적으로 낮은 전도성의 라이너 물질과 결합된, 트렌치 영역의 두꺼운 금속 라이너는 나중에 트렌치 영역에 형성되는 금속 라인의 전체적인 고저항을 야기할 수 있다.
가능한 고저항과 더불어, 상술한 바와 같이 상호접속 구조물을 형성하는 종래의 공정은 트렌치 또는 금속 라인들이 거칠어진 트렌치 하단을 갖게 할 수 있다. 아래에 상세히 기술되는 바와 같이, 트렌치 하단의 거칠기(roughness)는 비아 개구부 및 트렌치 개구부에 금속 라이너를 제공하기 전에 비아 가우징(gouging)을 수행하는 것에 의해 야기되는 것으로 알려져 있다. 이러한 거칠기는 저유전(ULK, ultra-low dielectric k-constant) 물질 층이 ILD 층으로서 사용될 때 특히 심해진다. 거칠어진 트렌치 하단은, 예컨대 증가된 저항 및 이웃한 능동형 장치들에 의한 가능한 단락과 같은 장치 성능 저하를 야기할 수 있고, 심한 경우에는 트렌치가 얕은 깊이로 형성되게 할 수 있다.
따라서, 종래 기술에는 상호접속 구조물의 형성 동안에 트렌치 영역 및 비아 영역에서 사용되는 라이너의 두께를 맞춤 조정하여, 더 나은 장치 성능을 달성할 필요성이 존재한다. 상호접속 구조물의 형성 동안에 상기 종래의 공정에 의해 야기되는 트렌치 하단에서의 거칠기를 경감시킬 필요성 또한 존재한다.
본 발명의 실시예들은 층간 유전체(ILD, inter-layer dielectric) 물질 층에 상호접속 구조물을 형성하는 방법을 제공한다. 이 방법의 일 실시예는 ILD 물질 층에 하나 이상의 비아 개구부들을 생성하는 단계; 하나 이상의 비아 개구부들 중 적어도 하나를 커버하는 제1 라이너를 형성하는 단계; 제1 라이너에 의해 커버되는 하나 이상의 비아 개구부들 중 적어도 하나의 비아 개구부의 상단 상에 하나 이상의 트렌치 개구부들을 생성하는 단계; 및 하나 이상의 트렌치 개구부들 중 적어도 하나 및 제1 라이너의 적어도 일부를 커버하는 제2 라이너를 형성하는 단계를 교시한다. 이 방법은 또한, 비아 개구부들 및 트렌치 개구부들을 전도성 물질로 충전하는 단계; 및 ILD 물질 층의 상단 표면과 공면 되도록 전도성 물질을 평탄화하여, 상호접속 구조물을 형성하는 단계를 교시하는데, 여기서 비아 개구부들은 제1 라이너 및 제2 라이너에 의해 커버되며, 트렌치 개구부들은 제2 라이너에 의해 커버된다.
일 실시예에 따라, 이 방법은 제1 라이너를 형성하기 전에 비아 개구부들을 가우징하여, 이전 레벨의 상호접속 구조물의 전도성 영역에 있는 비아 개구부들의 하단에 가우지(gouge)를 생성하는 단계를 교시하며, 여기서 가우징하는 단계는 제1 라이너의 증착에 적합한 가우지를 생성하기 위하여 비아 개구부들의 하단을 이온 스퍼터링하는 단계를 포함한다.
다른 실시예에 따라, 제1 라이너 및/또는 제2 라이너를 형성하는 단계는, 비아 개구부들 상에 금속 라이닝 물질 층을 증착시키는 단계를 포함한다. 금속 라이닝 물질은 Ta, TaN, Ti, TiN, W, WN, 및 Ru의 그룹으로부터 선택될 수 있다. 금속 라이닝 물질 층은 1개의 금속 단층에서부터 수십개의 단층에 이르는 두께, 바람직하게는 1개 내지 5개의 단층에 이르는 두께를 갖는다.
또 다른 실시예에 따라, 하나 이상의 비아 개구부들을 생성하는 단계는, 비아 개구부들을 생성하기 위하여, 비아 개구부들의 상면을 나타내는 포토 마스크 패턴을 형성하고, ILD 물질에 패턴을 복사하기 위하여 습식 에칭을 적용하는 단계를 포함한다. 유사하게, 하나 이상의 트렌치 개구부들을 생성하는 단계는, 트렌치 개구부들을 생성하기 위하여, 트렌치 개구부들의 상면을 나타내는 포토 마스크 패턴을 형성하고, 비아 개구부들을 오버랩핑하는 ILD 물질로 패턴을 부분적으로 복사하기 위하여 습식 에칭을 적용하는 단계를 포함한다.
본 발명의 실시예들은 또한, 하나 이상의 반도체 장치들을 접속시키기 위하여 반도체 칩에 상호접속 구조물을 제공한다. 상호접속 구조물은 하나 이상의 비아들; 하나 이상의 비아들 중 적어도 하나의 비아의 상단 상에 형성된 하나 이상의 트렌치들; 하나 이상의 비아들 중 적어도 하나의 비아의 경계부(perimeter)를 라이닝하는 제1 라이너; 및 하나 이상의 트렌치들 및 제1 라이너의 경계부를 라이닝하는 제2 라이너를 포함한다. 일 실시예에 따라, 제1 라이너 및/또는 제2 라이너는 Ta, TaN, Ti, TiN, W, WN, 및 Ru 물질 중 적어도 하나를 포함한다.
본 발명의 실시예들은 또한, 트렌치 및 비아에서의 라이너 두께를 맞춤 조정하여, 신뢰할 수 있는 비아의 구조적 안정성을 강화하는데 기여하고, 더욱 향상된 라이너 커버리지를 통한 기생 전기적 열화(degradation)를 감소시키는 반면, 트렌치의 전도 성능을 최적화하는 상호접속 구조물을 제공한다.
본 발명은 첨부한 도면과 함께, 본 발명의 후속하는 상세한 설명으로부터 더욱 완전히 이해되고 인식될 것이다.
도 1 내지 도 5는 상호접속 유닛 및/또는 상호접속 구조물을 형성하는 종래의 공정 및/또는 방법을 도시한 도면이며,
도 6 내지 도 11은 본 발명의 일 실시예에 따른 이중 라이너 상호접속 구조물 및/또는 상호접속 유닛, 및 이중 라이너 상호접속 구조물 및/또는 상호접속 유닛을 제조하는 공정을 도시한 도면이다.
간단하고 명료한 도시를 위하여 도면들에 도시된 소자들은 반드시 실측대로 도시되지는 않았다는 것이 이해될 것이다. 예를 들어, 소자들 중 일부의 치수는 명료함을 목적으로 다른 소자들에 비하여 과장되게 도시될 수 있다.
후속하는 상세한 설명에서, 본 발명의 실시예들의 완전한 이해를 제공하기 위하여 많은 상세한 세부 사항들이 기술된다. 그러나, 당업자들은 본 발명의 실시예들이 이러한 특정한 세부 사항들 없이도 실행될 수 있다는 것을 이해할 것이다. 다른 예에서, 본 발명의 실시예들을 모호하게 하지 않기 위하여, 잘 알려져 있는 방법 및 절차들은 상세히 기술되지 않았다.
종래의 BEOL 공정은, 다른 것들 중에서도 특히, 예컨대 유전체 장벽("캡") 증착, ILD 증착, 하드 마스크 또는 포토 마스크 증착, 리소그래피, 습식 에칭 또는 건식 에칭, 및 증착과 같은 잘 알려진 후속 동작 또는 단계들을 포함할 수 있다. 그러나, 본 발명의 본질의 표현을 모호하게 하지 않기 위하여, 당업계에 잘 알려져 있는 공정 단계들은 표시 및/또는 예증을 위하여 함께 결합될 수 있으며, 몇몇 예에서는 상세히 기술되지 않을 수 있다. 당업자는 후속하는 설명이 본 발명의 특유 의 특징들 및/또는 소자들에 보다 초점을 맞춘 것임을 이해할 것이다.
도 1 내지 도 5는 상호접속 유닛 및/또는 상호접속 구조물을 형성하는 종래의 공정 및/또는 방법을 개략적으로 도시한다. 예를 들어, 도 1은 상호접속 구조물(20)이 이전 레벨의 상호접속 구조물(10)의 상단 상에 형성될 수 있다는 것을 도시한다. 도 1에 도시된 바와 같이, 유전체 장벽층(21)이 상호접속 구조물(10)의 바로 위에 형성되거나 또는 증착될 수 있고, 이어서 레벨간 유전체(ILD) 물질 층(22)이 유전체 장벽층(21) 상에 형성될 수 있다. 그 다음, 예컨대 에칭 공정을 통하여, 하나 이상의 비아 개구부들(23)이 ILD 층(22)에 생성되거나 또는 형성될 수 있다. 비아 개구부(23)들은 유전체 장벽층(21) 내로 에칭되거나 또는 에칭되지 않을 수 있다. 비아 개구부(23)들은 유전체 장벽층(21) 내로 에칭되는 경우, 이전 레벨의 상호접속 구조물(10)의 트렌치 및/또는 비아(14)의 노출을 야기하기 위하여 유전체 장벽층(21)을 관통하여 에칭되지 않을 수 있다. 상호접속 층 또는 금속층(10)으로서도 언급될 수 있는 상호접속 구조물(10)은 이전 레벨의 ILD 층(12)에 임베딩된 하나 이상의 금속 트렌치 및/또는 비아(14)를 포함할 수 있다.
ILD 층(22)의 적당한 오버 에칭을 가능하게 하고, 변동에 기인하는 공정 허용오차(process tolerance)를 제공하기 위하여, 유전체 장벽층(21)이 이전 상호접속 층(10)의 상단 상에 형성되거나 또는 증착될 수 있다. 한 가지 종래 공정에 따라, 유전체 장벽층(21)은 레지스트 제거와 같은 파괴적인 장치 공정 환경 및 구조물의 신뢰도 문제를 야기하는 금속 구조물로의 화학 처리에 의한 가능한 표면 확산으로부터 금속 구조물, 예컨대 이전 상호접속 층(10)의 Cu 구조물을 보호한다. 따라서, 유전체 장벽층(21)은 관통하여 에칭되지 않을 수 있고, 에칭 공정은 적절하게 제어될 필요가 있다.
도 2는 비아 개구부(23)는 생성 후에, 예컨대 반사 방지 코팅(ARC, anti-reflection coating) 물질(32)과 같은 특정 종류의 평탄화 물질로 충전될 수 있다는 것을 도시한다. ARC 물질(32)은 비아 개구부(23)를 충전하고 ILD 층(22)의 상단 표면을 커버할 수 있다. 당업계에 잘 알려져 있는 바와 같이, 향상된 집적 구조에서 흔히 발생되는 것처럼, 이 단계에서 레지스트 포이즈닝(resist poisoning)이 발생할 수 있다. 레지스트 포이즈닝은 비아 개구부(23)와 같은 유전체 구조물과 ARC 물질(32)과 같은 레지스트 물질 사이의 불리한 상호작용에 기인하여 발생할 수 있다. 레지스트 포이즈닝은 레지스트 물질(32)의 피처들의 적합한 현상 방해할 수 있으며, 가능하다면 레지스트 포이즈닝은 피해야 한다.
ARC 물질(32)의 상단 표면은 도포 중에, 또는 후공정 기술을 이용하여 평탄화될 수 있다. 평탄화는 스핀-온 프로그램 최적화, 열 역류(thermal reflow), 또는 화학 기계 연마(CMP, chemical mechanical polishing)를 포함할 수 있지만 이에 한정되는 것은 아니다. ARC 물질(32)의 평탄화된 상단 표면 상에는, 예컨대 리소그래픽 기술 또는 당업계에 알려진 다른 종래 기술들과 같은 기술을 이용하여 포토 마스크(34)가 후속하여 형성될 수 있다. 포토 마스크(34) 형성 후에, 예컨대 반응 이온 에칭(RIE, reactive ion etching) 기술과 같은 기술을 이용함으로써, 원하는 트렌치 모양 및/또는 미리 결정된 트렌치 모양을 나타내는 포토 마스크(34)의 패턴이 도 3에 도시된 바와 같이 ILD 층(22)에 복사되거나 또는 전사될 수 있다. 트렌치 패턴의 에칭은 비아 개구부(23)의 두께보다 덜 깊은 미리 결정된 깊이에서 중지되어, 비아 개구부(23)의 상단 상에 하나 이상의 트렌치 개구부(25)를 형성할 수 있다. 트렌치 개구부(25)의 형성에 후속하여, 잘 알려져 있는 습식 에칭 또는 다른 기술을 이용하여 비아 개구부(23)에 잔류하는 ARC 물질(32)이 제거되거나 또는 벗겨져, 비아 개구부(23)의 하단의 유전체 장벽층(21)을 노출시킬 수 있다(도 1). 그 다음, 비아 개구부(23)의 하단에 있는 유전체 장벽층(21)이 종래의 에칭 공정들 중 하나에 의해 제거되어, 이전 레벨의 상호접속 구조물(10)의 트렌치 및/또는 비아의 금속 소자(14)를 노출시킬 수 있다.
종래 기술에서, 도 4에 도시된 바와 같이, 트렌치 개구부(25) 및 비아 개구부(23)의 노출된 표면 상으로 라이너(30)를 증착하기 전에, 이전 상호접속 층(10)의 트렌치 및/또는 비아의 금속 소자(14)에 대한 라이너(30)의 부착을 향상시키기 위해 이온 스퍼터링과 같은 비아 가우징을 수행하여 비아 개구부(23)의 하단에서의 응력을 경감시킬 수 있다. 그러나, 비아 가우징은 금속 소자에 대한 라이너(30)의 부착은 향상시킬 수 있는 반면, 트렌치(25)의 하단을 거칠게 하여 거칠기(roughness)(32)를 야기할 수 있다. 거칠기(32)는 다공성(porous) 초저유전(ULK) 물질이 ILD 층(22)으로서 사용될 때 특히 심해진다. 당업계에 잘 알려져 있는 바와 같이, 상호접속 구조물의 기생 전기용량을 감소시키고, 장치의 동작 속도에 의해 종종 측정되는 장치 성능을 향상시키기 위하여 다공성 ULK ILD가 종종 사용된다.
도 5는 라이너(30)의 형성 후에 종래의 공정에 따라 비아 개구부 및 트렌치 개구부에 전도성 금속 물질(24)이 충전되는 것을 도시한다. 전도성 금속 물질(24)은, 예컨대 라이너(30)에 의해 다공성 ULK 물질의 ILD 층(22)으로부터 분리 또는 절연될 수 있다. 비아 개구부(23) 및 트렌치 개구부(25)에 전도성 금속 물질(24)의 증착 또는 충전에 후속하여, 예컨대 CMP 공정과 같은 평탄화 공정이 후속되어 상호접속 층 또는 상호접속 구조물(20)의 평평한 상단 표면(26)이 생성될 수 있다.
상기 종래의 공정에 따라, 라이너(30)는 비아 개구부(23)에 대해 양호한 커버리지를 제공하기에 충분한 두께를 갖도록 설계된다. 동일한 공정 동안에 증착되고, 따라서 비아 개구부(23)에서의 두께로 조정되는, 트렌치 개구부의 라이너(30)의 두께는 일반적으로 트렌치 개구부(25)에는 적합하지 않거나 또는 맞지 않을 수 있다. 예컨대, 트렌치 개구부(25)의 측벽의 라이너(30)는 요구된 것보다 두꺼울 수 있으며, 따라서 전도성 금속 물질(24) 및 라이너(30)를 포함하는 트렌치의 전체 저항의 증가를 야기할 수 있다. 라이너(30)는 금속 라이너일 수 있다.
도 5에 또한 도시된 바와 같이, 트렌치 하단(25)에서의 거칠기(32)는, 예컨대 증가된 저항 및 이웃하는 능동형 장치들에 의한 가능한 단락과 같은 장치 성능 저하를 야기할 수 있다. 심한 경우, 이는 형성될 수 있는 트렌치의 가능한 깊이의 제한을 야기할 수 있다.
본 발명의 일 실시예에 따라, 트렌치 및 비아 각각에 대해 상이한 두께의 이중 라이너를 갖는 상호접속 층 또는 구조물을 생성하기 위한 방법 또는 공정이 제공된다. 본 발명의 다른 실시예에 따라, 트렌치의 하단이 아닌 비아의 하단에 비아 가우징을 갖는 상호접속 구조물을 생성하기 위한 방법 또는 공정이 제공된다.
도 6 내지 도 11은 이중 라이너 상호접속 구조물 및/또는 상호접속 유닛, 및 본 발명의 일 실시예에 따라 이중 라이너 상호접속 구조물 및/또는 상호접속 유닛을 제조하는 공정을 도시한다. 도 6에서, 유전체 장벽층(41)이 이전 레벨의 상호접속 층(10)의 상단 상에 형성되거나 또는 증착될 수 있다. 유전체 장벽층(41)은, 예컨대 SiN, SiNCH, 또는 다른 적합한 Si 포함 물질 및/또는 N 포함 물질과 같은 물질들을 포함할 수 있다. 도 6은 또한, 유전체 장벽층(41)의 상단 상에 레벨간 유전체(ILD) 층(42)을 증착시킴으로써, 유전체 장벽층(41)을 통한 이전 레벨의 상호접속 층(10) 상단 상으로의 상호접속 구조물(40)의 형성을 도시한다. 예컨대, 에칭을 통하여 ILD 층(42)에 하나 이상의 비아 개구부(43)들이 후속하여 생성되거나 또는 형성될 수 있다. 비아 개구부(43)들은 유전체 장벽층(41) 내로 관통하여 에칭될 수 있다. 본 발명의 일 실시예에 따라, 도 7을 참조하여 아래에서 상세히 기술되는 바와 같이, 이전 레벨의 상호접속 층 또는 금속 층(10)의 금속 구조물(14)에 대한 신뢰성(reliability) 및/또는 손상을 야기하지 않고, 유전체 장벽층(41)이 (도 2에 도시된 종래의 공정과 대조적으로) 이 단계에서 제거될 수 있다. 이전 레벨의 금속 층(10)은 구리(Cu) 또는 다른 적합한 전도성 물질과 같은 금속 또는 금속 소자로 제조된 하나 이상의 트렌치 및/또는 비아(14)를 포함할 수 있다. 트렌치 및/또는 비아는 ILD 층(12)에 매립된다.
도 7은 트렌치 및/또는 비아의 생성 후에 라이닝 물질 층 또는 라이너(50)가 상호접속 구조물(40)의 하단 및 측벽, 그리고 상단 상에서 비아 개구부(43) 상으로 증착될 수 있다는 것을 도시한다. 라이너(50)는 금속 라이너일 수 있고, Ta, TaN, Ti, TiN, W, WN, 및 Ru와 같은 물질 중 적어도 하나를 포함할 수 있다. 라이너(50)의 두께는 1개의 금속 단층에서부터 수십개의 단층에 이르는 두께, 바람직하게는 1개 내지 5개의 단층에 이르는 두께일 수 있다. 그러나, 본 발명은 이러한 점에 있어서 제한되지 않으며, 예컨대 라이너(50) 물질과 같은 요인에 따라 다른 두께들이 사용될 수도 있다. 앞서 언급한 라이닝 물질의 다중 층들을 결합하여, 더 나은 성능을 위한 다층 복합 장벽 구조물을 형성할 수 있다. 본 발명의 일 실시예에 따라, 이전 레벨의 금속 층 또는 상호접속 층(10)의 금속(예컨대, Cu) 구조물(14)을 보호하고, ILD 층(42)의 유전체 비아 개구부 구조물(43)을 커버함으로써, 금속 라이너(50)의 도포는 금속 구조물(14)에 대한 가능한 신뢰성 및/또는 손상을 야기하지 않고 이 단계에서 유전체 장벽층(41)의 제거를 가능하게 하며 후속 공정 단계에서의 레지스트 포이즈닝을 피할 수 있게 한다.
금속 라이너(50)이 증착 전에, 이전 레벨의 상호접속 층(10)의 금속 소자(14)에 대한 금속 라이너(50)의 부착을 향상시키기 위해 비아 가우징을 수행하여 비아 개구부(43)의 하단에서의 응력을 경감시킬 수 있다. 본 발명의 일 실시예에 따라, 트렌치 개구부(55)의 생성 이전에 비아 가우징이 수행되기 때문에(도 9), 도 4에 도시된 바와 같은 비아 가우징에 의해 야기된 트렌치 하단에서의 거칠기를 피할 수 있다. 본 발명의 다른 실시예에 따라, 비아 개구부(43)를 레지스트 물질(52)로 충전하기 전에 금속 라이너(50)가 증착되기 때문에(도 8), 금속 라이너(50)는 레지스트 물질(52)이 유전체 물질(41 및 42) 및 금속 소자(14)와 직접적으로 접촉하는 것을 방지하여, 도 2에 도시된 종래 공정에서와 같이, 레지스트 물질과의 유전체 물질(41 및 42) 및 금속 소자(14)의 잠재적인 부정적 상호작용 및/또는 불리 한 상호작용을 방지할 수 있다.
도 8은, 라이너(50)에 의해 커버된 후에 이어서, 평탄화에 적합한 물질(52)로 비아 개구부(43)가 충전될 수 있다는 것을 도시한다. 물질(52)은 OPL(organic planarizing layer), IPL(inorganic planarizing layer), ARC(anti-reflection coating), 또는 이들의 조합을 포함할 수 있지만 이들로 한정되는 것은 아니다. 그 다음, 물질(52)의 상단 표면이 평탄화될 수 있고, 물질(52)의 평탄화된 상단 표면상에, 당업계에 알려진 종래의 리소그래픽 기술을 이용하여 포토 마스크(54)가 현상될 수 있다.
형성될 트렌치의 원하는 패턴 및/또는 미리 결정된 패턴을 나타내는 포토 마스크(54)의 형성에 후속하여, 라인-레벨 에칭으로 알려진 공정을 통해, 예컨대 반응 이온 에칭(RIE) 방법과 같은 하나 이상의 종래의 방법들을 이용하여, 트렌치 패턴이 도 9에 도시된 바와 같이 ILD 층(42)에 복사될 수 있다. ARC, 금속 라이너, 및 ILD 물질을 개방하기 위하여, 비 선택적일 수 있는 협정된 에칭 공정과 같은 복수의 기술들의 조합이 이용될 수 있다. 또는, 우선 ARC를 개방하고, 리소그래픽 기술로 정의된 패턴 영역의 금속 라이너를 제거하기 위하여 금속 에칭 화학 작용이 후속하는 선택적인 공정이 이용될 수도 있다. 가능한 금속 잔류를 방지하기 위하여 에칭은 플루오르가 풍부할 수도 있다. 그 다음, 비아 개구부(43)의 두께보다 얕은 깊이의 미리 결정된 깊이 또는 원하는 깊이에서 중지될 수 있는 별도의 유전체 에칭 공정을 이용하여, 비아 개구부(43)의 상단 상에 하나 이상의 트렌치 개구부(55)들을 형성할 수 있다.
본 발명의 일 실시예에 따라, 선택적 에칭 공정 및 비 선택적 에칭 공정의 조합을 적용하여, 비아 영역의 ARC 물질(52)의 오목부(recess)의 넓이를 제어함으로써, 비아의 하단에서 금속 라이너(50)가 보존되는 것을 보증할 수 있다. 트렌치 개구부(55)는 적어도 하나의 비아 개구부(43)의 상단 상에 생성되거나 또는 형성될 수 있고, 아래의 비아 개구부(43)의 직경과 거의 동일할 수 있는 너비를 가지며, 적어도 한 측면에서 비아 개구부(43)와 수직으로 정렬될 수 있다. 그러나, 당업자는 본 발명이 이러한 점에서 제한되지 않으며, 트렌치 개구부(55)들은 비아 개구부(43)와 상이한 너비를 가질 수 있고, 또한 도 9에 도시된 바와 같이 비아 개구부(43)와 수직으로 정렬되지 않을 수 있다는 것을 이해할 것이다. 또한, 비아 개구부(43)는 원통형과 유사한 모양 이외의 모양을 가질 수 있다. 트렌치 개구부의 형성에 후속하여, ILD 층(42)의 상단 표면에 잔류하는 포토 마스크(54) 및 비아 개구부(43)에 잔류하는 ARC 물질(52)은, 예컨대 습식 에칭 기술과 같이 당업계에 잘 알려져 있는 기술들을 적용함으로써 제거될 수 있다.
그 다음, 도 10에 도시된 바와 같이, 제2 라이너 층(51)이 트렌치 개구부(55)의 노출된 측벽들 상에, 그리고 비아 개구부(43) 내의 제1 라이너 층(50)의 상단 상에 도포되거나 또는 증착될 수 있다. 라이너(51)는 금속 라이너일 수 있고, Ta, TaN, Ti, TiN, W, WN, 및 Ru와 같은 물질 중 적어도 하나를 포함할 수 있다. 라이너(51)의 이러한 증착은 주로 트렌치 개구부(55)를 커버하기 위하여 제공되고, 따라서 비아 개구부(43)를 커버하는 라이너(50)의 두께에 의해 제한되지 않기 때문에, 라이너(51)의 두께는 독립적으로 조정될 수 있다. 예를 들어, 라이너(51)의 두께는 상대적으로 낮은, 가능하다면 최소의 저항을 달성하도록 최적화될 수 있다. 통상적으로, 라이너(51)의 두께는 1개의 금속 단층에서부터 수십개의 단층에 이르는 두께, 바람직하게는 1개 내지 5개의 단층에 이르는 두께일 수 있지만, 본 발명은 이러한 점에서 제한되지 않으며, 라이너(51)의 물질을 포함하는 요인들에 따라 다른 두께들이 사용될 수 있지만, 이러한 요인들은 라이너(51)의 물질로 한정되지 않는다. 앞서 언급한 라이너 물질의 다중 층들을 결합하여, 최적의 성능을 위한 다층 복합 장벽 구조물을 형성할 수 있다.
제2 라이너 층(51)의 증착에 후속하여, 도 11에 도시된 바와 같이, 비아 개구부(43) 및 트렌치 개구부(55)는 능동형 장치들을 상호 접속시키기에 적합한 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 이들의 합금 및/또는 화합물과 같은 금속 물질들로 충전될 수 있다. 도금 또는 살포(seeding)을 통하여 개구부들(43 및 55)을 충전하여 상호접속 금속 라인(44)을 형성할 수 있다. 비아 개구부(43) 및 트렌치 개구부(55)를 충전하는 금속 물질의 상단 표면을 평탄화하여, 예컨대 CMP 공정을 통해 상호접속 구조물(40)의 상단 표면과 공면이 되도록 할 수 있다. 결과적인 평평한 표면(46)은 다음 레벨의 상호접속 층의 제조와 같은 후속 장치 공정에 적합할 수 있다.
본 발명에 의해여 제공되는 추가 이점은, 다중 금속 라이너 증착이 필드에 보다 두꺼운 라이너를 도포하도록 맞춤될 수 있다는 것이다. 보다 두꺼운 라이너는 상기 기술한 바와 같이 Cu CMP 동안에 더 넓은 공정 윈도우를 제공한다. 예를 들어, 2단계 Cu CMP 연마 동안에, 공정은 필드 라이너 또는 라이너(50) 상에서 중지 하도록 설계될 수 있다(도 10). 보다 두꺼운 필드 라이너(50)는 아래의 유전체 물질의 무결성을 손상시키지 않고 더욱 적극적인 Cu 연마를 가능하게 한다. 만약 그렇지 않다면, Cu 연마 단계와 라이너 사이의 선택의 부족은 비 평면성(non-planarity)의 원인에 기여할 수 있다. 본 발명에 의해 제공되는 보다 두꺼운 라이너는 향상된 평면성을 가져올 수 있다.
본 발명의 특정한 특징들이 본 명세서에서 기술되고 설명되었지만, 많은 조정, 대체, 변경, 및 등가물들이 이제 당업자들에게 떠오를 것이다. 따라서, 첨부된 청구 범위는 모든 이와 같은 조정 및 변경들을 포함하도록 의도되기 때문에 이러한 조정 및 변경은 본 발명의 정신에 속한다는 것을 당업자들은 이해할 것이다.
Claims (30)
- 층간 유전체(ILD, inter-layer dielectric) 물질 층에 상호접속 구조물을 형성하는 방법에 있어서,상기 ILD 물질 층(42)에 하나 이상의 비아 개구부(43)들을 생성하고;상기 하나 이상의 비아 개구부들 중 적어도 하나를 커버하는 제1 라이너(liner)(50)를 형성하고;상기 제1 라이너에 의해 하부 및 측벽들이 커버되는 상기 하나 이상의 비아 개구부들 중 적어도 하나의 비아 개구부의 상단 상에 하나 이상의 트렌치 개구부(55)들 - 상기 하나 이상의 트렌치 개구부들 중 적어도 하나의 트렌치 개구부는 상기 하나 이상의 비아 개구부들로부터 떨어져 있고 상기 비아 개구부들의 상단에 있지 않음 - 을 생성하고;상기 하나 이상의 트렌치 개구부들 및 상기 제1 라이너의 적어도 일부를 커버하는 제2 라이너(51)를 형성하며;상기 제1 라이너(50)를 형성하기 전에, 이전 레벨의 상호접속 구조물(10)의 전도성 영역(14)의 상기 비아 개구부들의 하단에 가우지(gouge)를 생성하기 위하여 상기 비아 개구부(43)들을 가우징(gouging)하는 것을 포함하는 상호접속 구조물 형성 방법.
- 제1항에 있어서,상기 비아 개구부(43)들 및 트렌치 개구부(55)들을 전도성 물질(44)로 충전하고;상기 상호접속 구조물을 형성하기 위해, 상기 ILD 물질 층(42)의 상단 표면과 공면(共面)(46)이 되도록 상기 전도성 물질을 평탄화는 것을 더 포함하고,상기 비아 개구부들은 상기 제1 라이너 및 상기 제2 라이너에 의해 커버되고, 상기 트렌치 개구부들은 상기 제2 라이너에 의해 커버되는 것인, 상호접속 구조물 형성 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제2항에 있어서, 상기 전도성 물질은 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 또는 이들의 화합물의 그룹으로부터 선택되는 것인, 상호접속 구조물 형성 방법.
- 삭제
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 상기 가우징하는 것은, 상기 제1 라이너(50)의 증착을 위한 상기 가우지를 생성하기 위하여 상기 비아 개구부(43)들의 상기 하단을 이온 스퍼터링(ion-sputtering)하는 것을 포함하는 것인, 상호접속 구조물 형성 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 상기 제1 라이너(50)를 형성하는 것은, 상기 비아 개구부(43)들 상에 금속 라이닝 물질 층을 증착하는 것을 포함하고, 상기 금속 라이닝 물질은 Ta, TaN, Ti, TiN, W, WN, 및 Ru의 그룹으로부터 선택되는 것인, 상호접속 구조물 형성 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제6항에 있어서, 상기 금속 라이닝 물질 층(50)은 1개 내지 5개의 금속 단일층에 이르는 두께를 갖는 것인, 상호접속 구조물 형성 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 상기 제2 라이너(51)를 형성하는 것은, 상기 비아 개구부(43)들 및 상기 트렌치 개구부(55)들 상에 금속 라이닝 물질 층을 증착하는 것을 포함하고, 상기 금속 라이닝 물질은 Ta, TaN, Ti, TiN, W, WN, 및 Ru의 그룹으로부터 선택되는 것인, 상호접속 구조물 형성 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서, 상기 금속 라이닝 물질 층(51)은 1개 내지 5개의 금속 단일층에 이르는 두께를 갖는 것인, 상호접속 구조물 형성 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 상기 하나 이상의 비아 개구부(43)들을 생성하는 것은, 비아 개구부들을 생성하기 위하여, 상기 비아 개구부들의 상면을 나타내는 포토 마스크 패턴을 형성하고, 상기 ILD 물질에 상기 패턴을 복사하기 위하여 습식 에칭을 적용하는 것을 포함하는 것인, 상호접속 구조물 형성 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서, 상기 하나 이상의 트렌치 개구부(55)들을 생성하는 것은, 상기 트렌치 개구부들을 생성하기 위하여, 상기 트렌치 개구부들의 상면을 나타내는 포토 마스크 패턴을 형성하고, 상기 비아 개구부들을 오버랩핑하는 상기 ILD 물질에 상기 패턴을 부분적으로 복사하기 위하여 습식 에칭을 적용하는 것을 포함하는 것인, 상호접속 구조물 형성 방법.
- 적어도 하나의 제1 상호접속 구조물 층(10) 및 제2 상호접속 구조물 층(40)을 포함하는 다층 상호접속 유닛을 형성하는 방법에 있어서,상기 제1 상호접속 구조물 층(10) 상에 층간 유전체(ILD) 물질 층(42)을 형성하고;상기 ILD 물질 층에 하나 이상의 비아 개구부(43)들을 생성하고;상기 하나 이상의 비아 개구부들 중 적어도 하나를 커버하는 제1 라이너(50)를 형성하고;상기 제1 라이너에 의해 하부 및 측벽들이 커버되는 상기 하나 이상의 비아 개구부들 중 적어도 하나의 비아 개구부의 상단 상에 하나 이상의 트렌치 개구부(55)들 - 상기 하나 이상의 트렌치 개구부들 중 적어도 하나의 트렌치 개구부는 상기 하나 이상의 비아 개구부들로부터 떨어져 있고 상기 비아 개구부들의 상단에 있지 않음 - 을 생성하고;상기 하나 이상의 트렌치 개구부(55)들 및 상기 제1 라이너(51)의 적어도 일부를 커버하는 제2 라이너(51)를 형성하며;상기 제1 라이너(50)를 형성하기 전에, 상기 제1 상호접속 구조물 층(10)의 금속 상호접속 소자(14)를 노출시키기 위하여 상기 비아 개구부(43)들을 가우징하는 것을 포함하는 다층 상호접속 유닛 형성 방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서, 상기 ILD 물질 층(42)을 형성하기 전에 유전체 장벽 층(41)을 형성하는 것을 더 포함하는 다층 상호접속 유닛 형성 방법.
- 제12항에 있어서,상기 ILD 물질 층(42)에 생성된 상기 비아 개구부(43)들 및 트렌치 개구부(55)들에 금속 물질(44)을 도금하고;상기 ILD 물질의 상단 표면과 공면(46)이 되도록 상기 금속 물질을 평탄화하여 상기 제2 상호접속 구조물 층(40)을 형성하는 것을 더 포함하고,상기 비아 개구부들은 상기 제1 라이너(50) 및 제2 라이너(51)에 의해 커버되고, 상기 트렌치 개구부(55)들은 상기 제2 라이너(51)에 의해 커버되는 것인, 다층 상호접속 유닛 형성 방법.
- 삭제
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서, 상기 가우징하는 것은, 상기 제1 라이너(50)의 증착을 위한 가우지를 준비하기 위하여 상기 비아 개구부(43)들의 하단을 이온 스퍼터링하는 것을 포함하는 것인, 다층 상호접속 유닛 형성 방법.
- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서, 상기 제1 라이너를 형성하는 것은, 상기 비아 개구부(43)들 상에 금속 라이닝 물질 층(50)을 증착하는 것을 포함하고, 상기 금속 라이닝 물질은 Ta, TaN, Ti, TiN, W, WN, 및 Ru의 그룹으로부터 선택되는 것인, 다층 상호접속 유닛 형성 방법.
- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.제17항에 있어서, 상기 금속 라이닝 물질 층(50)은 1개 내지 5개의 금속 단일층에 이르는 두께를 갖는 것인, 다층 상호접속 유닛 형성 방법.
- 상호접속 유닛을 형성하는 방법에 있어서,제1 상호접속 층(10)의 바로 위에 유전체 장벽층(41)을 형성하고;상기 유전체 장벽층 상에 층간 유전체(ILD) 물질 층(42)을 형성하고;상기 ILD 물질 층에 하나 이상의 비아 개구부(43)들을 생성하고;상기 하나 이상의 비아 개구부들 중 적어도 하나를 커버하는 제1 금속 라이너(50)를 형성하고;상기 제1 라이너에 의해 하부 및 측벽들이 커버되는 상기 하나 이상의 비아 개구부들 중 적어도 하나의 비아 개구부의 상단 상에 하나 이상의 트렌치 개구부(55)들 - 상기 하나 이상의 트렌치 개구부들 중 적어도 하나의 트렌치 개구부는 상기 하나 이상의 비아 개구부들로부터 떨어져 있고 상기 비아 개구부들의 상단에 있지 않음 - 을 생성하고;상기 하나 이상의 트렌치 개구부(55)들 및 상기 제1 금속 라이너(50)의 적어도 일부를 커버하는 제2 금속 라이너(51)를 형성하며;상기 제1 금속 라이너(50)를 형성하기 전에, 상기 상호접속 유닛의 상기 제1 상호접속 층(10)의 금속 상호접속 소자(14)를 노출시키기 위하여 상기 비아 개구부(43)들을 가우징하는 것을 포함하는 상호접속 유닛 형성 방법.
- 제19항에 있어서,상기 ILD 물질 층(42)에 생성된 상기 비아 개구부(43)들 및 트렌치 개구부(55)들에 금속 물질(44)을 도금하고;제2 상호접속 구조물 층(40)을 형성하기 위해, 상기 금속 물질로 도금된 상기 ILD 물질의 상단 표면을 평탄화하는 것을 더 포함하고,상기 비아 개구부(43)들은 상기 제1 금속 라이너(50) 및 상기 제2 금속 라이너(51)에 의해 커버되고, 상기 트렌치 개구부(55)들은 상기 제2 금속 라이너(51)에 의해 커버되는 것인 상호접속 유닛 형성 방법.
- 청구항 21은(는) 설정등록료 납부시 포기되었습니다.제20항에 있어서, 상기 ILD 물질(42)의 상단 표면을 평탄화하는 것은, 상기 상단 표면을 편평하게 만들기 위해 화학 기계 연마(CMP, chemical-mecanical-polish) 공정을 적용하는 것을 포함하는 것인, 상호접속 유닛 형성 방법.
- 삭제
- 청구항 23은(는) 설정등록료 납부시 포기되었습니다.제19항에 있어서, 상기 가우징하는 것은, 상기 제1 금속 라이너(50)의 증착을 위한 가우지를 준비하기 위하여 상기 비아 개구부(43)들의 하단을 이온 스퍼터링하는 것을 포함하는 것인, 상호접속 유닛 형성 방법.
- 청구항 24은(는) 설정등록료 납부시 포기되었습니다.제19항에 있어서, 상기 제1 금속 라이너를 형성하는 것은, 상기 비아 개구부들 상에 금속 라이닝 물질 층(50)을 증착하는 것을 포함하고, 상기 금속 라이닝 물질은 Ta, TaN, Ti, TiN, W, WN, 및 Ru의 그룹으로부터 선택되는 것인, 상호접속 유닛 형성 방법.
- 청구항 25은(는) 설정등록료 납부시 포기되었습니다.제24항에 있어서, 상기 금속 라이닝 물질 층(50)은 1개 내지 5개의 금속 단일층에 이르는 두께를 갖는 것인, 상호접속 유닛 형성 방법.
- 하나 이상의 반도체 장치들을 접속시키기 위한 반도체 칩의 상호접속 구조물에 있어서,층간 유전체(ILD) 물질(42)에 형성된 하나 이상의 비아 개구부(43)들;상기 하나 이상의 비아 개구부들 중 적어도 하나의 비아 개구부의 상단 상에 형성된 하나 이상의 트렌치(55)들 - 상기 하나 이상의 트렌치들 중 적어도 하나의 트렌치는 상기 하나 이상의 비아 개구부들로부터 떨어져 있고 상기 비아 개구부들의 상단에 있지 않음 -;상기 하나 이상의 비아 개구부들 중 적어도 하나의 비아 개구부의 하단 및 측벽들을 포함하는 경계부를 라이닝하는 제1 라이너(50); 및상기 하나 이상의 트렌치들 및 상기 제1 라이너의 경계부를 라이닝하는 제2 라이너(51)를 포함하고,상기 제1 라이너(50)를 형성하기 전에, 이전 레벨의 상호접속 구조물(10)의 전도성 영역(14)의 상기 비아 개구부들의 하단에 가우지(gouge)를 생성하기 위하여 상기 비아 개구부(43)들을 가우징(gouging)하는 것인, 상호접속 구조물.
- 제26항에 있어서,상기 ILD 물질(42)과 이전 레벨의 상호접속 구조물(10) 사이에 한 층의 유전체 장벽층(41)을 더 포함하는 상호접속 구조물.
- 제26항에 있어서, 상기 제1 라이너(51)는 Ta, TaN, Ti, TiN, W, WN, 및 Ru 물질 중 적어도 하나를 포함하는 것인, 상호접속 구조물.
- 제26항에 있어서, 상기 제2 라이너(51)는 Ta, TaN, Ti, TiN, W, WN, 및 Ru 물질 중 적어도 하나를 포함하는 것인, 상호접속 구조물.
- 청구항 30은(는) 설정등록료 납부시 포기되었습니다.제26항에 있어서, 상기 하나 이상의 비아 개구부(43)들은 이전 레벨의 상호접속 구조물(10)의 전도 영역(14)에 형성된 가우지들을 갖는 것인, 상호접속 구조물.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/461,137 US7488679B2 (en) | 2006-07-31 | 2006-07-31 | Interconnect structure and process of making the same |
US11/461,137 | 2006-07-31 | ||
PCT/US2007/069219 WO2008016740A2 (en) | 2006-07-31 | 2007-05-18 | Interconnect structure and process of making the same |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090045198A KR20090045198A (ko) | 2009-05-07 |
KR101130557B1 true KR101130557B1 (ko) | 2012-04-12 |
Family
ID=38986848
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020097001301A KR101130557B1 (ko) | 2006-07-31 | 2007-05-18 | 상호접속 구조물 및 상호접속 구조물의 제조 공정 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7488679B2 (ko) |
EP (1) | EP2047506B1 (ko) |
JP (1) | JP2009545889A (ko) |
KR (1) | KR101130557B1 (ko) |
CN (1) | CN101490827B (ko) |
TW (1) | TWI402937B (ko) |
WO (1) | WO2008016740A2 (ko) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7955971B2 (en) * | 2009-06-11 | 2011-06-07 | International Business Machines Corporation | Hybrid metallic wire and methods of fabricating same |
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US8609534B2 (en) | 2010-09-27 | 2013-12-17 | International Business Machines Corporation | Electrical fuse structure and method of fabricating same |
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2006
- 2006-07-31 US US11/461,137 patent/US7488679B2/en active Active
-
2007
- 2007-05-18 JP JP2009522906A patent/JP2009545889A/ja active Pending
- 2007-05-18 EP EP07783916.5A patent/EP2047506B1/en active Active
- 2007-05-18 KR KR1020097001301A patent/KR101130557B1/ko not_active IP Right Cessation
- 2007-05-18 WO PCT/US2007/069219 patent/WO2008016740A2/en active Application Filing
- 2007-05-18 CN CN2007800268526A patent/CN101490827B/zh active Active
- 2007-07-11 TW TW096125170A patent/TWI402937B/zh not_active IP Right Cessation
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Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
TWI402937B (zh) | 2013-07-21 |
EP2047506A2 (en) | 2009-04-15 |
CN101490827B (zh) | 2012-06-13 |
US20080026568A1 (en) | 2008-01-31 |
WO2008016740A2 (en) | 2008-02-07 |
US7488679B2 (en) | 2009-02-10 |
EP2047506B1 (en) | 2015-07-08 |
CN101490827A (zh) | 2009-07-22 |
EP2047506A4 (en) | 2012-04-25 |
KR20090045198A (ko) | 2009-05-07 |
JP2009545889A (ja) | 2009-12-24 |
TW200822283A (en) | 2008-05-16 |
WO2008016740A3 (en) | 2008-06-26 |
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Legal Events
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---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
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FPAY | Annual fee payment |
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FPAY | Annual fee payment |
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|
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|
FPAY | Annual fee payment |
Payment date: 20180219 Year of fee payment: 7 |
|
LAPS | Lapse due to unpaid annual fee |