CN101271880B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件，包括：衬底；在所述衬底上形成的绝缘膜；掩埋在所述绝缘膜中的铜互连，具有多个在其表面上形成的凸起物；在所述绝缘膜和铜互连上形成的第一绝缘夹层；在所述第一绝缘夹层上形成的第二绝缘夹层；以及在所述第二绝缘夹层上形成的导电层，其中所有凸起物中最高的至少一个凸起物的顶表面与所述第二绝缘夹层的下表面接触。

Description

半导体器件及其制造方法
本申请基于日本专利申请2007-057469，通过引用在此并入本文。
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
近年，已经有一种增长的使用金属-绝缘体-金属型(MIM-type)电容器元件的趋势，其具有比常规MOS型电容器元件小得多的寄生电阻和寄生电容。也已经开发了具有集成到逻辑器件中的这样MIM型电容器元件的单片结构。为了实现这种结构，应该协调两种器件的结构及制造工艺。逻辑器件通常采用多层结构。其中存在的关键技术问题在于如何以适合的方式使所述MIM型电容器元件的结构及工艺与所述多层结构相协调。从这个角度，已经开发了一种工艺，使用该工艺通过与用于逻辑器件的多层结构的技术相似的技术制造MIM型电容器元件中的电极。
如日本特开专利申请2003-258107中所描述，常规MIM型电容器元件经常形成在其中没有下互连形成的区域内，并且极少形成在其中具有高密度的精细互连的区域上。
然而，最近元件已经在集成化程度方面更进步，并且为了减少半导体器件的面积，情况要求在其内形成具有高密度精细互连的区域上也应该形成MIM型电容器元件。这种要求引起下列问题。
最近逻辑器件的多层互连通常采用具有低电阻率的铜互连。广泛采用大马士革工艺来形成铜互连。在所述大马士革工艺中，首先，在例如硅氧化膜的绝缘膜内形成沟槽，并且形成用于阻断铜扩散的阻挡金属层。然后典型地通过电镀(plating)将沟槽填充铜，接着通过化学机械抛光(CMP)抛光所述铜由此形成互连。在铜互连上，形成例如SiCN膜的扩散阻挡膜，其中由于作为形成扩散阻膜的预处理而进行的退火处理，所述互连在其表面产生凸起物(hillock)，并且由此可能在所述互连的表面上可以产生明显高度差异。高度差异也反映到其上形成的扩散阻挡层，并且进一步反映到其上进一步形成的绝缘夹层及电容器元件。由于在下互连上的凸起物的顶表面和所述电容器的下电极之间的接触，这种存留在电容器元件上的未移除的明显高度差异可以导致在下互连和电容器元件之间短路，或者，由于所述凸起物的顶表面和下电极的紧密设置而可以导致降低短路的裕度，尽管这可能不会造成实际短路。这会导致MIM型电容器元件的产率降低，及使用可靠性的降低。
不但对于在较上部区域使用所述MIM型电容器的情况，而且对于具有大马士革结构的通常多层互连的情况，都会发生这种不一致。换言之，由于在形成多层互连的工艺中下互连上的凸起物而引起的高度差异，也反映到上互连。结果，由于在下互连的凸起物和上互连之间的接触而导致所述上和下互连之间发生短路，并且会发生短路裕度的降低。
发明内容
根据本发明，提供了一种半导体器件，包括：
衬底；
在所述衬底上形成的绝缘膜；
铜互连，具有在其表面上形成的多个凸起物，所述铜互连掩埋在所述绝缘膜中；
在所述绝缘膜和铜互连上形成的第一绝缘夹层；
在所述第一绝缘夹层上形成的第二绝缘夹层；及
在所述第二绝缘夹层上形成的导电层，
其中所有凸起物中最高的至少一个凸起物的顶表面与第二绝缘夹层的下表面接触。
根据本发明，还提供了一种制造半导体器件的方法，包括：
通过将提供给在衬底上形成的绝缘膜的凹陷填充以含铜导电材料，以及通过化学机械抛光移除从所述凹陷暴露出来的所述导电材料的部分来形成铜互连；
对所述衬底的整个部分进行退火；
在所述绝缘膜和所述铜互连上形成第一绝缘夹层；
平坦化所述第一绝缘夹层的表面；
在所述第一绝缘夹层上形成第二绝缘夹层；以及
在所述第二绝缘夹层上形成导电层，
其中，在退火过程中，在所述铜互连的表面上形成多个凸起物，以及
在平坦化所述第一绝缘夹层的表面的过程中，平坦化第一绝缘夹层直到至少一个凸起物暴露于所述第一绝缘夹层的表面。
根据这些构造，所有凸起物的最高的至少一个凸起物的顶表面与第一绝缘夹层的顶表面可以大约对准在同一平面。由于这样的结构，即使在所述铜互连的表面上形成多个凸起物，在铜互连上形成的第一绝缘夹层可以在其顶表面上被平坦化，并且由此也将其上形成的第二绝缘夹层平坦化。因为将第二绝缘夹层设置在凸起物和导电层之间，所以可以防止铜互连和导电层彼此接触。由于这样的结构，可以避免在第二绝缘夹层上形成的导电层和下铜互连之间的短路，并且可以避免短路裕度的降低。
在第二绝缘夹层上的在此形成的导电层可以是电容器元件的下电极，并且所述半导体器件可以构成为包含电容器元件，所述电容器元件具有在所述下电极上顺序层叠的电容器膜和上电极。通过上述结构的配置，可以实现具有产率和可靠性能优异的电容器元件的半导体器件，以及制造该半导体器件的方法。因为将第二绝缘夹层设置在多个凸起物和电容器的下电极之间，所以可以防止铜互连和下电极彼此接触，并且由此可以将这些组件的电学性能保持在理想水平。
本发明因此可以实现半导体器件，其有效地防止在铜互连和其上形成的导电层之间的短路，并且防止短路裕度的降低，并且实现了制造该半导体器件的方法。
附图说明
结合附图，本发明的上述和其它的目的、优点和特点从下面某些优选实施例的描述将变得更清晰，其中：
图1是示出本发明实施例的示例半导体器件的截面图；
图2A到5B是顺序示出本发明实施例中半导体器件的制造过程的截面图。
具体实施方式
现在在此将参考示例性实施例描述本发明。本领域技术人员将认识到，利用本发明的教导能实现很多替换实施例，并且本发明并不局限于出于解释目的而示出的实施例。
下面将参考附图详细描述根据本发明的半导体器件及其制造方法的优选实施例。要注意，在解释图时，任何相同的组件将被给以相同的参考数字，并且其解释将不再重复。
图1是示出本实施例的半导体器件100的示例性结构的截面图。
半导体器件100包括：衬底102；其上形成的绝缘膜104；在所述绝缘膜104中形成的下铜互连106；在绝缘膜104上形成的扩散阻挡膜110；在扩散阻挡膜110上形成的第一绝缘夹层112；在第一绝缘夹层112上形成的第二绝缘夹层116；以及在第二绝缘夹层116上形成的电容器元件120。衬底102可以是例如硅衬底的半导体衬底。尽管未示出，但是衬底102具有形成在其上的例如晶体管的元件。绝缘膜104可以由多个层构成，并且典型地可以被构成为具有其内形成的多个接触栓。任何其它的绝缘膜可以放置在衬底102和绝缘膜104之间。
在本实施例中，下铜互连106由含铜材料作为主要组分而构成。下铜互连106可以被配置为除了铜之外还包含例如Al、Pd、Ag等其它金属。在绝缘膜104和下铜互连106之间的界面处，提供阻挡金属(未示出)阻断铜扩散。
在本实施例中，下铜互连106具有形成其表面上的第一凸起物108a、第二凸起物108b、和第三凸起物108c(所述凸起物的高度表示为108b＞108a＞108c)。在下列描述中通常将这些凸起物称为凸起物108。凸起物108是由铜(Cu)组成的凸出部分，并且由暴露到下铜互连106的表面的晶粒边界的碰撞而产生。
形成扩散阻挡膜110以覆盖凸起物108的各侧面。该扩散阻档膜(帽盖膜)110具有阻断铜扩散的功能。构成扩散阻挡膜110的材料可以是SiCN膜，氮化硅(SiNX)膜等。由这种材料构成的扩散阻挡膜110可以允许作为当在第一绝缘夹层112等内形成栓塞孔时使用的蚀刻停止膜。扩散阻挡膜110的厚度可以调整为，例如，50nm到150nm。
所有凸起物108的最高的至少一个凸起物顶表面，在本实施例中，第一凸起物108a和第二凸起物108b，与第二绝缘夹层116的下表面接触。与第二绝缘夹层116的下表面接触的所述第一凸起物108a和第二凸起物108b的顶表面被合金化，由此形成合金膜118(Si-Cu合金膜)。因为该合金膜118和扩散阻挡膜110围绕第一凸起物108a和第二凸起物108b，所以防止构成凸起物的铜扩散进入外围绝缘膜。其顶表面不与第二绝缘夹层116的下表面接触的第三凸起物108c在其全部侧面和顶表面覆盖有扩散阻挡膜110。由于此结构，防止了构成所述第三凸起物108c的铜扩散进入外围绝缘膜。
该第一绝缘夹层112可以是任何种类的，只要通过CMP等可以将其平坦化。第一绝缘夹层112可以由例如含硅膜，如氧化硅膜(SiO2)、SiOC膜、SiCN膜、L-OX膜等构成。第一绝缘夹层112的厚度可以是，例如，100nm到400nm。第一绝缘夹层112进一步包括在与第二绝缘夹层116接触的区域内形成的改良膜(modified film)114。改良膜114是典型地通过等离子体辐射改良构成第一绝缘夹层112的膜而获得的层。提供这种层可以改善第一绝缘夹层112和第二绝缘夹层116之间的粘着。
第二绝缘夹层116也可以由含硅膜例如氧化硅膜(SiO2)、SiOC膜、SiCN膜、L-OX膜等构成。第二绝缘夹层116可以由与第一绝缘夹层112相同种类的膜构成，或者可以由不同种类的膜构成。第二绝缘夹层116的厚度可以是，例如，100nm到400nm。
电容器元件120是MIM型电容器元件，并且由设置在第二绝缘夹层116上的下电极122、在下电极122上形成的电容器膜124、以及在电容器膜124上形成的上电极126构成。
构成下电极122的材料可以是例如氮化钛(TiN)，氮化钽(TaN)或氮化钨(WN)的金属。构成上电极126的材料可以是与下电极122相同的或者不同的。构成电容器膜124的材料可以是例如氮化硅、ZrO、TaO、ZrTaO等。电容器膜124可以由CVD或反应溅射而形成。下电极122、电容器膜124和上电极126的厚度典型地可以分别是，例如，150nm到300nm、10nm到20nm、100nm到200nm。
接着，将参考图2A到5B解释本实施例半导体器件100的制造过程。
首先，在具有其内形成有晶体管、电阻器等等的衬底102上，通过化学气相沉积(CVD)形成绝缘膜104。接着，通过大马士革工艺形成下铜互连106。首先，在绝缘膜104内通过光刻技术和干法蚀刻形成互连沟槽，之后在该互连沟槽中形成下铜互连106。
接着，在整个表面形成厚度为30nm到50nm左右的由氮化钽(TaN)等构成的阻挡金属(未示出)。其后，铜种晶层形成厚度为50nm到200nm，并且在其上通过电解电镀形成铜膜厚度为500nm到1000nm。接着，在例如氩、氮等惰性气体的气氛中，在等于或高于200℃到等于或低于500℃的温度范围内对所述衬底进行退火。通过退火，在铜膜中的晶粒生长，并且由此可以减少下铜互连106的电阻率。接着，通过CMP抛光铜膜，直到暴露出上绝缘膜104的顶表面。通过该工艺，形成下铜互连106(图2)。尽管在生长后退火的铜膜可能在其表面上产生凸起物，但是这种凸起物会在稍后进行的CMP工艺中移除。
此后，在绝缘膜104上形成扩散阻挡膜110，其中在形成扩散阻挡层110前，进行预处理，以移除下铜互连106的表面上的氧化物膜，以及提高对扩散阻挡膜110的粘着性。该预处理包括退火，以使得在下铜互连106(图2B)的表面上产生凸起物108，例如第一凸起物108a到第三凸起物108c。更具体的是，作为预处理，在NH3气体或SiH4气体气氛中，在350℃左右的退火条件下，用等离子体辐射铜互连106的表面。凸起物108可以生长成各种各样尺寸，其中它们有些长到2μm高左右。
接着，在全部表面上通过CVD形成扩散阻挡膜110。在该工艺中，在第一凸起物108a到第三凸起物108c的上表面和侧面(图3A)上形成扩散阻挡膜110。
接着，在扩散阻挡膜110上通过CVD形成第一绝缘夹层112。第一绝缘夹层112的厚度可以是例如200nm。如上所描述，如果产生2μm高左右的凸起物108，那么即使在扩散阻挡膜110上形成第一绝缘夹层112后，也不能吸收高度差，并且因而在第一绝缘夹层112的表面上存在高度差(图3B)。因此，如果凸起物108保持未被移除，则高度差会将不期望地反映到电容器元件120中。
为了解决高度差的问题，本实施例的第一绝缘夹层112的表面在它形成后通过CMP抛光以平坦化。通过该工艺，第一绝缘夹层112的厚度减少到，例如，100nm左右。在此阶段中，具有较高高度的第一凸起物108a和第二凸起物108b暴露到第一绝缘夹层112的表面(图4A)。通过用这样的方法平坦化第一绝缘夹层112的表面，将使后来在其上形成的任何层平坦化。
然而，如果应该直接在第一绝缘夹层112上形成电容器元件120，则暴露于第一绝缘夹层112的表面的凸起物108将与电容器元件120的下电极122接触。如果在此结构中将电压施加到下铜互连106或下电极122，两者将电连接。这会引起非期望的电连接或者电阻率提高的问题。为了解决这个问题，在本实施例中，在第一绝缘夹层112上进一步形成第二绝缘夹层116。由于这个结构，可以使凸起物108与下电极122隔离，并且由此可以避免非期望的电连接等。
在第一绝缘夹层112上形成第二绝缘夹层116之前，改良第一绝缘夹层112的表面，以改善第一绝缘夹层112和第二绝缘夹层116之间的粘着。更具体的，在He气、N2气或氨气的气氛中由等离子体辐射第一绝缘夹层112的全部表面(图4B)。通过这个处理，改良了第一绝缘夹层112的表面，并且形成了改良膜114(图5A)。改良膜114由SiO、SiON等构成。
此后，通过CVD在第一绝缘夹层112上形成第二绝缘夹层116。第二绝缘夹层116的厚度可以调整到，例如，100nm左右。对于由含硅膜构成第二绝缘夹层116的情况，用于形成该膜的气体源包含例如SiH4的含硅气体。结果，在形成第二绝缘夹层116的工艺中，暴露到第一绝缘夹层112的表面的第一凸起物108a和第二凸起物108b的表面的Cu与含硅气体反应，以便这些部分形成合金，并且由此形成合金层118(Cu-Si合金层)(图5B)。因为在平坦化的第一绝缘夹层112上形成了第二绝缘夹层116，所以也可以使第二绝缘夹层116的表面平坦化。
此后，下电极122、电容器膜124和上电极126按照这个顺序形成在第二绝缘夹层116上。通过这个工艺，可以形成如图1所示配置的半导体器件100。
接着，将解释本实施例的效果。在本实施例中，在下铜互连106上形成了扩散阻挡膜110和第一绝缘夹层112之后，将第一绝缘夹层112的表面平坦化。当然，可以在平坦平面上形成第二绝缘夹层116，并且由此也可以使第二绝缘夹层116的表面平坦化。因此，即使在下铜互连106的表面上形成了凸起物108，电容器元件120也可以形成平坦的。而且，在被平坦化后在第一绝缘夹层112上进一步形成了第二绝缘夹层116，使得可以防止凸起物108和电容器元件120的下电极122之间的短路。因此下铜互连106和下电极122的电学性能可以保持在期望的水平，并且因此能实现在产率和可靠性方面表现优异的具有电容器元件120的半导体器件100及其制造方法。另外，通过在凸起物的顶表面上形成的Cu-Si层(118)可以防止Cu从Cu凸起物扩散进入到绝缘夹层(116)。
已经参考实施例解释了本发明。本领域技术人员可以容易地理解，所述各实施例只是示例性的，并且允许对各单个要素与各单个处理工艺的组合进行各种各样的修改，并且这些修改也都在本发明的范围内。
上述实施例中，对于下电极122、电容器膜124、及上电极126的面积(尺寸)没有特别限制，其中可以将下电极122设定为大于电容器124和上电极126的面积。特别地如果在其上即没有形成电容器膜124或上电极126的部分内，通路栓塞与下电极122连接，则这个结构允许形成从半导体器件100的顶侧到下电极122的接触。
虽然已经参考其中半导体器件100包含电容器元件120的情况解释了上面各实施例，但本发明也可以适用于多层结构。更特别的是，本发明也适用于其中在下铜互连106上形成的上互连而不是图1所示的电容器元件120的情况。在此所述上互连可以是铜互连，或者可以是任何其它材料构成的互连。总之，所述多层结构包含形成在半导体衬底上形成的本地互连层、其上形成的半全局互连层、以及进一步在其上形成的全局互连，所述半导体衬底具有在其上形成的MOSFET(金属氧化物半导体场效应晶体管)。只要满足上互连放置在下铜互连106上的位置关系，图1示出的下铜互连106和互连(未示出)可以提供给在多层结构中的任意水平的层。
很明显，本发明不局限于上述实施例，其可以修改和变化而不脱离本发明保护范围和精神。

Claims (12)

1.一种半导体器件，包括
衬底；
在所述衬底上形成的绝缘膜；
铜互连，具有在其表面上形成的多个凸起物，所述铜互连被掩埋在所述绝缘膜中；
在所述绝缘膜、所述铜互连以及所述凸起物上形成的扩散阻挡膜；
在所述扩散阻挡膜上形成的第一绝缘夹层；以及
在平坦化的所述第一绝缘夹层上形成的表面平坦化的第二绝缘夹层；
在所述第二绝缘夹层上形成的导电层，并且
其中所有凸起物中最高的至少一个凸起物的顶表面与所述第二绝缘夹层的下表面接触；
其中所述扩散阻挡膜覆盖所述多个凸起物的侧面以及除了与所述第二绝缘夹层的下表面接触的所述至少一个凸起物之外的其他凸起物的顶表面。
2.根据权利要求1所述的半导体器件，
其中与所述第二绝缘夹层的下表面接触的所述至少一个凸起物包含在与所述第二绝缘夹层接触的区域中形成的Cu-Si层。
3.根据权利要求1所述的半导体器件，
其中所述第一绝缘夹层包含在与所述第二绝缘夹层接触的区域中形成的改良膜。
4.根据权利要求1所述的半导体器件，
进一步包括电容器元件，所述电容器元件具有在所述第二绝缘夹层上按如下顺序层叠的各元件：作为所述导电层的下电极、电容器膜以及上电极。
5.根据权利要求1所述的半导体器件，进一步包括：
电容器元件，具有在所述第二绝缘夹层上按如下顺序层叠的各元件：作为所述导电层的下电极、电容器膜以及上电极；
其中与所述第二绝缘夹层的下表面接触的所述至少一个凸起物包含在与所述第二绝缘夹层接触的区域中形成的Cu-Si层；以及
其中所述第一绝缘夹层包含在与所述第二绝缘夹层接触的区域内形成的改良膜。
6.一种制造半导体器件的方法，包括：
通过将含铜的导电材料填充到设置于形成在衬底上的绝缘膜的凹陷、对所述衬底进行退火、以及通过化学机械抛光移除从所述凹陷暴露出来的所述导电材料的部分来形成铜互连；
在所述化学机械抛光之后，对所述衬底进行退火处理，从而在所述铜互连的表面上形成多个凸起物；
在所述绝缘膜、所述铜互连、以及所述多个凸起物上形成扩散阻挡膜，所述扩散阻挡膜覆盖所述多个凸起物的侧面和顶表面；
在所述扩散阻挡膜上形成第一绝缘夹层；
平坦化所述第一绝缘夹层的表面；
在平坦化的所述第一绝缘夹层上形成表面平坦化的第二绝缘夹层；以及
在所述第二绝缘夹层上形成导电层，
其中，在平坦化所述第一绝缘夹层的表面的过程中，平坦化所述第一绝缘夹层直到至少一个凸起物暴露到所述第一绝缘夹层的表面，以使所述扩散阻挡膜覆盖所述多个凸起物的侧面以及除了与所述第二绝缘夹层的下表面接触的所述至少一个凸起物之外的其他凸起物的顶表面。
7.根据权利要求6所述的制造半导体器件的方法，进一步包括：
在将所述第一绝缘夹层的表面平坦化后，改良所述第一绝缘夹层的表面，并且在该工艺之后，形成所述第二绝缘夹层。
8.根据权利要求7所述的制造半导体器件的方法，
其中，在所述改良所述第一绝缘夹层的表面的过程中，通过在He气体、N2气体或氨气体气氛下以等离子体辐射其表面来改良所述第一绝缘夹层。
9.根据权利要求6所述的制造半导体器件的方法，
其中，在所述形成所述第二绝缘夹层的过程中，使用含硅气体形成所述第二绝缘夹层，以及在暴露于所述第一绝缘夹层的表面上的所述凸起物的表面上形成Si-Cu合金膜。
10.根据权利要求6所述的制造半导体器件的方法，
其中，在所述第二绝缘夹层上形成所述导电层的过程中，形成了电容器元件的下电极作为所述导电层，以及
在该工艺之后，在所述下电极上按顺序层叠电容器膜和上电极，由此形成了所述电容器元件。
11.根据权利要求6所述的制造半导体器件的方法，进一步包括：
在将所述第一绝缘夹层的表面平坦化后，改良所述第一绝缘夹层的表面，并且在该工艺之后，形成所述第二绝缘夹层，通过在He气、N2气或氨气气氛下以等离子体辐射其表面来改良所述第一绝缘夹层；
其中，在所述形成所述第二绝缘夹层的过程中，使用含硅气体形成所述第二绝缘夹层，以及在暴露于所述第一绝缘夹层的表面上的所述凸起物的表面上形成Si-Cu合金膜，以及
其中，在所述第二绝缘夹层上形成所述导电层的过程中，形成电容器元件的下电极作为所述导电层，以及
在该工艺之后，在所述下电极上按顺序层叠电容器膜和上电极，由此形成了所述电容器元件。
12.根据权利要求6所述的制造半导体器件的方法，其中，在所述形成铜互连的步骤中的对所述衬底进行退火的步骤中，产生了凸起物，并在所述移除所述导电材料的部分的步骤中，移除所述凸起物。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8039924B2 (en) * 2007-07-09 2011-10-18 Renesas Electronics Corporation Semiconductor device including capacitor element provided above wiring layer that includes wiring with an upper surface having protruding portion
US9893163B2 (en) * 2011-11-04 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3D capacitor and method of manufacturing same
US20130228837A1 (en) * 2012-03-01 2013-09-05 Elpida Memory, Inc. Semiconductor device
JP6138439B2 (ja) * 2012-09-05 2017-05-31 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP7306789B2 (ja) 2017-12-20 2023-07-11 古河電気工業株式会社 コイル及びトランス
CN114695224A (zh) 2020-12-29 2022-07-01 联华电子股份有限公司 芯片键合对准结构与键合芯片结构及其制作方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3620833A (en) * 1966-12-23 1971-11-16 Texas Instruments Inc Integrated circuit fabrication
US3789276A (en) * 1968-07-15 1974-01-29 Texas Instruments Inc Multilayer microelectronic circuitry techniques
JPS6427242A (en) * 1987-07-22 1989-01-30 Nec Corp Manufacture of semiconductor device
JPH01147844A (ja) 1987-12-04 1989-06-09 Canon Inc 半導体装置の製造方法
US4885262A (en) * 1989-03-08 1989-12-05 Intel Corporation Chemical modification of spin-on glass for improved performance in IC fabrication
US5312512A (en) * 1992-10-23 1994-05-17 Ncr Corporation Global planarization using SOG and CMP
JPH06302599A (ja) * 1993-04-13 1994-10-28 Toshiba Corp 半導体装置およびその製造方法
JPH07302893A (ja) * 1994-04-28 1995-11-14 Xerox Corp 薄膜構造のメタル層におけるヒロック阻止用双対絶縁キャッピング層
JPH08241892A (ja) * 1995-03-02 1996-09-17 Casio Comput Co Ltd 絶縁膜を有する薄膜素子の製造方法
US6501094B1 (en) * 1997-06-11 2002-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a bottom gate type thin film transistor
US5956611A (en) * 1997-09-03 1999-09-21 Micron Technologies, Inc. Field emission displays with reduced light leakage
US6500754B1 (en) * 2000-11-02 2002-12-31 Advanced Micro Devices, Inc. Anneal hillock suppression method in integrated circuit interconnects
JP2003258107A (ja) * 2002-02-28 2003-09-12 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6764951B1 (en) * 2002-02-28 2004-07-20 Advanced Micro Devices, Inc. Method for forming nitride capped Cu lines with reduced hillock formation
TW559999B (en) 2002-05-08 2003-11-01 Nec Corp Semiconductor device having silicon-including metal wiring layer and its manufacturing method
US6806184B2 (en) * 2002-11-08 2004-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method to eliminate copper hillocks and to reduce copper stress
JP2004165222A (ja) * 2002-11-08 2004-06-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2004296476A (ja) 2003-03-25 2004-10-21 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
US6846752B2 (en) * 2003-06-18 2005-01-25 Intel Corporation Methods and devices for the suppression of copper hillock formation
US7067437B2 (en) 2003-09-12 2006-06-27 International Business Machines Corporation Structures with improved interfacial strength of SiCOH dielectrics and method for preparing the same
JP2006210508A (ja) * 2005-01-26 2006-08-10 Sony Corp 半導体装置およびその製造方法
JP2006294770A (ja) * 2005-04-08 2006-10-26 Sony Corp 半導体装置の製造方法および半導体装置
JP4949656B2 (ja) 2005-08-12 2012-06-13 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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