JPH08241892A - 絶縁膜を有する薄膜素子の製造方法 - Google Patents
絶縁膜を有する薄膜素子の製造方法Info
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- JPH08241892A JPH08241892A JP6668995A JP6668995A JPH08241892A JP H08241892 A JPH08241892 A JP H08241892A JP 6668995 A JP6668995 A JP 6668995A JP 6668995 A JP6668995 A JP 6668995A JP H08241892 A JPH08241892 A JP H08241892A
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- insulating film
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- Formation Of Insulating Films (AREA)
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Abstract
(57)【要約】
【目的】 アルミニウム系の金属を用いても、ヒロック
の影響を受けずに半導体層および配線層を良好に形成す
る。 【構成】 アルミニウムまたはアルミニウム合金からな
るゲート電極３上にパッシベーション膜４を形成すると
きには、まず、プラズマＣＶＤによって第１絶縁膜５を
形成する。このときにゲート電極３にヒロックが発生し
ても、この第１絶縁膜５上に酸化シリコン膜をスピンコ
ーティングして第２絶縁膜６を形成することにより平滑
化することができる。この後、第２絶縁膜６上に上層の
第３絶縁膜７を形成してパッシベーション膜４を形成す
るので、パッシベーション膜４上に半導体層またはソー
ス・ドレイン配線などを形成しても、ヒロックの影響を
受けることがない。
の影響を受けずに半導体層および配線層を良好に形成す
る。 【構成】 アルミニウムまたはアルミニウム合金からな
るゲート電極３上にパッシベーション膜４を形成すると
きには、まず、プラズマＣＶＤによって第１絶縁膜５を
形成する。このときにゲート電極３にヒロックが発生し
ても、この第１絶縁膜５上に酸化シリコン膜をスピンコ
ーティングして第２絶縁膜６を形成することにより平滑
化することができる。この後、第２絶縁膜６上に上層の
第３絶縁膜７を形成してパッシベーション膜４を形成す
るので、パッシベーション膜４上に半導体層またはソー
ス・ドレイン配線などを形成しても、ヒロックの影響を
受けることがない。
Description
【０００１】
【産業上の利用分野】この発明は、絶縁膜を有する薄膜
素子の製造方法に関する。
素子の製造方法に関する。
【０００２】
【従来の技術】絶縁膜を有する薄膜素子には、例えば各
画素ごとに薄膜トランジスタを搭載したアクティブタイ
プの液晶表示装置がある。この液晶表示装置では、相対
向する一対のガラス基板のうち、一方のガラス基板に画
素電極がマトリックス状に形成されているとともに、各
画素電極にそれぞれ対応して薄膜トランジスタが形成さ
れ、各画素電極間にゲート配線とソース・ドレイン配線
とが交差して形成されている。ところで、このような液
晶表示装置において絶縁膜を形成する場合には、まず、
ガラス基板の上面にアルミニウムやアルミニウム合金な
どのアルミニウム系の金属でゲート電極およびゲート配
線を形成し、このゲート電極およびゲート配線を含むガ
ラス基板の上面に絶縁膜として酸化シリコンや窒化シリ
コンなどからなるパッシベーション膜をプラズマＣＶＤ
により形成している。
画素ごとに薄膜トランジスタを搭載したアクティブタイ
プの液晶表示装置がある。この液晶表示装置では、相対
向する一対のガラス基板のうち、一方のガラス基板に画
素電極がマトリックス状に形成されているとともに、各
画素電極にそれぞれ対応して薄膜トランジスタが形成さ
れ、各画素電極間にゲート配線とソース・ドレイン配線
とが交差して形成されている。ところで、このような液
晶表示装置において絶縁膜を形成する場合には、まず、
ガラス基板の上面にアルミニウムやアルミニウム合金な
どのアルミニウム系の金属でゲート電極およびゲート配
線を形成し、このゲート電極およびゲート配線を含むガ
ラス基板の上面に絶縁膜として酸化シリコンや窒化シリ
コンなどからなるパッシベーション膜をプラズマＣＶＤ
により形成している。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな薄膜素子である液晶表示装置の製造方法では、プラ
ズマＣＶＤによりパッシベーション膜を形成するとき
に、熱ストレスや膜応力によってゲート電極およびゲー
ト配線のアルミニウム系の金属にヒロックが発生し、こ
のヒロックの発生した部分のパッシベーション膜がその
上面に形成される半導体層のエッチングによりショート
などのダメージを受けたり、あるいはパッシベーション
膜の上面に形成されるソース・ドレイン配線とゲート配
線とがその交差部でヒロックによってショートしたり、
ソース・ドレイン配線が断線したりするなどの問題があ
る。なお、このような問題を防ぐために、アルミニウム
系の金属に代えて、クロム、タンタル、モリブデンのよ
うな金属を使用したり、あるいはアルミニウム系の金属
の上部にヒロックが発生しにくい金属を積層することが
考えられているが、このような金属は電気抵抗が高いた
め、ゲート配線の線幅が広くなり、このため液晶表示装
置の画素電極が狭くなり、高開口率のものを得ることが
できなくなるという問題がある。この発明の目的は、ア
ルミニウム系の金属を用いても、ヒロックの影響を受け
ずに半導体層および配線層を良好に形成することのでき
る絶縁膜を有する薄膜素子の製造方法を提供することで
ある。
うな薄膜素子である液晶表示装置の製造方法では、プラ
ズマＣＶＤによりパッシベーション膜を形成するとき
に、熱ストレスや膜応力によってゲート電極およびゲー
ト配線のアルミニウム系の金属にヒロックが発生し、こ
のヒロックの発生した部分のパッシベーション膜がその
上面に形成される半導体層のエッチングによりショート
などのダメージを受けたり、あるいはパッシベーション
膜の上面に形成されるソース・ドレイン配線とゲート配
線とがその交差部でヒロックによってショートしたり、
ソース・ドレイン配線が断線したりするなどの問題があ
る。なお、このような問題を防ぐために、アルミニウム
系の金属に代えて、クロム、タンタル、モリブデンのよ
うな金属を使用したり、あるいはアルミニウム系の金属
の上部にヒロックが発生しにくい金属を積層することが
考えられているが、このような金属は電気抵抗が高いた
め、ゲート配線の線幅が広くなり、このため液晶表示装
置の画素電極が狭くなり、高開口率のものを得ることが
できなくなるという問題がある。この発明の目的は、ア
ルミニウム系の金属を用いても、ヒロックの影響を受け
ずに半導体層および配線層を良好に形成することのでき
る絶縁膜を有する薄膜素子の製造方法を提供することで
ある。
【０００４】
【課題を解決するための手段】この発明は、アルミニウ
ムまたはアルミニウム合金上に、ＣＶＤまたはスパッタ
により形成された絶縁膜およびこの絶縁膜間にコーティ
ングにより形成された酸化シリコン膜を有するパッシベ
ーション膜を形成し、このパッシベーション膜上に半導
体層または配線層を形成するようにしたものである。
ムまたはアルミニウム合金上に、ＣＶＤまたはスパッタ
により形成された絶縁膜およびこの絶縁膜間にコーティ
ングにより形成された酸化シリコン膜を有するパッシベ
ーション膜を形成し、このパッシベーション膜上に半導
体層または配線層を形成するようにしたものである。
【０００５】
【作用】この発明によれば、アルミニウムまたはアルミ
ニウム合金上に、ＣＶＤまたはスパッタにより形成され
た絶縁膜およびこの絶縁膜間にコーティングにより形成
された酸化シリコン膜を有するパッシベーション膜を形
成するので、下層の絶縁膜を形成するときにアルミニウ
ムまたはアルミニウム合金にヒロックが発生しても、下
層の絶縁膜上に酸化シリコン膜をコーティングすること
により平滑化することができ、この平滑化された酸化シ
リコン膜上に上層の絶縁膜を形成するため、パッシベー
ション膜上に半導体層または配線層を形成しても、半導
体層または配線層がヒロックの影響を受けることがな
い。
ニウム合金上に、ＣＶＤまたはスパッタにより形成され
た絶縁膜およびこの絶縁膜間にコーティングにより形成
された酸化シリコン膜を有するパッシベーション膜を形
成するので、下層の絶縁膜を形成するときにアルミニウ
ムまたはアルミニウム合金にヒロックが発生しても、下
層の絶縁膜上に酸化シリコン膜をコーティングすること
により平滑化することができ、この平滑化された酸化シ
リコン膜上に上層の絶縁膜を形成するため、パッシベー
ション膜上に半導体層または配線層を形成しても、半導
体層または配線層がヒロックの影響を受けることがな
い。
【０００６】
【実施例】以下、図１および図２を参照して、この発明
を液晶表示装置に適用した第１実施例について製造工程
順に説明する。まず、図１（ａ）に示すように、ガラス
基板１の上面におけるトランジスタ形成領域２およびゲ
ート配線形成領域（図示せず）に、アルミニウムまたは
アルミニウム合金からなるゲート電極３およびゲート配
線（図示せず）を形成する。次に、ゲート電極３および
ゲート配線を含むガラス基板１の全上面にパッシベーシ
ョン膜４を形成する。このパッシベーション膜４は、図
２に示すように、下層から順に、酸化シリコン膜または
窒化シリコン膜からなる第１絶縁膜５、酸化シリコン膜
からなる第２絶縁膜６、酸化シリコン膜または窒化シリ
コン膜からなる第３絶縁膜７の３層構造になっている。
すなわち、下層の第１絶縁膜５はプラズマＣＶＤにより
形成される。このときには、第１絶縁膜５の形成時の熱
ストレスや膜応力によって、図２に示すように、ゲート
電極３およびゲート配線にヒロック３ａが発生する。こ
の状態で、第１絶縁膜５の上面にスピーンコーティング
により酸化シリコン膜からなる第２絶縁膜６を形成す
る。この方法はＳＯＧ（Spin On Glass）として知られ
ており、Si(OH)4を主成分とするシラノール系化合物を
スピンコーテイングした上、アニールにより乾燥して固
化すればよい。この方法により、第２絶縁膜６によりヒ
ロック３ａに対応する部分が平滑化される。すなわち、
第２絶縁膜６の膜厚がヒロック３ａの突出高さよりも薄
い場合には、図２に示すように、ヒロック３ａに対応す
る部分が少し盛り上がった状態で平滑化されるが、第２
絶縁膜６の膜厚がヒロック３ａの突出高さ同じか、それ
よりも厚い場合には、ほぼ完全に平滑化される。この
後、平滑化された第２絶縁膜６の上面に上層の第３絶縁
膜７をプラズマＣＶＤにより形成する。このため、第３
絶縁膜７はほとんどヒロック３ａの影響を受けずに形成
される。
を液晶表示装置に適用した第１実施例について製造工程
順に説明する。まず、図１（ａ）に示すように、ガラス
基板１の上面におけるトランジスタ形成領域２およびゲ
ート配線形成領域（図示せず）に、アルミニウムまたは
アルミニウム合金からなるゲート電極３およびゲート配
線（図示せず）を形成する。次に、ゲート電極３および
ゲート配線を含むガラス基板１の全上面にパッシベーシ
ョン膜４を形成する。このパッシベーション膜４は、図
２に示すように、下層から順に、酸化シリコン膜または
窒化シリコン膜からなる第１絶縁膜５、酸化シリコン膜
からなる第２絶縁膜６、酸化シリコン膜または窒化シリ
コン膜からなる第３絶縁膜７の３層構造になっている。
すなわち、下層の第１絶縁膜５はプラズマＣＶＤにより
形成される。このときには、第１絶縁膜５の形成時の熱
ストレスや膜応力によって、図２に示すように、ゲート
電極３およびゲート配線にヒロック３ａが発生する。こ
の状態で、第１絶縁膜５の上面にスピーンコーティング
により酸化シリコン膜からなる第２絶縁膜６を形成す
る。この方法はＳＯＧ（Spin On Glass）として知られ
ており、Si(OH)4を主成分とするシラノール系化合物を
スピンコーテイングした上、アニールにより乾燥して固
化すればよい。この方法により、第２絶縁膜６によりヒ
ロック３ａに対応する部分が平滑化される。すなわち、
第２絶縁膜６の膜厚がヒロック３ａの突出高さよりも薄
い場合には、図２に示すように、ヒロック３ａに対応す
る部分が少し盛り上がった状態で平滑化されるが、第２
絶縁膜６の膜厚がヒロック３ａの突出高さ同じか、それ
よりも厚い場合には、ほぼ完全に平滑化される。この
後、平滑化された第２絶縁膜６の上面に上層の第３絶縁
膜７をプラズマＣＶＤにより形成する。このため、第３
絶縁膜７はほとんどヒロック３ａの影響を受けずに形成
される。
【０００７】この後は、図１（ｂ）に示すように、ゲー
ト電極３が形成されたトランジスタ形成領域２に対応す
る個所のパッシベーション膜４の上面にアモルファスシ
リコンからなる半導体層１０を形成する。このときに
は、ゲート電極３にヒロック３ａが発生しても、パッシ
ベーション膜４の表面が平滑化されているので、半導体
層１０がヒロック３ａの発生によってショートなどのダ
メージを受けることがない。次いで、半導体層１０の上
面ほぼ中央に窒化シリコンからなるブロッキング層１１
を形成し、このブロッキング層１１を含む半導体層１０
の上面に不純物をドープされたシリコン層１２を形成す
る。そして、画素電極形成領域１３に対応する個所のパ
ッシベーション膜４の上面にＩＴＯからなる画素電極１
４を形成する。次に、図１（ｃ）に示すように、シリコ
ン層１２をエッチングしてブロッキング層１１の中央部
に対応する個所で左右両側に分割し、この分割された各
シリコン層１２を含み、かつ画素電極１４の一部を含む
パッシベーション膜４の上面にアルミニウムまたはアル
ミニウム合金からなるソース・ドレイン電極１５および
ソース・ドレイン配線（図示せず）を形成する。このと
きにも、ゲート電極３およびゲート配線にヒロック３ａ
が発生していても、パッシベーション膜４の表面が平滑
化されているので、ソース・ドレイン電極１５およびソ
ース・ドレイン配線がヒロック３ａによってショートし
たり断線したりすることがなく、信頼性の高いものを得
ることができる。なお、この後は、ソース・ドレイン電
極１５およびソース・ドレイン配線を覆って窒化シリコ
ンからなる保護膜１６を形成する。
ト電極３が形成されたトランジスタ形成領域２に対応す
る個所のパッシベーション膜４の上面にアモルファスシ
リコンからなる半導体層１０を形成する。このときに
は、ゲート電極３にヒロック３ａが発生しても、パッシ
ベーション膜４の表面が平滑化されているので、半導体
層１０がヒロック３ａの発生によってショートなどのダ
メージを受けることがない。次いで、半導体層１０の上
面ほぼ中央に窒化シリコンからなるブロッキング層１１
を形成し、このブロッキング層１１を含む半導体層１０
の上面に不純物をドープされたシリコン層１２を形成す
る。そして、画素電極形成領域１３に対応する個所のパ
ッシベーション膜４の上面にＩＴＯからなる画素電極１
４を形成する。次に、図１（ｃ）に示すように、シリコ
ン層１２をエッチングしてブロッキング層１１の中央部
に対応する個所で左右両側に分割し、この分割された各
シリコン層１２を含み、かつ画素電極１４の一部を含む
パッシベーション膜４の上面にアルミニウムまたはアル
ミニウム合金からなるソース・ドレイン電極１５および
ソース・ドレイン配線（図示せず）を形成する。このと
きにも、ゲート電極３およびゲート配線にヒロック３ａ
が発生していても、パッシベーション膜４の表面が平滑
化されているので、ソース・ドレイン電極１５およびソ
ース・ドレイン配線がヒロック３ａによってショートし
たり断線したりすることがなく、信頼性の高いものを得
ることができる。なお、この後は、ソース・ドレイン電
極１５およびソース・ドレイン配線を覆って窒化シリコ
ンからなる保護膜１６を形成する。
【０００８】なお、上記第１実施例では、半導体層１０
としてアモルファスシリコンを用いた場合について述べ
たが、これに限らず、例えば図３に示す第２実施例のよ
うに、ポリシリコンを用いても良い。この場合には、ガ
ラス基板１の上面のトランジスタ形成領域２にアルミニ
ウムまたはアルミニウム合金からなるゲート電極３を形
成し、このゲート電極３を含むガラス基板１の全上面に
パッシベーション膜２０を形成する。このパッシベーシ
ョン膜２０は、窒化シリコン（Ｓｉ3Ｎ4）膜からなる下
層の第１絶縁膜２１をプラズマＣＶＤにより形成し、こ
の第１絶縁膜２１上にＳＯＧなどの酸化シリコン膜から
なる第２絶縁膜２２をスピーンコーティングにより形成
し、この第２絶縁膜２２上に酸化シリコン（ＳｉＯ2）
膜からなる上層の第３絶縁膜２３をスパッタにより形成
した３層構造になっている。この場合には、第１絶縁膜
２１をプラズマＣＶＤによって形成すると、ゲート電極
３にヒロック３ａが発生するが、第１絶縁膜２１の上面
にＳＯＧなどの酸化シリコン膜をスピーンコーティング
して第２絶縁膜２２を形成することにより、ヒロック３
ａに対応する部分も第２絶縁膜２２により平滑化され
る。このため、第２絶縁膜２２の上面に上層の第３絶縁
膜２３をスパッタにより形成しても、第３絶縁膜２３は
ほとんどヒロック３ａの影響を受けずに形成される。し
たがって、このパッシベーション膜２０の上面にポリシ
リコンからなる半導体層２４を形成しても、第１実施例
と同様、パッシベーション膜４の表面が平滑化されてい
るので、半導体層２４がヒロック３ａの発生によってシ
ョートなどのダメージを受けることがなく、良好にトラ
ンジスタを形成することができる。
としてアモルファスシリコンを用いた場合について述べ
たが、これに限らず、例えば図３に示す第２実施例のよ
うに、ポリシリコンを用いても良い。この場合には、ガ
ラス基板１の上面のトランジスタ形成領域２にアルミニ
ウムまたはアルミニウム合金からなるゲート電極３を形
成し、このゲート電極３を含むガラス基板１の全上面に
パッシベーション膜２０を形成する。このパッシベーシ
ョン膜２０は、窒化シリコン（Ｓｉ3Ｎ4）膜からなる下
層の第１絶縁膜２１をプラズマＣＶＤにより形成し、こ
の第１絶縁膜２１上にＳＯＧなどの酸化シリコン膜から
なる第２絶縁膜２２をスピーンコーティングにより形成
し、この第２絶縁膜２２上に酸化シリコン（ＳｉＯ2）
膜からなる上層の第３絶縁膜２３をスパッタにより形成
した３層構造になっている。この場合には、第１絶縁膜
２１をプラズマＣＶＤによって形成すると、ゲート電極
３にヒロック３ａが発生するが、第１絶縁膜２１の上面
にＳＯＧなどの酸化シリコン膜をスピーンコーティング
して第２絶縁膜２２を形成することにより、ヒロック３
ａに対応する部分も第２絶縁膜２２により平滑化され
る。このため、第２絶縁膜２２の上面に上層の第３絶縁
膜２３をスパッタにより形成しても、第３絶縁膜２３は
ほとんどヒロック３ａの影響を受けずに形成される。し
たがって、このパッシベーション膜２０の上面にポリシ
リコンからなる半導体層２４を形成しても、第１実施例
と同様、パッシベーション膜４の表面が平滑化されてい
るので、半導体層２４がヒロック３ａの発生によってシ
ョートなどのダメージを受けることがなく、良好にトラ
ンジスタを形成することができる。
【０００９】
【発明の効果】以上説明したように、この発明によれ
ば、アルミニウムまたはアルミニウム合金上に、ＣＶＤ
またはスパッタにより形成された絶縁膜およびこの絶縁
膜間にコーティングにより形成された酸化シリコン膜を
有するパッシベーション膜を形成するので、下層の絶縁
膜を形成するときにアルミニウムまたはアルミニウム合
金にヒロックが発生しても、下層の絶縁膜上に酸化シリ
コン膜をコーティングすることにより平滑化することが
でき、この平滑化された酸化シリコン膜上に上層の絶縁
膜を形成するため、パッシベーション膜上に半導体層ま
たは配線層を形成を形成しても、ヒロックの影響を受け
ることがない。したがって、アルミニウム系の金属を用
いても、ヒロックの影響を受けずに半導体層および配線
層を良好に形成することができる。
ば、アルミニウムまたはアルミニウム合金上に、ＣＶＤ
またはスパッタにより形成された絶縁膜およびこの絶縁
膜間にコーティングにより形成された酸化シリコン膜を
有するパッシベーション膜を形成するので、下層の絶縁
膜を形成するときにアルミニウムまたはアルミニウム合
金にヒロックが発生しても、下層の絶縁膜上に酸化シリ
コン膜をコーティングすることにより平滑化することが
でき、この平滑化された酸化シリコン膜上に上層の絶縁
膜を形成するため、パッシベーション膜上に半導体層ま
たは配線層を形成を形成しても、ヒロックの影響を受け
ることがない。したがって、アルミニウム系の金属を用
いても、ヒロックの影響を受けずに半導体層および配線
層を良好に形成することができる。
【図１】この発明を適用した液晶表示装置の製造方法の
第１実施例を示し、（ａ）はゲート電極を含むガラス基
板上にパッシベーション膜を形成した断面図、（ｂ）は
パッシベーション膜上のトランジスタ形成領域に半導体
層、ブロッキング層、シリコン層を形成するとともに、
パッシベーション膜上の画素電極形成領域に画素電極を
形成した断面図、（ｃ）はガラス基板上に薄膜トランジ
タおよび画素電極などが形成された断面図。
第１実施例を示し、（ａ）はゲート電極を含むガラス基
板上にパッシベーション膜を形成した断面図、（ｂ）は
パッシベーション膜上のトランジスタ形成領域に半導体
層、ブロッキング層、シリコン層を形成するとともに、
パッシベーション膜上の画素電極形成領域に画素電極を
形成した断面図、（ｃ）はガラス基板上に薄膜トランジ
タおよび画素電極などが形成された断面図。
【図２】図１（ａ）におけるパッシベーション膜の拡大
断面図。
断面図。
【図３】この発明の第２実施例を示す断面図。
【符号の説明】 ３ ゲート電極 ３ａ ヒロック ４、２０ パッシベーション膜 ５、２１ 第１絶縁膜 ６、２２ 第２絶縁膜 ７、２３ 第３絶縁膜 １０、２４ 半導体層 １５ ソース・ドレイン電極
Claims (3)
- 【請求項１】 アルミニウムまたはアルミニウム合金上
に、ＣＶＤまたはスパッタにより形成された絶縁膜およ
び該絶縁膜間にコーティングにより形成された酸化シリ
コン膜を有するパッシベーション膜を形成し、このパッ
シベーション膜上に半導体層または配線層を形成するこ
とを特徴とする絶縁膜を有する薄膜素子の製造方法。 - 【請求項２】 前記パッシベーション膜は、下層から順
に、酸化シリコン膜または窒化シリコン膜からなる第１
絶縁膜、前記酸化シリコン膜からなる第２絶縁膜、酸化
シリコン膜または窒化シリコン膜からなる第３絶縁膜の
３層構造であることを特徴とする請求項１記載の絶縁膜
を有する薄膜素子の製造方法。 - 【請求項３】 前記絶縁膜間の前記酸化シリコン膜は、
スピーンコーティングにより形成されることを特徴とす
る請求項１または２記載の絶縁膜を有する薄膜素子の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6668995A JPH08241892A (ja) | 1995-03-02 | 1995-03-02 | 絶縁膜を有する薄膜素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6668995A JPH08241892A (ja) | 1995-03-02 | 1995-03-02 | 絶縁膜を有する薄膜素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08241892A true JPH08241892A (ja) | 1996-09-17 |
Family
ID=13323164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6668995A Pending JPH08241892A (ja) | 1995-03-02 | 1995-03-02 | 絶縁膜を有する薄膜素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08241892A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8030737B2 (en) * | 2007-03-07 | 2011-10-04 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
-
1995
- 1995-03-02 JP JP6668995A patent/JPH08241892A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8030737B2 (en) * | 2007-03-07 | 2011-10-04 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US8486836B2 (en) | 2007-03-07 | 2013-07-16 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
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