JP2881868B2 - 薄膜トランジスタ液晶ディスプレイの製造方法 - Google Patents
薄膜トランジスタ液晶ディスプレイの製造方法Info
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- JP2881868B2 JP2881868B2 JP31581189A JP31581189A JP2881868B2 JP 2881868 B2 JP2881868 B2 JP 2881868B2 JP 31581189 A JP31581189 A JP 31581189A JP 31581189 A JP31581189 A JP 31581189A JP 2881868 B2 JP2881868 B2 JP 2881868B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタ（TFT）液晶ディスプレイ
（LCD）の製造方法に関し、特に短絡による欠陥が無
く、歩留りの良いTFTLCDを得るための製造方法に関す
る。
（LCD）の製造方法に関し、特に短絡による欠陥が無
く、歩留りの良いTFTLCDを得るための製造方法に関す
る。
従来、この種のTFTLCDにおけるボトムゲート型TFT及
び表示ピクセル部の製造方法の概略工程は第３図（ａ）
〜（ｆ）に示すようになっていた。すなわち、まず、ガ
ラス基板１上にゲート金属配線２を形成する（第３図
（ａ））。その上にゲート絶縁膜３、半導体Si膜４およ
びエッチングストッパ５を設ける（第３図（ｂ））。次
にn+Si膜６を形成し半導体Si膜４と共にパターニングす
る（第３図（ｃ））。次にソース・ドレイン金属７を形
成する（第３図（ｄ））。次に表示ピクセル電極８を形
成（第３図（ｅ））し、最後にチャネルエッチング開口
部９を設けてTFTを完成する（第３図（ｆ））。
び表示ピクセル部の製造方法の概略工程は第３図（ａ）
〜（ｆ）に示すようになっていた。すなわち、まず、ガ
ラス基板１上にゲート金属配線２を形成する（第３図
（ａ））。その上にゲート絶縁膜３、半導体Si膜４およ
びエッチングストッパ５を設ける（第３図（ｂ））。次
にn+Si膜６を形成し半導体Si膜４と共にパターニングす
る（第３図（ｃ））。次にソース・ドレイン金属７を形
成する（第３図（ｄ））。次に表示ピクセル電極８を形
成（第３図（ｅ））し、最後にチャネルエッチング開口
部９を設けてTFTを完成する（第３図（ｆ））。
第４図はこのようにして製作したTFTLCDの一画素分を
示す平面図であり、21はゲート配線、22はドレイン配
線、23はTFT部、24は表示ピクセル部である。
示す平面図であり、21はゲート配線、22はドレイン配
線、23はTFT部、24は表示ピクセル部である。
第３図に示した従来のTFTLCDの製造方法ではゲート配
線はゲート絶縁膜で全面に渡り層間分離されているの
で、第４図でのゲート配線−表示ピクセル部間及びゲー
ト配線−ドレイン配線間の短絡不良は無い。しかし、ド
レイン配線−表示ピクセル部間は層間膜が無いため、リ
ソグラフィ工程でのゴミ等によるパターン不良を発生
し、欠陥不良を招くという欠点がある。例えば、ドレイ
ン配線と一つの表示ピクセル部の短絡は点欠陥となり、
一つの表示ピクセル部を介した隣接する２本のドレイン
配線の短絡は線欠陥となる。
線はゲート絶縁膜で全面に渡り層間分離されているの
で、第４図でのゲート配線−表示ピクセル部間及びゲー
ト配線−ドレイン配線間の短絡不良は無い。しかし、ド
レイン配線−表示ピクセル部間は層間膜が無いため、リ
ソグラフィ工程でのゴミ等によるパターン不良を発生
し、欠陥不良を招くという欠点がある。例えば、ドレイ
ン配線と一つの表示ピクセル部の短絡は点欠陥となり、
一つの表示ピクセル部を介した隣接する２本のドレイン
配線の短絡は線欠陥となる。
本発明のTFTLCDの製造方法は、ガラス基板上に表示ピ
クセル電極を設ける工程と、その上に層間絶縁膜とパタ
ーニングしたゲート配線を設ける工程と、その上にゲー
ト絶縁膜、第１の半導体膜およびパターニングしたエッ
チングストッパを設ける工程と、その上に第２の低抵抗
の半導体膜を設け前記第１の半導体膜と共にパターニン
グする工程と、前記表示ピクセル電極上にスルーホール
を開口しソース・ドレイン電極を設ける工程とを含むこ
とを特徴とする。なお、前記層間絶縁膜とゲート絶縁膜
は、同じ組成の膜であっても良い。
クセル電極を設ける工程と、その上に層間絶縁膜とパタ
ーニングしたゲート配線を設ける工程と、その上にゲー
ト絶縁膜、第１の半導体膜およびパターニングしたエッ
チングストッパを設ける工程と、その上に第２の低抵抗
の半導体膜を設け前記第１の半導体膜と共にパターニン
グする工程と、前記表示ピクセル電極上にスルーホール
を開口しソース・ドレイン電極を設ける工程とを含むこ
とを特徴とする。なお、前記層間絶縁膜とゲート絶縁膜
は、同じ組成の膜であっても良い。
次に本発明について図面を参照して説明する。第１図
（ａ）〜（ｆ）は本発明の第１の実施例を示すTFTLCDの
製造方法を示す縦断面図である。最初に表示ピクセル電
極８をITD（Indium Tin Oxide）にてガラス基板１上に
形成しパターニングする（第１図（ａ））。次に層間絶
縁膜10としてSiO2膜を成長し、引き続きCrを形成しパタ
ーニングしてゲート金属配線２を形成する（第１図
（ｂ））。次にゲート絶縁膜３と半導体Si膜４及びシリ
コン窒化膜を形成し、シリコン窒化膜をパターニングし
てエッチングストッパ５を形成する（第１図（ｃ））。
次にn+Si膜６を成長し半導体Si膜４と共にパターニング
する（第１図（ｄ））。次に表示ピクセル電極上にスル
ーホール11を開口しソース・ドレイン金属７を形成する
（第１図（ｅ））。最後に自己整合でn+Si膜６をエッチ
ングストッパ５までエッチングしチャネルエッチング開
口９を設けてTFTを完成する（第１図（ｆ））。
（ａ）〜（ｆ）は本発明の第１の実施例を示すTFTLCDの
製造方法を示す縦断面図である。最初に表示ピクセル電
極８をITD（Indium Tin Oxide）にてガラス基板１上に
形成しパターニングする（第１図（ａ））。次に層間絶
縁膜10としてSiO2膜を成長し、引き続きCrを形成しパタ
ーニングしてゲート金属配線２を形成する（第１図
（ｂ））。次にゲート絶縁膜３と半導体Si膜４及びシリ
コン窒化膜を形成し、シリコン窒化膜をパターニングし
てエッチングストッパ５を形成する（第１図（ｃ））。
次にn+Si膜６を成長し半導体Si膜４と共にパターニング
する（第１図（ｄ））。次に表示ピクセル電極上にスル
ーホール11を開口しソース・ドレイン金属７を形成する
（第１図（ｅ））。最後に自己整合でn+Si膜６をエッチ
ングストッパ５までエッチングしチャネルエッチング開
口９を設けてTFTを完成する（第１図（ｆ））。
なお、表示ピクセル電極へのスルーホールの開口はゲ
ート配線へのスルーホールの開口と同工程で行なえるの
でリソグラフィの回数は従来方法と同じである。
ート配線へのスルーホールの開口と同工程で行なえるの
でリソグラフィの回数は従来方法と同じである。
第２図（ａ）〜（ｆ）は本発明の第２の実施例を示す
TFTLCDの縦断面図である。本実施例では表示ピクセル電
極８上に成膜する層間絶縁膜としてゲート絶縁膜と同組
成層間絶縁膜10′を用いる。例えばゲート絶縁膜として
プラズマ気相成長法で2000Åのシリコン窒化膜を用いる
際、層間絶縁膜10′にも同条件で2000Åとシリコン窒化
膜を成長する。この実施例では表示ピクセル電極８上の
スルーホール11の開口は同組成の膜のエッチングなので
オーバーエッチが少く、開口形状の制御が容易で段部で
の断線不良を低減できる利点がある。
TFTLCDの縦断面図である。本実施例では表示ピクセル電
極８上に成膜する層間絶縁膜としてゲート絶縁膜と同組
成層間絶縁膜10′を用いる。例えばゲート絶縁膜として
プラズマ気相成長法で2000Åのシリコン窒化膜を用いる
際、層間絶縁膜10′にも同条件で2000Åとシリコン窒化
膜を成長する。この実施例では表示ピクセル電極８上の
スルーホール11の開口は同組成の膜のエッチングなので
オーバーエッチが少く、開口形状の制御が容易で段部で
の断線不良を低減できる利点がある。
以上説明したように本発明ではゲート配線、表示ピク
セル電極、ソース・ドレインとその配線とがそれぞれ層
間絶縁膜により層間分離されている。従って従来方法の
欠点であるリソグラフィ工程でのドレイン配線一表示ピ
クセル間での短絡による欠陥不良が無い。又、ガラス基
板上に接してその上に表示ピクセル電極を形成してか
ら、ゲート配線及びソース・ドレイン部とその配線との
形成を行うので、TFTに関しては従来法と全たく同じく
製造出来、自由度がある。TFT特性の安定性、信頼性も
従来法と同程度に保障できる。
セル電極、ソース・ドレインとその配線とがそれぞれ層
間絶縁膜により層間分離されている。従って従来方法の
欠点であるリソグラフィ工程でのドレイン配線一表示ピ
クセル間での短絡による欠陥不良が無い。又、ガラス基
板上に接してその上に表示ピクセル電極を形成してか
ら、ゲート配線及びソース・ドレイン部とその配線との
形成を行うので、TFTに関しては従来法と全たく同じく
製造出来、自由度がある。TFT特性の安定性、信頼性も
従来法と同程度に保障できる。
更に、一般に表示ピクセル電極のITO膜は通常1000Å
前後と薄いため段部で断線しやすい。従ってガラス基板
の素平面上にパターニングを行う本発明では段部での断
線不良が無いという効果がある。
前後と薄いため段部で断線しやすい。従ってガラス基板
の素平面上にパターニングを行う本発明では段部での断
線不良が無いという効果がある。
第１図（ａ）〜（ｆ）は本発明のTFTLCDの製造方法の第
１の実施例を示す縦断面図、第２図は（ａ）〜（ｆ）は
本発明の第２の実施例を示す縦断面図、第３図（ａ）〜
（ｆ）は従来の製造方法の一例を示す縦断面図、第４図
は模式的なTFTLCDの平面図である。 １……ガラス基板、２……ゲート金属配線、３……ゲー
ト絶縁膜、４……半導体Si膜、５……エッチングストッ
パ、６……n+Si膜、７……ソースドレイン金属、８……
表示ピクセル電極、９……チャネルエッチング開口、10
……層間絶縁膜、10′……ゲート絶縁膜と同じ組成の層
間絶縁膜、11……スルーホール。
１の実施例を示す縦断面図、第２図は（ａ）〜（ｆ）は
本発明の第２の実施例を示す縦断面図、第３図（ａ）〜
（ｆ）は従来の製造方法の一例を示す縦断面図、第４図
は模式的なTFTLCDの平面図である。 １……ガラス基板、２……ゲート金属配線、３……ゲー
ト絶縁膜、４……半導体Si膜、５……エッチングストッ
パ、６……n+Si膜、７……ソースドレイン金属、８……
表示ピクセル電極、９……チャネルエッチング開口、10
……層間絶縁膜、10′……ゲート絶縁膜と同じ組成の層
間絶縁膜、11……スルーホール。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136
Claims (2)
- 【請求項１】ガラス基板上に表示ピクセル電極を設ける
工程と、その上に層間絶縁膜とパターニングしたゲート
配線を設ける工程と、その上にゲート絶縁膜、第１の半
導体膜およびパターニングしたエッチングストッパを設
ける工程と、その上に第２の低抵抗の半導体膜を設け前
記第１の半導体膜と共にパターニングする工程と、前記
表示ピクセル電極上にスルーホールを開口しソース・ド
レイン電極を設ける工程とを含むことを特徴とする薄膜
トランジスタ液晶ディスプレイの製造方法。 - 【請求項２】前記層間絶縁膜とゲート絶縁膜が同じ組成
の膜であることを特徴とする請求項１記載の薄膜トラン
ジスタ液晶ディスプレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31581189A JP2881868B2 (ja) | 1989-12-04 | 1989-12-04 | 薄膜トランジスタ液晶ディスプレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31581189A JP2881868B2 (ja) | 1989-12-04 | 1989-12-04 | 薄膜トランジスタ液晶ディスプレイの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03174517A JPH03174517A (ja) | 1991-07-29 |
| JP2881868B2 true JP2881868B2 (ja) | 1999-04-12 |
Family
ID=18069839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31581189A Expired - Lifetime JP2881868B2 (ja) | 1989-12-04 | 1989-12-04 | 薄膜トランジスタ液晶ディスプレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2881868B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2776376B2 (ja) * | 1996-06-21 | 1998-07-16 | 日本電気株式会社 | アクティブマトリクス液晶表示パネル |
| JP3191745B2 (ja) | 1997-04-23 | 2001-07-23 | 日本電気株式会社 | 薄膜トランジスタ素子及びその製造方法 |
| KR100351440B1 (ko) * | 1999-12-31 | 2002-09-09 | 엘지.필립스 엘시디 주식회사 | 엑스-선 검출소자 및 그의 제조방법 |
-
1989
- 1989-12-04 JP JP31581189A patent/JP2881868B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03174517A (ja) | 1991-07-29 |
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