JP2943220B2 - 自己整合型薄膜トランジスタマトリクスの製造方法 - Google Patents

Description

【発明の詳細な説明】

〔概 要〕 自己整合型薄膜トランジスタマトリクスに関し、 フォトマスクのパターンを変更するのみで、製造工程
は何ら変えることなく、表示装置の点欠陥発生を防止す
ることを目的とし、 透明絶縁性基板上に、マトリクス状に配列した複数個
の画素電極と、該画素電極対応に配設した薄膜トランジ
スタと、該薄膜トランジスタのゲート電極を前記画素の
行ごとに共通に接続する複数本のゲートバスラインと、
該ゲートバスラインに直交する方向に配設した複数本の
ドレインバスラインを具備した薄膜トランジスタマトリ
クスを製造するに際し、前記透明絶縁性基板上に、スト
ライプ状のゲートバスラインと、その片側に引き出した
ゲート電極と、その反対側の画素電極形成領域周辺部
に、前記ドレインバスライン形成領域に平行に導出した
引出し電極とを有するゲート電極膜を形成し、次いで、
ゲート絶縁膜，動作半導体層およびチャネル保護膜をこ
の順に積層し、次いで、該チャネル保護膜上に背面露光
法を用いて前記ゲート電極膜に自己整合したレジスト膜
を形成し、該レジスト膜をマスクとして前記チャネル保
護膜の露出部を選択的に除去することにより、前記引出
し電極上に保護膜を残留させ、次いで、ソース，ドレイ
ン電極となる電極膜を形成した後、前記レジスト膜を除
去して、その上に付着した電極膜をリフトオフすること
により、前記引出し電極上層の電極膜を除去し、次い
で、素子分離およびドレインバスラインのパターン形成
を行なった後、画素電極を形成する構成とする。 〔産業上の利用分野〕 本発明は、自己整合型薄膜トランジスタマトリクスに
関する。 近年、薄膜トランジスタマトリクスは、情報端末の表
示装置に多く使用されている。情報端末装置として使う
場合には、たとえ一個の点欠陥であっても、誤情報とし
て読み取られる危険性があり、情報端末として使えなく
なる。そのため、点欠陥の発生しないプロセスが必要と
なる。また、無欠陥化とともに、画質の向上も要求さ
れ、表示品質の良い薄膜トランジスタマトリクスの構造
が必要となる。 〔従来の技術〕 従来の薄膜トランジスタマトリクスで、ドレインバス
ラインと画素電極が短絡し、点欠陥を生じた例を第３図
（ａ），（ｂ）に示す。（ｂ）は（ａ）のIII−III矢視
部の要部断面図である。 同図（ａ）に見られる如く、薄膜トランジスタマトリ
クスは、マトリクス状に配列した多数の画素電極Ｅのそ
れぞれに、駆動用の薄膜トランジスタを対応づけて配設
している。この薄膜トランジスタのゲート電極Ｇはゲー
トバスラインGBに、ドレイン電極Ｄはドレインバスライ
ンDBに、ソース電極Ｓは画素電極Ｅに接続している。 上記各部のパターンが正常に形成された場合には、画
素電極ＥとドレインバスラインDBとは離隔し、電気的に
分離されている。 ところが、ドレインバスラインDBのパターン形成工程
で、ゴミ等の異物が付着したような場合には、図に参照
符号１で示したように、ドレインバスラインDBのパター
ンに望ましくない突起を生じ、画素電極Ｅとドレインバ
スラインDBとの短絡を生じることがある。 同図（ｂ）は上記突起１の部分の要部断面を示す図
で、ドレインバスラインDBに突起１が生じた場合には、
その上に画素電極Ｅの端部が重なって両者が短絡する。 なお、同図の２はガラス基板、３はSiN膜のようなゲ
ート絶縁膜、４は動作半導体層で例えばａ−Si層、６は
電極膜で、通常はn⁺a−Si層のようなコンタクト層とTi
膜のような金属膜とを積層して構成する。 〔発明が解決しようとする課題〕 上述したように従来の薄膜トランジスタの製造方法で
は、ドレインバスラインDBのパターン形成時に、マスク
として用いるレジスト膜に異物が混入すると、画素電極
Ｅとドレインバスライン間の短絡が容易に発生、表示装
置としては点欠陥が発生することとなる。 本発明は、フォトマスクのパターンを変更するのみ
で、製造工程は何ら変えることなく、表示装置の点欠陥
発生を防止することを目的とする。 〔課題を解決するための手段〕 本発明を第１図（ａ），（ｂ）で説明する。（ｂ）は
（ａ）のＢ−Ｂ矢視部を示す要部断面図である。 まず、透明絶縁性基板２上に、ストライプ状のゲート
バスラインGBと、このゲートバスラインGBの片側に導出
されたゲート電極Ｇと、その反対側の画素電極Ｅを形成
すべき領域の周縁部に当たる部位に、ドレインバスライ
ンDBを形成する領域に平行する引出し電極Ｐとを具備し
てなるゲート電極膜を形成する。このゲート電極膜を
（ａ）にハッチを付して示した。 ここで、ゲート電極膜形成用のフォトマスクのパター
ンのみが従来と異なる。即ち、従来のゲート電極膜パタ
ーンは、ゲートバスラインDBとゲート電極Ｇのパターン
のみであって、本発明ではこれに引出し電極Ｐのパター
ンを付加した。 次いで、ゲート絶縁膜3,動作半導体層4,チャネル保護
膜を形成した後、このチャネル保護膜の上に、上記ゲー
ト電極膜に自己整合したレジスト膜を形成する。この工
程は従来と何ら変わりはない。 次いで、このレジスト膜をマスクとして、最上層のチ
ャネル保護膜の露出部を選択的に除去する工程と、ソー
ス電極S,ドレイン電極Ｄとなる電極膜６を形成した後、
これの不要部をリフトオフする工程とを施す。 その結果、引出し電極Ｐの上層で電極膜６は切断さ
れ、この部位の最上層には保護膜５′が露出する。な
お、この保護膜５′は、上述のチャネル保護膜として形
成した膜の一部である。 この後、素子分離およびドレインバスラインのパター
ン形成工程を行なって、本発明に係る薄膜トランジスタ
が完成する。 〔作 用〕 上記素子分離の工程で、レジスト膜に（ａ）に参照符
号１で示す突起を生じた場合には、（ｂ）に示すよう
に、上記突起部に電極膜６が残留する。 しかし本発明では、上述したように電極膜６は既に引
出し電極Ｐの上層で切断されている。従って、画素電極
Ｅの端部が電極膜６の突出部６′と重なっても、この突
出部６′はドレインバスラインDBとは分離されているの
で、短絡を生じることはない。 また、画素電極Ｅの端部を引出し電極Ｐの端部と重な
り合うようにすれば、この両者によって蓄積容量を形成
するすることができる。 しかも、本発明を実施するに際し、フォトマスクのパ
ターンを一部変更するのみでよく、製造工程は何ら変え
る必要はない。 〔実 施 例〕 第２図に本発明の一実施例を示す。同図（ａ）〜
（ｆ）および（ｇ）〜（ｌ）は、それぞれ第１図（ａ）
のＡ−A,B−Ｂ矢視部断面を示す図である。

【第２図（ａ），（ｇ）参照】 ガラス基板２上に厚さ約80nmのTi膜（ゲート電極膜）
を形成した後、これの不要部を除去して、前述したよう
にゲートバスラインGB,ゲート電極G,引出し電極Ｐを形
成する。 次いで、プラズマCVD法により、ゲート絶縁膜として
厚さ約300nmのSiN膜3,動作半導体層として厚さ約100nm
のａ−Si層4,チャネル保護膜として厚さ約100nmのSiO₂
膜を連続成膜する。

【同図（ｂ），（ｈ）参照】

上記チャネル保護膜５上に背面露光法によりレジスト
膜７を形成する。ここで形成したレジスト膜は、前述し
たように、上記ゲート電極膜に自己整合したパターンを
有する。 このレジスト膜７をマスクとしてエッチングを行な
い、チャネル保護膜５の露出部を選択的に除去する。 この結果、ゲート電極Ｇと引出し電極Ｐの上層にチャ
ネル保護膜5,5′が残留する。

【同図（ｃ），（ｉ）参照】

オーミックコンタクト層としてのn⁺a−Si層を約30nm
の厚さに，ドレイン電極とソース電極となる電極膜とし
てTi膜６を約100nmの厚さに積層形成し、上記レジスト
膜７を除去することにより、その上層に付着したTi膜６
をリフトオフする。 本工程を実施したあと、電極膜であるTi膜６は、
（ｉ）に見られる如く、引出し電極Ｐの上層で切断され
る。

【同図（ｄ），（ｊ）参照】

次いで、レジスト膜８をマスクとして、素子分離およ
びドレインバスラインDBを形成するパターニングを行な
う。 この工程において、（ｊ）に示すように異物の混入等
によって、レジスト膜８に突起１〔前述の第１図も合わ
せて参照〕が生じることがある。

【同図（ｅ），（ｋ）参照】

このようなレジスト膜８をマスクとして、Ti膜６およ
び動作半導体層のａ−Si層４のエッチングを行なうと、
上記突起１の下層のTi膜６はエッチングされず、（ｋ）
に示すようにTi膜６にも突起６′が形成される。 しかし上述したように、本実施例ではTi膜６は引出し
電極Ｐの上層で切断されており、この部位の最上層はチ
ャネル保護膜５′となっている。

【同図（ｆ），（ｌ）参照】

従って、このあとITO膜のような透明導電膜からなる
約200nmの厚さの画素電極Ｅを形成する。 前述したように、Ti膜６に突起６′が画素電極形成領
域にまで突出した場合には、Ti膜６はドレインバスライ
ンDBに接続しているため、従来の製造方法では画素電極
Ｅとドレインバスラインが短絡してしまう。 しかし本実施例では、既に述べたようにTi膜６の突起
６′は、引出し電極Ｐの上層で分離しているので、画素
電極Ｅが突起６′上に重なった場合にも、ドレインバス
ラインDBと短絡することはない。 上記一実施例においては、引出し電極Ｐの配設位置を
画素電極Ｅの周縁部と重なり合うようにした。このよう
にした場合には、画素電極Ｅの端部と引出し電極Ｐの端
部が、ゲート絶縁膜３を介して対向するので、静電容量
を形成し、且つ、引出し電極ＰはゲートバスラインGBに
接続しているので、蓄積容量として作用し、従って、表
示品質が向上する。 なお、本実施例を実施するに際して、製造工程そのも
のは従来と何ら変わるところはなく、ゲート電極膜形成
工程において使用するフォトマスクのパターンを、一部
従来と変更するのみでよい。 〔発明の効果〕 以上説明した如く本発明によれば、ゲート電極および
ゲートバスライン形成時に、画素電極形成領域の周縁部
にドレインバスラインに平行な引出し電極を形成するこ
とにより、自己整合法を用いて引出し電極の上層に保護
膜を形成でき、この部位でソース，ドレイン電極となる
電極膜を切断することができ、その後のドレイン電極パ
ターン形成時にパターン異常が発生しても、点欠陥が発
生することを防止でき、しかも、蓄積容量を形成するこ
とも可能で、表示品質が向上する。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明一実施例説明図、 第３図は従来の問題点説明図である。 図において、１は突起、２は透明絶縁性基板（ガラス基
板）、３はゲート絶縁膜（SiN膜）、４は動作半導体層
（ａ−Si層）、５はチャネル保護膜（SiO₂膜）、５′は
保護膜、６は電極膜（Ti膜）、７および８はレジスト
膜、Ｇはゲート電極、Ｓはソース電極、Ｄはドレイン電
極、Ｅは画素電極、Ｐは引出し電極、GBはゲートバスラ
イン、DBはドレインバスラインを示す。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−62049（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G02F 1/136 G02F 1/13 101 G02F 1/1343 H01L 29/78

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】透明絶縁性基板（２）上に、マトリクス状
   に配列した複数個の画素電極（Ｅ）と、該画素電極対応
   に配設した薄膜トランジスタと、該薄膜トランジスタの
   ゲート電極（Ｇ）を前記画素の行ごとに共通に接続する
   複数本のゲートバスライン（GB）と、該ゲートバスライ
   ンに直交する方向に配設した複数本のドレインバスライ
   ン（DB）を具備した薄膜トランジスタマトリクスを製造
   するに際し、 前記透明絶縁性基板上に、ストライプ状のゲートバスラ
   インと、その片側に引き出したゲート電極と、その反対
   側の画素電極形成領域周辺部に、前記ドレインバスライ
   ン形成領域に平行に導出した引出し電極（Ｐ）とを有す
   るゲート電極膜を形成する工程と、 ゲート絶縁膜（３），動作半導体層（４）およびチャネ
   ル保護膜（５）をこの順に積層し、次いで、該チャネル
   保護膜上に背面露光法を用いて前記ゲート電極膜に自己
   整合したレジスト膜（７）を形成し、該レジスト膜をマ
   スクとして前記チャネル保護膜の露出部を選択的に除去
   することにより、前記引出し電極上に保護膜（５′）を
   残留させ、次いで、ソース，ドレイン電極となる電極膜
   （６）を形成した後、前記レジスト膜を除去して、その
   上に付着した電極膜をリフトオフすることにより、前記
   引出し電極上層の電極膜を除去する工程と、 素子分離およびドレインバスラインのパターン形成を行
   なった後、画素電極を形成する工程 とを含むことを特徴とする自己整合型薄膜トランジスタ
   マトリクスの製造方法。
2. 【請求項２】前記画素電極（Ｅ）を、その端部を前記引
   出し電極（Ｐ）上層の保護膜（５′）上に重ね合わせて
   形成することにより、各画素に画素電極と引出し電極と
   で構成した蓄積容量を付加することを特徴とする請求項
   １記載の自己整合型薄膜トランジスタマトリクスの製造
   方法。