JP2846682B2 - アクテイブマトリクス表示装置の薄膜トランジスタアレーの製造方法 - Google Patents
アクテイブマトリクス表示装置の薄膜トランジスタアレーの製造方法Info
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- JP2846682B2 JP2846682B2 JP33397389A JP33397389A JP2846682B2 JP 2846682 B2 JP2846682 B2 JP 2846682B2 JP 33397389 A JP33397389 A JP 33397389A JP 33397389 A JP33397389 A JP 33397389A JP 2846682 B2 JP2846682 B2 JP 2846682B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明はアクティブマトリクス表示装置の薄膜トラン
ジスタアレーの製造方法に関する。
ジスタアレーの製造方法に関する。
（ロ）従来の技術 近年、マトリクス配置された多数の画素単位の表示電
極毎にスイッチングトランジスタとして働く薄膜トラン
ジスタ（以下TFTと称する）を結合し、このTFTを駆動回
路としたアクティブマトリクス表示装置が開発されてい
る。この装置は各表示電極にTFTを介して画素情報を供
給し、この画素情報に応じた電界、電流、または電力に
よって、表示電極上に装備された液晶層、EL層あるいは
EC層に光学的変化を与え、可視表示を可能とするもので
ある［特公昭62−6674号公報］。
極毎にスイッチングトランジスタとして働く薄膜トラン
ジスタ（以下TFTと称する）を結合し、このTFTを駆動回
路としたアクティブマトリクス表示装置が開発されてい
る。この装置は各表示電極にTFTを介して画素情報を供
給し、この画素情報に応じた電界、電流、または電力に
よって、表示電極上に装備された液晶層、EL層あるいは
EC層に光学的変化を与え、可視表示を可能とするもので
ある［特公昭62−6674号公報］。
特に、現在ではポケッタブルTV用ディスプレイとし
て、上述の液晶層を用いたアクティブマトリクス型液晶
表示装置が注目を集めている。
て、上述の液晶層を用いたアクティブマトリクス型液晶
表示装置が注目を集めている。
第４図（ａ）に従来のアクティブマトリクス型液晶表
示装置に於けるTFTアレーの画素単位の平面図を示し、
同図（ｂ）にTFT位置のＡ−Ａ線断面図を示す。
示装置に於けるTFTアレーの画素単位の平面図を示し、
同図（ｂ）にTFT位置のＡ−Ａ線断面図を示す。
これらの同図のTFTは、液晶セルの一方の絶縁基板１
上に形成され、ゲートライン20の一部をなすゲート電極
２、基板全面に設けられたゲート絶縁膜３、局在した半
導体膜４、該半導体膜４のソース並びにドレイン位置の
夫々にオーミックコンタクトを構成する不純物半導体膜
5,5、ソース電極７並びにドレイン電極８の積層体から
なる所謂逆スタガータイプをなし、このソース電極７に
画素単位の表示電極６が結合されている。
上に形成され、ゲートライン20の一部をなすゲート電極
２、基板全面に設けられたゲート絶縁膜３、局在した半
導体膜４、該半導体膜４のソース並びにドレイン位置の
夫々にオーミックコンタクトを構成する不純物半導体膜
5,5、ソース電極７並びにドレイン電極８の積層体から
なる所謂逆スタガータイプをなし、このソース電極７に
画素単位の表示電極６が結合されている。
このような従来のアクティブマトリクス表示装置のTF
Tアレーの製造方法を工程順に以下に概説する。
Tアレーの製造方法を工程順に以下に概説する。
（１）．絶縁基板１上に配線用金属膜を成膜しフォトマ
スク及びフォトレジストを用いてゲート電極２を備える
ゲートライン20を形成する工程。
スク及びフォトレジストを用いてゲート電極２を備える
ゲートライン20を形成する工程。
（２）.P−CVD装置等を用いて、ゲート絶縁膜３、非単
結晶の半導体膜４、非単結晶の不純物半導体膜５を順次
成膜する工程。
結晶の半導体膜４、非単結晶の不純物半導体膜５を順次
成膜する工程。
（３）．フォトマスク及びフォトレジストを用いて上記
半導体膜４と不純物半導体膜５のエッチングを行う工
程。
半導体膜４と不純物半導体膜５のエッチングを行う工
程。
（４）．透明導電膜を成膜しフォトマスク及びフォトレ
ジストを用いて表示電極６を形成する工程。
ジストを用いて表示電極６を形成する工程。
（５）．配線用金属膜の成膜を行い、フォトマスク及び
フォトレジストを用いてソース電極７、並びにドレイン
電極８を備えるドレインライン80を形成する工程。
フォトレジストを用いてソース電極７、並びにドレイン
電極８を備えるドレインライン80を形成する工程。
（６）．上記両電極７、８間のチャンネル位置の上記不
純物半導体膜５をエッチングする工程。
純物半導体膜５をエッチングする工程。
（ハ）発明が解決しようとする課題 上述の如きアクティブマトリクス表示装置のTFTアレ
ーの製造方法によれば、TFTのパターンの加工精度はフ
ォトマスクと露光装置の能力で決まる。
ーの製造方法によれば、TFTのパターンの加工精度はフ
ォトマスクと露光装置の能力で決まる。
一般的に現在のフォトマスクのピッチ誤差は±１μ
ｍ、露光装置のアライメント誤差は±１μｍであるの
で、上述の従来の製造方法によれば、±２μｍのすなわ
ち０〜４μｍのパターン位置のシフトが発生し、この位
置シフトを見込んだ余裕のあるパターン設計が必要であ
った。そのため、画素寸法が30μｍ〜50μｍ角程度の高
画素集積の例えば、ハイビジョン対応の超高精細液晶表
示装置の如き表示装置を作製する場合には画素占有面積
率が大幅に低下するという不都合が生じていた。即ち、
画素占有面積が低下するという事は、表示画面が全体と
して暗くなり、表示品位が低下する欠点を招くことにな
る。
ｍ、露光装置のアライメント誤差は±１μｍであるの
で、上述の従来の製造方法によれば、±２μｍのすなわ
ち０〜４μｍのパターン位置のシフトが発生し、この位
置シフトを見込んだ余裕のあるパターン設計が必要であ
った。そのため、画素寸法が30μｍ〜50μｍ角程度の高
画素集積の例えば、ハイビジョン対応の超高精細液晶表
示装置の如き表示装置を作製する場合には画素占有面積
率が大幅に低下するという不都合が生じていた。即ち、
画素占有面積が低下するという事は、表示画面が全体と
して暗くなり、表示品位が低下する欠点を招くことにな
る。
（ニ）課題を解決するための手段 本発明のアクティブマトリクス表示装置のTFTアレー
の製造方法は、透光性基板上に不透明金属からなる複数
本のゲート配線を形成し、透光性のゲート絶縁膜を積層
形成した後、透光導電膜を成膜し、該透明導電膜上面に
レジストを塗布した状態で、上記ゲート配線をマスクと
した背面露光により該ゲート配線の反対パターンをなす
レジストを残存させ、該残存レジストをマスクに上記透
明導電膜をゲート配線に沿って分離するパターニング処
理を行い、続いて、再度レジストを塗布し、露光処理に
よりドレイン配線位置以外のレジストを残存させ、該残
存レジストをマスクに透明導電膜をドレイン配線に沿っ
て分離するパターニング処理を行うことにより、画素単
位の透明導電膜からなる多数の表示電極を得るものであ
る。
の製造方法は、透光性基板上に不透明金属からなる複数
本のゲート配線を形成し、透光性のゲート絶縁膜を積層
形成した後、透光導電膜を成膜し、該透明導電膜上面に
レジストを塗布した状態で、上記ゲート配線をマスクと
した背面露光により該ゲート配線の反対パターンをなす
レジストを残存させ、該残存レジストをマスクに上記透
明導電膜をゲート配線に沿って分離するパターニング処
理を行い、続いて、再度レジストを塗布し、露光処理に
よりドレイン配線位置以外のレジストを残存させ、該残
存レジストをマスクに透明導電膜をドレイン配線に沿っ
て分離するパターニング処理を行うことにより、画素単
位の透明導電膜からなる多数の表示電極を得るものであ
る。
（ホ）作用 本発明のアクティブマトリクス表示装置のTFTアレー
の製造方法によれば、半導体膜のエッチングレジストと
透明導電膜のエッチングレジストとを背面露光を用いて
ゲート電極を備えるゲート配線に自己整合的に形成する
ため、半導体膜はゲート電極上に、また透明導電膜はゲ
ート配線にオフセット状態に高精度に形成される。
の製造方法によれば、半導体膜のエッチングレジストと
透明導電膜のエッチングレジストとを背面露光を用いて
ゲート電極を備えるゲート配線に自己整合的に形成する
ため、半導体膜はゲート電極上に、また透明導電膜はゲ
ート配線にオフセット状態に高精度に形成される。
（ヘ）実施例 第１図に本発明の製造方法によって得られるアクティ
ブマトリクス表示装置のTFTアレーの画素単位の平面図
を示す。
ブマトリクス表示装置のTFTアレーの画素単位の平面図
を示す。
第１図のTFTアレイの製造方法をそのＢ−Ｂ線に沿っ
た第２図（ｉ）〜（viii）の製造工程図に従って、以下
に説明する。
た第２図（ｉ）〜（viii）の製造工程図に従って、以下
に説明する。
（１）．同図（ｉ）の第１工程 ガラスからなる透光性基板１上にCrあるいはTa等から
なるゲート電極部２が局部的に備えられたゲートライン
20をフォトマスクを用いて所定の形状に形成する。該ゲ
ートライン20は画素間を横方向に延在する如く複数本形
成され、各ゲートライン20のゲート電極部２は画素毎の
TFT構成位置に配置される。なお、該ゲートライン20の
表面を陽極酸化することでゲートの短絡事故を回避でき
る。
なるゲート電極部２が局部的に備えられたゲートライン
20をフォトマスクを用いて所定の形状に形成する。該ゲ
ートライン20は画素間を横方向に延在する如く複数本形
成され、各ゲートライン20のゲート電極部２は画素毎の
TFT構成位置に配置される。なお、該ゲートライン20の
表面を陽極酸化することでゲートの短絡事故を回避でき
る。
（２）．同図（ｉ）の第２工程 シリコン窒化膜あるいはシリコン酸化膜からなるゲー
ト絶縁膜３、アモルファスシリコン半導体膜S4、燐ドー
プのアモルファスシリコン不純物半導体膜S5をＰ−CVD
装置等を用いて順次成膜する。
ト絶縁膜３、アモルファスシリコン半導体膜S4、燐ドー
プのアモルファスシリコン不純物半導体膜S5をＰ−CVD
装置等を用いて順次成膜する。
（３）．同図（iii）の第３工程 ポジレジストを塗布し、背面露光によりゲート電極部
２を備えたゲートライン20位置以外のレジストを感光
し、続いて該レジストを再度フォトマスクを用いて表面
側から通常の露光を行い、ゲート電極部２上にアイラン
ド状にレジストR1を残存させ、該残存レジストR1をマス
クに上記半導体膜S4と不純物半導体膜S5をパターニング
し、TFTの半導体膜４とこれに同パターンで積層した不
純物半導体膜S51を得る。
２を備えたゲートライン20位置以外のレジストを感光
し、続いて該レジストを再度フォトマスクを用いて表面
側から通常の露光を行い、ゲート電極部２上にアイラン
ド状にレジストR1を残存させ、該残存レジストR1をマス
クに上記半導体膜S4と不純物半導体膜S5をパターニング
し、TFTの半導体膜４とこれに同パターンで積層した不
純物半導体膜S51を得る。
（４）．同図（iv）の第４工程 ITOからなる透明導電膜をスパッタリング等の方法で
全面に成膜し、ネガレジストを塗布した後、背面露光に
よりゲート電極部２を備えたゲートライン20の反転パタ
ーンをなすレジストR2を形成し、透明導電膜をパターニ
ングする。尚、上記の反転パターン形成は、ポジレジス
トのイメージリバーサル法でも作製可能である。
全面に成膜し、ネガレジストを塗布した後、背面露光に
よりゲート電極部２を備えたゲートライン20の反転パタ
ーンをなすレジストR2を形成し、透明導電膜をパターニ
ングする。尚、上記の反転パターン形成は、ポジレジス
トのイメージリバーサル法でも作製可能である。
この結果、透明導電膜は複数本のゲートライン20…間
隔より若干狭い幅をもって横方向に帯状に延在する複数
本の透明導電膜C6…に分割される。
隔より若干狭い幅をもって横方向に帯状に延在する複数
本の透明導電膜C6…に分割される。
（５）．同図（ｖ）の第５工程 レジストを塗布し、フォトマスクにより複数本のドレ
インライン80…の反転パターンのレジストR3を形成し
て、複数本の各透明導電膜C6…を夫々パターニングする
ことにより、単位画素毎の多数の表示電極６、６…を形
成する。この時の表示電極６、６…の形成は、同図に示
す如く、１μｍのオーバーエッチングが生じるようにエ
ッチングされる。
インライン80…の反転パターンのレジストR3を形成し
て、複数本の各透明導電膜C6…を夫々パターニングする
ことにより、単位画素毎の多数の表示電極６、６…を形
成する。この時の表示電極６、６…の形成は、同図に示
す如く、１μｍのオーバーエッチングが生じるようにエ
ッチングされる。
（６）．同図（vi）の第６工程 チタンやアルミなどの第２金属をスパッタリング等の
方法で成膜し、レジストを塗布し、さらにこれをフォト
マスクを用いて露光し、残存レジストR4をマスクに、第
２金属をパターニングすることにより、上記不純物半導
体膜S51上と上記表示電極６上とに跨って接合してこれ
らを結線する多数の配線であるソース電極７、７…、並
びに上記不純物半導体膜S51上に接合するドレイン電極
８…を備える複数本のドレインライン80…を得る。この
ように、不純物半導体膜S51上で両電極７、８を同時に
パターニング形成することでチャンネル寸法精度を得る
のが好ましい。
方法で成膜し、レジストを塗布し、さらにこれをフォト
マスクを用いて露光し、残存レジストR4をマスクに、第
２金属をパターニングすることにより、上記不純物半導
体膜S51上と上記表示電極６上とに跨って接合してこれ
らを結線する多数の配線であるソース電極７、７…、並
びに上記不純物半導体膜S51上に接合するドレイン電極
８…を備える複数本のドレインライン80…を得る。この
ように、不純物半導体膜S51上で両電極７、８を同時に
パターニング形成することでチャンネル寸法精度を得る
のが好ましい。
（７）．同図（vii）の第７工程 上記第６工程の結果露出した各TFTのチャネル部の不
純物半導体膜S51をエッチングによって除去して、半導
体膜４に対するドレイン電極部８、並びにソース電極７
のオーミックコンタクトを実現する不純物半導体膜５、
５を形成する。
純物半導体膜S51をエッチングによって除去して、半導
体膜４に対するドレイン電極部８、並びにソース電極７
のオーミックコンタクトを実現する不純物半導体膜５、
５を形成する。
但し、この不純物半導体膜５、５は、必ずしも必要で
なく、半導体膜４と両電極７、８との直接接合でもTFT
のスイッチング動作に支障のない接合状態が得られるな
ら、不純物半導体膜５、５を省略してもよい。この場合
には、前述の第２工程での不純物半導体膜S5の成膜が不
要となる。
なく、半導体膜４と両電極７、８との直接接合でもTFT
のスイッチング動作に支障のない接合状態が得られるな
ら、不純物半導体膜５、５を省略してもよい。この場合
には、前述の第２工程での不純物半導体膜S5の成膜が不
要となる。
以上の本発明実施例方法の工程により、フォトマスク
の使用枚数を削減して、フォトマスクの使用によるパタ
ーン位置のシフトの発生を抑制しているので、第１図の
平面図に示した様に、各表示電極６…が第６図（ａ）の
平面図の従来の表示電極６…より精度よく拡大されたア
クティブマトリクス表示装置のTFTアレーを作成するこ
とができる。
の使用枚数を削減して、フォトマスクの使用によるパタ
ーン位置のシフトの発生を抑制しているので、第１図の
平面図に示した様に、各表示電極６…が第６図（ａ）の
平面図の従来の表示電極６…より精度よく拡大されたア
クティブマトリクス表示装置のTFTアレーを作成するこ
とができる。
更に、本発明方法の他の実施例の工程を第３図に示
す。同図（ii）、（vii）は夫々前述の第２図（ii）、
（vii）の本発明の実施例工程に対応しており、該実施
例の他の工程は第２図の他の工程に準じるので、ここで
は省略する。
す。同図（ii）、（vii）は夫々前述の第２図（ii）、
（vii）の本発明の実施例工程に対応しており、該実施
例の他の工程は第２図の他の工程に準じるので、ここで
は省略する。
第３図（ii）は第２工程を示しており、まず、シリコ
ン窒化膜あるいはシリコン酸化膜からなるゲート絶縁膜
３、アモルファスシリコン半導体膜S4をＰ−CVD装置等
を用いて順次成膜する。続いて、フォトマスクを用いて
ゲート電極部２上のTFTチャンネル位置にチャンネル保
護絶縁膜10を所定の形状にパターニングする。尚、この
時のパターニング法としては、前述の第３工程と同じ
く、背面露光とフォトマスクによる表面露光により形成
したレジストをマスクにエッチングするのが好ましい。
ン窒化膜あるいはシリコン酸化膜からなるゲート絶縁膜
３、アモルファスシリコン半導体膜S4をＰ−CVD装置等
を用いて順次成膜する。続いて、フォトマスクを用いて
ゲート電極部２上のTFTチャンネル位置にチャンネル保
護絶縁膜10を所定の形状にパターニングする。尚、この
時のパターニング法としては、前述の第３工程と同じ
く、背面露光とフォトマスクによる表面露光により形成
したレジストをマスクにエッチングするのが好ましい。
その後、不純物半導体膜S5をＰ−CVD装置等で成膜す
る。該チャンネル保護絶縁膜10としては、たとえば、シ
リコン窒化膜あるいはシリコン酸化膜が使用できる。
る。該チャンネル保護絶縁膜10としては、たとえば、シ
リコン窒化膜あるいはシリコン酸化膜が使用できる。
第３図（vii）は第７工程を示しており、この工程
で、各TFTのチャンネル部の不純物半導体膜S51をエッチ
ングによって除去する時に、上記チャンネル保護絶縁膜
10が半導体膜４のチャンネル部までエッチングされるの
を防止する。
で、各TFTのチャンネル部の不純物半導体膜S51をエッチ
ングによって除去する時に、上記チャンネル保護絶縁膜
10が半導体膜４のチャンネル部までエッチングされるの
を防止する。
以上に述べた様に、本発明の製造方法を採用すること
により、例えば、高画素集積のハイビジョン対応の超高
精細液晶表示装置を作製する場合でも、表示電極６…の
拡大形成によって、画素占有面積率が高くなるので、表
示画面が明るい高品位の表示が可能となる。また、本発
明は液晶表示装置に限定されず、ELやEC表示装置に採用
してもその製造効果は同様である。
により、例えば、高画素集積のハイビジョン対応の超高
精細液晶表示装置を作製する場合でも、表示電極６…の
拡大形成によって、画素占有面積率が高くなるので、表
示画面が明るい高品位の表示が可能となる。また、本発
明は液晶表示装置に限定されず、ELやEC表示装置に採用
してもその製造効果は同様である。
（ト）発明の効果 本発明のアクティブマトリクス表示装置のTFTアレー
の製造方法は、半導体膜のパターニング及び透明導電膜
のパターニングに背面露光を用いた自己整合法を用いる
ので、フォトマスク精度やそのアラインメント誤差に影
響されず、特に、互いに近接配置される表示電極に対し
て非常に高精度のパターンニングが可能となる。従って
本発明によれば、高開口率の高精細のアクティブマトリ
クス表示装置を得ることができる。
の製造方法は、半導体膜のパターニング及び透明導電膜
のパターニングに背面露光を用いた自己整合法を用いる
ので、フォトマスク精度やそのアラインメント誤差に影
響されず、特に、互いに近接配置される表示電極に対し
て非常に高精度のパターンニングが可能となる。従って
本発明によれば、高開口率の高精細のアクティブマトリ
クス表示装置を得ることができる。
第１図は本発明の製造方法によって得られるアクティブ
マトリクス表示装置のTFTアレーの画素単位の平面図、
第２図（ｉ）〜（vii）は第１図のTFTアレーの製造工程
をそのＢ−Ｂ線に沿って示す工程断面図、第３図は本発
明方法のさらに他の実施例を示す工程断面図、第４図
（ａ）及び（ｂ）は従来のTFTアレーの画素単位の平面
図、及びそのＡ−Ａ線断面図。 １……透光性基板、２……ゲート電極部、３……ゲート
絶縁膜、４……半導体膜、５……不純物半導体膜、６…
…表示電極、７……ソース電極、８……ドレイン電極、
９……付加容量電極、10……チャンネル保護絶縁膜、20
……ゲートライン、80……ドレインライン。
マトリクス表示装置のTFTアレーの画素単位の平面図、
第２図（ｉ）〜（vii）は第１図のTFTアレーの製造工程
をそのＢ−Ｂ線に沿って示す工程断面図、第３図は本発
明方法のさらに他の実施例を示す工程断面図、第４図
（ａ）及び（ｂ）は従来のTFTアレーの画素単位の平面
図、及びそのＡ−Ａ線断面図。 １……透光性基板、２……ゲート電極部、３……ゲート
絶縁膜、４……半導体膜、５……不純物半導体膜、６…
…表示電極、７……ソース電極、８……ドレイン電極、
９……付加容量電極、10……チャンネル保護絶縁膜、20
……ゲートライン、80……ドレインライン。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 29/786 G02F 1/136 500 G02F 1/1343
Claims (2)
- 【請求項１】複数のゲート配線と該ゲート配線に交差す
る複数のドレイン配線との多数の交差点に、表示電極と
共に薄膜トランジスタを配置し、該薄膜トランジスタの
ゲートをゲート配線に、ドレインをドレイン配線に、並
びにソースを表示電極に結合するアクティブマトリクス
表示装置の薄膜トランジスタアレーの製造方法に於て、 透光性基板上に不透明金属からなる複数本のゲート配線
を形成し、透光性のゲート絶縁膜を積層形成した後、透
明導電膜を成膜し、該透明導電膜上面にレジストを塗布
した状態で、上記ゲート配線をマスクとした背面露光に
より該ゲート配線の反転パターンをなすレジストを残存
させ、該残存レジストをマスクに上記透明導電膜をゲー
ト配線に沿って分離するパターニング処理を行い、 続いて、再度レジストを塗布し、露光処理によりドレイ
ン配線位置以外のレジストを残存させ、該残存レジスト
をマスクとして透明導電膜をドレイン配線に沿って分離
するパターニング処理を行うことにより、 画素単位の透明導電膜からなる多数の表示電極を得るこ
とを特徴としたアクティブマトリクス表示装置の薄膜ト
ランジスタアレーの製造方法。 - 【請求項２】透光性基板上に第１金属によりゲート電極
部を備える複数本のゲート配線を形成する第１工程、ゲ
ート絶縁膜と半導体膜を成膜する第２工程、レジストを
塗布し、ゲート電極部を備える複数本のゲート配線をマ
スクとした基板背面からの露光により該ゲート配線位置
以外のレジストを感光すると共に、基板表面からの露光
処理によりゲート電極部以外のゲート配線位置のレジス
トを感光し、ゲート電極部にアイランド状のレジストを
残存させ、該レジストをマスクに半導体膜をパターニン
グする第３工程、 透明導電膜を成膜した後レジストを塗布し、ゲート電極
部を備える複数本のゲート配線をマスクとした基板背面
からの露光により該ゲート配線の反転パターンをなすレ
ジストを残存させ、該残存レジストをマスクに透明導電
膜をゲート配線に沿って分離するパターニング処理を行
う第４工程、 レジストを塗布し、露光処理によりドレイン電極部を備
える複数本のドレイン配線位置以外に対応するレジスト
を残存させ、該残存レジストをマスクに透明導電膜をド
レイン配線に沿って分離するパターニング処理を行い、
画素単位の透明導電膜からなる多数の表示電極を得る第
５工程、 第２金属によりドレイン電極部を備える複数本のドレイ
ン配線及び多数のソース電極を所定の形状に形成する第
６工程からなるアクティブマトリクス表示装置の薄膜ト
ランジスタアレーの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33397389A JP2846682B2 (ja) | 1989-12-21 | 1989-12-21 | アクテイブマトリクス表示装置の薄膜トランジスタアレーの製造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP33397389A JP2846682B2 (ja) | 1989-12-21 | 1989-12-21 | アクテイブマトリクス表示装置の薄膜トランジスタアレーの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03192730A JPH03192730A (ja) | 1991-08-22 |
| JP2846682B2 true JP2846682B2 (ja) | 1999-01-13 |
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|---|---|
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| US7838933B2 (en) * | 2006-12-22 | 2010-11-23 | Palo Alto Res Ct Inc | Printing method for high performance electronic devices |
-
1989
- 1989-12-21 JP JP33397389A patent/JP2846682B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03192730A (ja) | 1991-08-22 |
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