JP2850564B2 - 薄膜トランジスタマトリックス及びその製造方法 - Google Patents
薄膜トランジスタマトリックス及びその製造方法Info
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- JP2850564B2 JP2850564B2 JP3102996A JP10299691A JP2850564B2 JP 2850564 B2 JP2850564 B2 JP 2850564B2 JP 3102996 A JP3102996 A JP 3102996A JP 10299691 A JP10299691 A JP 10299691A JP 2850564 B2 JP2850564 B2 JP 2850564B2
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- layer
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Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタマトリ
ックス及びその製造方法に関する。近年，液晶ディスプ
レイ（ＬＣＤ），エレクトロルミネッセンス等の駆動素
子として，薄膜トランジスタ（ＴＦＴ）マトリックスが
使用されるようになった。このようなＴＦＴマトリック
スにおいては，数十万箇のＴＦＴが含まれ，製造の容易
性，製造歩留りの向上が強く要望されている。
ックス及びその製造方法に関する。近年，液晶ディスプ
レイ（ＬＣＤ），エレクトロルミネッセンス等の駆動素
子として，薄膜トランジスタ（ＴＦＴ）マトリックスが
使用されるようになった。このようなＴＦＴマトリック
スにおいては，数十万箇のＴＦＴが含まれ，製造の容易
性，製造歩留りの向上が強く要望されている。
【０００２】
【従来の技術】図４は従来のスタガー型ＴＦＴマトリッ
クスの平面図，図５(a), (b)は従来のスタガー型ＴＦＴ
マトリックスのＡ−Ａ断面図，Ｂ−Ｂ断面図であり，１
はガラス基板，２はＣｒ膜，３はＳｉＯ2 層，６はデー
タバスライン，７はドレイン電極，８はソース電極，９
はコンタクト層，10は動作半導体層, 11, 12はゲート絶
縁層，13はゲート電極，14はゲートバスラインを表す。
クスの平面図，図５(a), (b)は従来のスタガー型ＴＦＴ
マトリックスのＡ−Ａ断面図，Ｂ−Ｂ断面図であり，１
はガラス基板，２はＣｒ膜，３はＳｉＯ2 層，６はデー
タバスライン，７はドレイン電極，８はソース電極，９
はコンタクト層，10は動作半導体層, 11, 12はゲート絶
縁層，13はゲート電極，14はゲートバスラインを表す。
【０００３】以下，これらの図を参照しながら従来例に
ついて説明する。まず，ガラス板等の透明絶縁性基板１
にＣｒ膜を堆積し，それをパターニングして遮光膜２を
形成する。
ついて説明する。まず，ガラス板等の透明絶縁性基板１
にＣｒ膜を堆積し，それをパターニングして遮光膜２を
形成する。
【０００４】全面に遮光膜２の絶縁層としてＳｉＯ2 層
３を形成した後，ＩＴＯ層およびｎ+ 型ａ−Ｓｉ層を堆
積する。そのＩＴＯ層およびｎ+ 型ａ−Ｓｉ層をパター
ニングして，ドレイン電極７，ソース電極８，画素電極
15を形成する。
３を形成した後，ＩＴＯ層およびｎ+ 型ａ−Ｓｉ層を堆
積する。そのＩＴＯ層およびｎ+ 型ａ−Ｓｉ層をパター
ニングして，ドレイン電極７，ソース電極８，画素電極
15を形成する。
【０００５】全面を覆うｉ型ａ−Ｓｉ層，ＳｉＮx 層を
連続堆積し，それらとｎ+ 型ａ−Ｓｉ層を一括パターニ
ングしてコンタクト層９，動作半導体層10，ゲート絶縁
層11を形成する。
連続堆積し，それらとｎ+ 型ａ−Ｓｉ層を一括パターニ
ングしてコンタクト層９，動作半導体層10，ゲート絶縁
層11を形成する。
【０００６】その後，大画面ではＩＴＯ層だけではバス
ライン抵抗が高過ぎるので，Ａｌ等の金属を堆積し，そ
れをパターニングして，ドレイン電極７に接続する抵抗
の低いデータバスライン６を形成する。この場合，Ａｌ
の膜厚はバスラインの幅にもよるが6000Å程度が必要と
される。
ライン抵抗が高過ぎるので，Ａｌ等の金属を堆積し，そ
れをパターニングして，ドレイン電極７に接続する抵抗
の低いデータバスライン６を形成する。この場合，Ａｌ
の膜厚はバスラインの幅にもよるが6000Å程度が必要と
される。
【０００７】ゲートバスライン，データバスライン間の
絶縁層としてゲート絶縁層を兼ねるＳｉＮx 層12を形成
した後，全面にＡｌ等の金属を堆積し，それをパターニ
ングして，ゲート電極13及びそれに接続するゲートバス
ライン14を形成する。
絶縁層としてゲート絶縁層を兼ねるＳｉＮx 層12を形成
した後，全面にＡｌ等の金属を堆積し，それをパターニ
ングして，ゲート電極13及びそれに接続するゲートバス
ライン14を形成する。
【０００８】このようにしてＴＦＴマトリックスを完成
するが，この従来の構造には次のような問題点がある。
即ち，データバスライン６のＡｌ膜厚は6000Å程度が必
要であり，その上のＳｉＮx 層12は厚過ぎるとＴＦＴ特
性を悪化させるので，せいぜい3000Å程度に限定され，
そのため，データバスライン６とゲートバスライン14間
に短絡の生じたり，ゲートバスライン14がデータバスラ
イン６との段差部で断線を生じるといった問題がある。
するが，この従来の構造には次のような問題点がある。
即ち，データバスライン６のＡｌ膜厚は6000Å程度が必
要であり，その上のＳｉＮx 層12は厚過ぎるとＴＦＴ特
性を悪化させるので，せいぜい3000Å程度に限定され，
そのため，データバスライン６とゲートバスライン14間
に短絡の生じたり，ゲートバスライン14がデータバスラ
イン６との段差部で断線を生じるといった問題がある。
【０００９】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，データバスライン６とゲートバスライン14間に短
絡の生じたり，ゲートバスライン14がデータバスライン
６との段差部で断線を生じたりすることのない構造のＴ
ＦＴマトリックスの構造及びその製造方法を提供するこ
とを目的とする。
鑑み，データバスライン６とゲートバスライン14間に短
絡の生じたり，ゲートバスライン14がデータバスライン
６との段差部で断線を生じたりすることのない構造のＴ
ＦＴマトリックスの構造及びその製造方法を提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】図１(a), (b)は実施例の
ＴＦＴマトリックスの断面図，図２(a) 〜(f) は実施例
を示す工程順断面図, 図３(a), (b)はデータバスライン
の平坦化処理を説明するための断面図である。
ＴＦＴマトリックスの断面図，図２(a) 〜(f) は実施例
を示す工程順断面図, 図３(a), (b)はデータバスライン
の平坦化処理を説明するための断面図である。
【００１１】上記課題は，透明絶縁性基板１と, 該透明
絶縁性基板１を覆う透明絶縁層３と, 該透明絶縁層３に
表面の高さが該透明絶縁層３表面の高さとほぼ等しくな
るように埋め込まれた複数の平行なデータバスライン６
と, 該透明絶縁層３上に順次積層されたソース・ドレイ
ン電極７，８，動作半導体層10，ゲート絶縁層11, 12，
ゲート電極13と, 絶縁層12を介して該複数の平行なデー
タバスライン６と直交する複数の平行なゲートバスライ
ン14を有することを特徴とする薄膜トランジスタマトリ
ックスによって解決される。
絶縁性基板１を覆う透明絶縁層３と, 該透明絶縁層３に
表面の高さが該透明絶縁層３表面の高さとほぼ等しくな
るように埋め込まれた複数の平行なデータバスライン６
と, 該透明絶縁層３上に順次積層されたソース・ドレイ
ン電極７，８，動作半導体層10，ゲート絶縁層11, 12，
ゲート電極13と, 絶縁層12を介して該複数の平行なデー
タバスライン６と直交する複数の平行なゲートバスライ
ン14を有することを特徴とする薄膜トランジスタマトリ
ックスによって解決される。
【００１２】また，透明絶縁性基板１上に透明絶縁層３
を形成する第１の工程と，該透明絶縁層３上に複数の平
行な溝を有するマスク４を用いて該透明絶縁層３をエッ
チングし，該透明絶縁層３に開孔５を形成した後，該開
孔５を金属層で埋め込んで，表面の高さが該透明絶縁層
３表面の高さとほぼ等しい複数の平行なデータバスライ
ン６を形成する第２の工程と，全面に透明導電体を被着
した後それをパターニングして，ドレイン電極７及びソ
ース電極８を形成する第３の工程と，全面に半導体層を
堆積した後それをパターニングして，該ドレイン電極７
及び該ソース電極８間の該透明絶縁層３上から両側の該
ドレイン電極７及び該ソース電極８上に展延する動作半
導体層10を形成する第４の工程と，該動作半導体層10を
覆い全面に展延するゲート絶縁層12を形成する第５の工
程と, 該ゲート絶縁層12上に金属層を堆積した後それを
パターニングして，該動作半導体層10上にゲート電極13
及び該ゲート電極13に接続しかつ該複数の平行なデータ
バスライン６と該ゲート絶縁層12を介して直交する複数
の平行なゲートバスライン14を形成する第６の工程を有
し，該第１の工程乃至該第６の工程をこの順序で行う薄
膜トランジスタマトリックスの製造方法によって解決さ
れる。
を形成する第１の工程と，該透明絶縁層３上に複数の平
行な溝を有するマスク４を用いて該透明絶縁層３をエッ
チングし，該透明絶縁層３に開孔５を形成した後，該開
孔５を金属層で埋め込んで，表面の高さが該透明絶縁層
３表面の高さとほぼ等しい複数の平行なデータバスライ
ン６を形成する第２の工程と，全面に透明導電体を被着
した後それをパターニングして，ドレイン電極７及びソ
ース電極８を形成する第３の工程と，全面に半導体層を
堆積した後それをパターニングして，該ドレイン電極７
及び該ソース電極８間の該透明絶縁層３上から両側の該
ドレイン電極７及び該ソース電極８上に展延する動作半
導体層10を形成する第４の工程と，該動作半導体層10を
覆い全面に展延するゲート絶縁層12を形成する第５の工
程と, 該ゲート絶縁層12上に金属層を堆積した後それを
パターニングして，該動作半導体層10上にゲート電極13
及び該ゲート電極13に接続しかつ該複数の平行なデータ
バスライン６と該ゲート絶縁層12を介して直交する複数
の平行なゲートバスライン14を形成する第６の工程を有
し，該第１の工程乃至該第６の工程をこの順序で行う薄
膜トランジスタマトリックスの製造方法によって解決さ
れる。
【００１３】また，該透明絶縁層３上に複数の平行な溝
を有するマスク４を用いて該透明絶縁層３をエッチング
し，該透明絶縁層３に開孔５を形成した後，該開孔５を
埋め込む金属層表面の高さが該透明絶縁層３表面の高さ
とほぼ等しくなるように全面に金属層を堆積し，該マス
ク４上の該金属層を該マスク４とともに除去し，該開孔
５周縁部に生じた該金属層のバリ6aを光を照射すること
により溶融してなだらかにし，該透明絶縁層３に埋め込
まれた複数の平行なデータバスライン６を形成する第２
の工程を有する薄膜トランジスタマトリックスの製造方
法によって解決される。
を有するマスク４を用いて該透明絶縁層３をエッチング
し，該透明絶縁層３に開孔５を形成した後，該開孔５を
埋め込む金属層表面の高さが該透明絶縁層３表面の高さ
とほぼ等しくなるように全面に金属層を堆積し，該マス
ク４上の該金属層を該マスク４とともに除去し，該開孔
５周縁部に生じた該金属層のバリ6aを光を照射すること
により溶融してなだらかにし，該透明絶縁層３に埋め込
まれた複数の平行なデータバスライン６を形成する第２
の工程を有する薄膜トランジスタマトリックスの製造方
法によって解決される。
【００１４】
【作用】本発明によれば，データバスライン６は透明絶
縁層３に埋め込まれ，その表面の高さは透明絶縁層３表
面の高さとほぼ等しくなるので，その上にゲート絶縁層
12を介して直交するゲートバスライン14は平坦に形成さ
れ，ゲートバスライン14とデータバスライン６の短絡や
ゲートバスライン14の断線の生じることがない。したが
って，ＴＦＴマトリックスの製造歩留りが高くなる。
縁層３に埋め込まれ，その表面の高さは透明絶縁層３表
面の高さとほぼ等しくなるので，その上にゲート絶縁層
12を介して直交するゲートバスライン14は平坦に形成さ
れ，ゲートバスライン14とデータバスライン６の短絡や
ゲートバスライン14の断線の生じることがない。したが
って，ＴＦＴマトリックスの製造歩留りが高くなる。
【００１５】
【実施例】図２(a) 〜(f) は実施例を示す工程順断面図
で，図４のＡ−Ａ断面に相当するＡ−Ａ断面図を示して
いる。以下，これらの図を参照しながら，本発明の実施
例について説明する。
で，図４のＡ−Ａ断面に相当するＡ−Ａ断面図を示して
いる。以下，これらの図を参照しながら，本発明の実施
例について説明する。
【００１６】図２(a) 参照 透明絶縁性基板としてガラス基板１上にＣｒ膜２をスパ
ッタ法により1000Åの厚さに堆積し，それを動作半導体
層とデータバスラインの下部に残すようにパターニグす
る。動作半導体層下部のＣｒ膜２は遮光膜となり，デー
タバスライン下部のＣｒ膜２はエッチングストッパとな
る。
ッタ法により1000Åの厚さに堆積し，それを動作半導体
層とデータバスラインの下部に残すようにパターニグす
る。動作半導体層下部のＣｒ膜２は遮光膜となり，デー
タバスライン下部のＣｒ膜２はエッチングストッパとな
る。
【００１７】図２(b) 参照 全面に透明絶縁層としてＳｉＯ2 層３を，プラズマＣＶ
Ｄ法により6000Åの厚さに堆積し，その上にレジストを
塗布し，データバスライン形成部に複数の平行な溝を開
口するレジストマスク４を形成する。レジストマスク４
をマスクにしてフッ酸系エッチング液を用いてＳｉＯ2
層３をエッチングし，開孔５を形成する，この時，Ｃｒ
膜２はエッチングストッパとなる。
Ｄ法により6000Åの厚さに堆積し，その上にレジストを
塗布し，データバスライン形成部に複数の平行な溝を開
口するレジストマスク４を形成する。レジストマスク４
をマスクにしてフッ酸系エッチング液を用いてＳｉＯ2
層３をエッチングし，開孔５を形成する，この時，Ｃｒ
膜２はエッチングストッパとなる。
【００１８】図２(c) 参照 スパッタ法により，全面にデータバスライン形成用金属
としてＡｌを堆積し，開孔５を埋め込む。レジストマス
ク４上にもＡｌが堆積する。レジストマスク４を剥離
し，その上のＡｌも同時にリフトオフすることにより，
ＳｉＯ2 層３に埋め込まれたデータバスライン６を形成
する。この時，データバスライン６の高さはＳｉＯ2 層
３表面の高さにほぼ等しくなる。
としてＡｌを堆積し，開孔５を埋め込む。レジストマス
ク４上にもＡｌが堆積する。レジストマスク４を剥離
し，その上のＡｌも同時にリフトオフすることにより，
ＳｉＯ2 層３に埋め込まれたデータバスライン６を形成
する。この時，データバスライン６の高さはＳｉＯ2 層
３表面の高さにほぼ等しくなる。
【００１９】図２(d) 参照 スパッタ法により，全面にソース・ドレイン用金属とし
てＩＴＯ等の透明導電体を500 Åの厚さに堆積し, つづ
いてｎ+ ａ−Ｓｉを500 Åの厚さに堆積する。ＩＴＯ層
とｎ+ ａ−Ｓｉをレジストマスクを用いてエッチング
し，ＩＴＯのドレイン電極７及びソース電極８，さらに
それらの上にｎ+ ａ−Ｓｉのコンタクト層９を形成す
る。ドレイン電極７はデータバスライン６に電気的に接
続するように形成する。
てＩＴＯ等の透明導電体を500 Åの厚さに堆積し, つづ
いてｎ+ ａ−Ｓｉを500 Åの厚さに堆積する。ＩＴＯ層
とｎ+ ａ−Ｓｉをレジストマスクを用いてエッチング
し，ＩＴＯのドレイン電極７及びソース電極８，さらに
それらの上にｎ+ ａ−Ｓｉのコンタクト層９を形成す
る。ドレイン電極７はデータバスライン６に電気的に接
続するように形成する。
【００２０】図２(e) 参照 プラズマＣＶＤ法により，厚さ500 Åのａ−Ｓｉ層，厚
さ500 ÅのＳｉＮx 層を連続堆積する。その上にレジス
トを塗布し，それをパターニングしてレジストマスクを
形成し，そのレジストマスクをマスクにしてＣＦ4 系の
エッチングガスを用いてＳｉＮx 層，ａ−Ｓｉ層，ｎ+
ａ−Ｓｉ層をエッチングし，ゲート絶縁層11, 動作半導
体層10, コンタクト層９を形成する。このようにして，
ＴＦＴの素子分離を行う。
さ500 ÅのＳｉＮx 層を連続堆積する。その上にレジス
トを塗布し，それをパターニングしてレジストマスクを
形成し，そのレジストマスクをマスクにしてＣＦ4 系の
エッチングガスを用いてＳｉＮx 層，ａ−Ｓｉ層，ｎ+
ａ−Ｓｉ層をエッチングし，ゲート絶縁層11, 動作半導
体層10, コンタクト層９を形成する。このようにして，
ＴＦＴの素子分離を行う。
【００２１】図２(f) 参照 プラズマＣＶＤ法により，全面に厚さ2500ÅのＳｉＮx
層を堆積し，ゲート絶縁層12を形成する。このゲート絶
縁層12はデータバスライン６とゲートバスラインの交差
部の層間絶縁層も兼ねる。
層を堆積し，ゲート絶縁層12を形成する。このゲート絶
縁層12はデータバスライン６とゲートバスラインの交差
部の層間絶縁層も兼ねる。
【００２２】その後，スパッタ法により，全面にＡｌを
6000Åの厚さに堆積し，それをパターニングして動作半
導体層10の上部にゲート電極13, 及びゲート電極13に接
続しゲート絶縁層12を介してデータバスライン６と直交
する複数の平行なゲートバスライン14を形成する。
6000Åの厚さに堆積し，それをパターニングして動作半
導体層10の上部にゲート電極13, 及びゲート電極13に接
続しゲート絶縁層12を介してデータバスライン６と直交
する複数の平行なゲートバスライン14を形成する。
【００２３】図１(a), (b)はこのようにして完成したＴ
ＦＴマトリックスの断面図であり，(a) は素子を含むＡ
−Ａ断面図，(b)はデータバスライン６とゲートバスラ
イン14の交差部を含むＢ−Ｂ断面図である。
ＦＴマトリックスの断面図であり，(a) は素子を含むＡ
−Ａ断面図，(b)はデータバスライン６とゲートバスラ
イン14の交差部を含むＢ−Ｂ断面図である。
【００２４】図１(b) に見るように，データバスライン
６の表面はＳｉＯ2 膜３の表面と等しい高さに形成され
るので，ゲートバスライン14はデータバスライン６との
交差部においても平坦に形成され，交差部でデータバス
ライン６と短絡したり，断線したりすることはない。
６の表面はＳｉＯ2 膜３の表面と等しい高さに形成され
るので，ゲートバスライン14はデータバスライン６との
交差部においても平坦に形成され，交差部でデータバス
ライン６と短絡したり，断線したりすることはない。
【００２５】製造の途中において，スパッタ法により，
全面にデータバスライン形成用Ａｌを堆積し，開孔５を
埋め込み，レジストマスク４上のＡｌをリフトオフした
時，レジストマスク４の形状やＡｌの成膜条件によって
は完全には平坦化されず，開孔５の周縁部にＡｌのバリ
を生じることがある。
全面にデータバスライン形成用Ａｌを堆積し，開孔５を
埋め込み，レジストマスク４上のＡｌをリフトオフした
時，レジストマスク４の形状やＡｌの成膜条件によって
は完全には平坦化されず，開孔５の周縁部にＡｌのバリ
を生じることがある。
【００２６】図３(a), (b)はその際のデータバスライン
の平坦化処理を説明するための図である。図３(a) はＡ
ｌのバリ6aの生じた状態を示し，(b) はそれに対してレ
ーザ光を照射してＡｌのバリ6aを溶融してリフローさ
せ，角をなだらかにしてほぼ平坦化した状態を示す。
の平坦化処理を説明するための図である。図３(a) はＡ
ｌのバリ6aの生じた状態を示し，(b) はそれに対してレ
ーザ光を照射してＡｌのバリ6aを溶融してリフローさ
せ，角をなだらかにしてほぼ平坦化した状態を示す。
【００２７】透明絶縁性基板３として軟化点がＡｌの融
点(660℃）より低いガラス基板を用いる時は，ガラス基
板を軟化点以下に保持するために瞬間的に光を照射し，
不透明なＡｌ部分にのみ光を吸収させ，Ａｌのバリ6aの
リフローを行うようにする。光源としてレーザ，ハロゲ
ンランプ等を使用することができる。また，この平坦化
処理はソース・ドレイン電極が透明であれば，ソース・
ドレイン電極形成後でも行うことができる。
点(660℃）より低いガラス基板を用いる時は，ガラス基
板を軟化点以下に保持するために瞬間的に光を照射し，
不透明なＡｌ部分にのみ光を吸収させ，Ａｌのバリ6aの
リフローを行うようにする。光源としてレーザ，ハロゲ
ンランプ等を使用することができる。また，この平坦化
処理はソース・ドレイン電極が透明であれば，ソース・
ドレイン電極形成後でも行うことができる。
【００２８】
【発明の効果】以上説明したように，本発明によればデ
ータバスライン６の表面の高さが絶縁層３の表面の高さ
とほぼ等しいから，ゲートバスライン14はデータバスラ
イン６との交差部においても絶縁層12を介して平坦に形
成され，交差部でデータバスライン６と短絡したり，断
線したりすることはない。
ータバスライン６の表面の高さが絶縁層３の表面の高さ
とほぼ等しいから，ゲートバスライン14はデータバスラ
イン６との交差部においても絶縁層12を介して平坦に形
成され，交差部でデータバスライン６と短絡したり，断
線したりすることはない。
【００２９】本発明はＴＦＴマトリックスの製造歩留り
を向上する効果を奏し，液晶ディスプレイパネルの歩留
り向上に寄与するものである。
を向上する効果を奏し，液晶ディスプレイパネルの歩留
り向上に寄与するものである。
【図１】実施例のＴＦＴマトリックスの断面図であり，
(a) はＡ−Ａ断面図，(b) はＢ−Ｂ断面図である。
(a) はＡ−Ａ断面図，(b) はＢ−Ｂ断面図である。
【図２】(a) 〜 (f)は実施例を示す工程順断面図であ
る。
る。
【図３】(a), (b)はデータバスラインの平坦化処理を説
明するための断面図である。
明するための断面図である。
【図４】従来のスタガー型ＴＦＴマトリックスの平面図
である。
である。
【図５】従来のスタガー型ＴＦＴマトリックスの断面図
であり，(a) はＡ−Ａ断面図，(b) はＢ−Ｂ断面図であ
る。
であり，(a) はＡ−Ａ断面図，(b) はＢ−Ｂ断面図であ
る。
１は透明絶縁性基板であってガラス基板 ２は遮光膜でありエッチングストッパであってＣｒ膜 ３は透明絶縁層であってＳｉＯ2 層 ４はマスクであってレジストマスク ５は開孔 ６はデータバスライン 6aはバリであってＡｌのバリ ７はドレイン電極であってＩＴＯ層 ８はソース電極であってＩＴＯ層 ９はコンタクト層であってｎ+ ａ−Ｓｉ層 10は動作半導体層であってａ−Ｓｉ層 11はゲート絶縁層であってＳｉＮx 層 12は絶縁層でありゲート絶縁層であってＳｉＮx 層 13はゲート電極 14はゲートバスライン 15は画素電極
フロントページの続き (72)発明者 田中 稔一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平２−39030（ＪＰ，Ａ) 特開 昭62−192784（ＪＰ，Ａ) 特開 平１−173646（ＪＰ，Ａ) 特開 昭61−84066（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 G02F 1/1343 G02F 1/136 500 H01L 21/336
Claims (3)
- 【請求項１】 透明絶縁性基板(1) と,該透明絶縁性基
板(1)を覆う透明絶縁層(3) と,該透明絶縁層(3) に表面
の高さが該透明絶縁層(3) 表面の高さとほぼ等しくなる
ように埋め込まれた複数の平行なデータバスライン(6)
と,該透明絶縁層(3) 上に順次積層されたソース・ドレ
イン電極(7, 8)，動作半導体層(10)，ゲート絶縁層(11,
12)，ゲート電極(13)と,絶縁層(12)を介して該複数の
平行なデータバスライン(6) と直交する複数の平行なゲ
ートバスライン(14)を有することを特徴とする薄膜トラ
ンジスタマトリックス。 - 【請求項２】 透明絶縁性基板(1) 上に透明絶縁層(3)
を形成する第１の工程と，該透明絶縁層(3) 上に複数の
平行な溝を有するマスク(4) を用いて該透明絶縁層(3)
をエッチングし，該透明絶縁層(3) に開孔(5) を形成し
た後，該開孔(5)を金属層で埋め込んで，表面の高さが
該透明絶縁層(3) 表面の高さとほぼ等しい複数の平行な
データバスライン(6) を形成する第２の工程と，全面に
透明導電体を被着した後それをパターニングして，ドレ
イン電極(7) 及びソース電極(8) を形成する第３の工程
と，全面に半導体層を堆積した後それをパターニングし
て，該ドレイン電極(7) 及び該ソース電極(8) 間の該透
明絶縁層(3) 上から両側の該ドレイン電極(7) 及び該ソ
ース電極(8) 上に展延する動作半導体層(10)を形成する
第４の工程と，該動作半導体層(10)を覆い全面に展延す
るゲート絶縁層(12)を形成する第５の工程と,該ゲート
絶縁層(12)上に金属層を堆積した後それをパターニング
して，該動作半導体層(10)上にゲート電極(13)及び該ゲ
ート電極(13)に接続しかつ該複数の平行なデータバスラ
イン(6) と該ゲート絶縁層(12)を介して直交する複数の
平行なゲートバスライン(14)を形成する第６の工程を有
し，該第１の工程乃至該第６の工程をこの順序で行うこ
とを特徴とする薄膜トランジスタマトリックスの製造方
法。 - 【請求項３】 該透明絶縁層(3) 上に複数の平行な溝を
有するマスク(4) を用いて該透明絶縁層(3) をエッチン
グし，該透明絶縁層(3) に開孔(5) を形成した後，該開
孔(5) を埋め込む金属層表面の高さが該透明絶縁層(3)
表面の高さとほぼ等しくなるように全面に金属層を堆積
し，該マスク(4) 上の該金属層を該マスク(4) とともに
除去し，該開孔(5) 周縁部に生じた該金属層のバリ(6a)
を光を照射することにより溶融してなだらかにし，該透
明絶縁層(3)に埋め込まれた複数の平行なデータバスラ
イン(6) を形成する第２の工程を有することを特徴とす
る請求項２記載の薄膜トランジスタマトリックスの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102996A JP2850564B2 (ja) | 1991-05-09 | 1991-05-09 | 薄膜トランジスタマトリックス及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102996A JP2850564B2 (ja) | 1991-05-09 | 1991-05-09 | 薄膜トランジスタマトリックス及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04334061A JPH04334061A (ja) | 1992-11-20 |
| JP2850564B2 true JP2850564B2 (ja) | 1999-01-27 |
Family
ID=14342302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3102996A Expired - Lifetime JP2850564B2 (ja) | 1991-05-09 | 1991-05-09 | 薄膜トランジスタマトリックス及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850564B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100846006B1 (ko) * | 2003-11-28 | 2008-07-11 | 니폰 제온 가부시키가이샤 | 액티브 매트릭스 표시 장치 및 박막 트랜지스터 집적 회로 장치 |
Families Citing this family (3)
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|---|---|---|---|---|
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| KR101133767B1 (ko) * | 2005-03-09 | 2012-04-09 | 삼성전자주식회사 | 유기 박막 트랜지스터 표시판 및 그 제조 방법 |
| CN103311312A (zh) | 2013-06-07 | 2013-09-18 | 京东方科技集团股份有限公司 | 薄膜场效应晶体管及其驱动方法、阵列基板、显示装置 |
-
1991
- 1991-05-09 JP JP3102996A patent/JP2850564B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100846006B1 (ko) * | 2003-11-28 | 2008-07-11 | 니폰 제온 가부시키가이샤 | 액티브 매트릭스 표시 장치 및 박막 트랜지스터 집적 회로 장치 |
| US8064003B2 (en) | 2003-11-28 | 2011-11-22 | Tadahiro Ohmi | Thin film transistor integrated circuit device, active matrix display device, and manufacturing methods of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04334061A (ja) | 1992-11-20 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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