JP4949656B2 - 半導体装置およびその製造方法 - Google Patents
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Description
10 層間絶縁膜
12a〜12d 配線
20 層間絶縁膜
30 容量素子
32 下部電極
34 容量絶縁膜
36 上部電極
40 拡散防止膜
50 層間絶縁膜
52a〜52c ビアプラグ
60 絶縁膜
70 層間絶縁膜
72a〜72c 配線
Claims (8)
- 半導体基板上に設けられた第1の絶縁膜と、
前記第1の絶縁膜の溝に埋め込まれた第1および第2の導体と、
前記第1の絶縁膜および前記第1の導体上に設けられた第2の絶縁膜と、
前記第2の絶縁膜上に設けられた下部電極と、
前記下部電極上における前記第1の導体の少なくとも一部に対向する領域に設けられた容量絶縁膜と、
前記容量絶縁膜上に設けられた上部電極と、
前記上部電極および前記第2の絶縁膜上に設けられた第3の絶縁膜と、
前記第2の絶縁膜および前記第3の絶縁膜を貫通し、前記第2の導体に達する溝に埋め込まれた第3の導体と、
を備え、
前記第2の絶縁膜と前記下部電極との界面は、略平坦であり、
前記第2の絶縁膜における前記第1の絶縁膜および前記第1の導体側の面は、前記容量絶縁膜に対向する位置に凹凸を有し、
前記第1の導体と、前記下部電極との間に配線が形成されていないことを特徴とする半導体装置。 - 半導体基板上に設けられた第1の絶縁膜と、
前記第1の絶縁膜の溝に埋め込まれた第1および第2の導体と、
前記第1の絶縁膜および前記第1の導体上に設けられた第2の絶縁膜と、
前記第2の絶縁膜上に設けられた下部電極と、
前記下部電極上における前記第1の導体の少なくとも一部に対向する領域に設けられた容量絶縁膜と、
前記容量絶縁膜上に設けられた上部電極と、
前記上部電極および前記第2の絶縁膜上に設けられた第3の絶縁膜と、
前記第2の絶縁膜および前記第3の絶縁膜を貫通し、前記第2の導体に達する溝に埋め込まれた第3の導体と、
を備え、
前記第2の絶縁膜と前記下部電極との界面は、前記容量絶縁膜に対向する位置における前記第2の絶縁膜と、前記第1の絶縁膜および前記第1の導体側との界面よりも平坦に構成され、
前記第1の導体と、前記下部電極との間に配線が形成されていないことを特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記第1の導体の表面は、前記第1の絶縁膜の表面に対して窪んでいる半導体装置。 - 請求項1乃至3いずれか一項に記載の半導体装置において、
前記第2の絶縁膜は、拡散防止膜を介して、前記第1の絶縁膜および前記第1の導体上に設けられている半導体装置。 - 請求項1乃至4いずれか一項に記載の半導体装置において、
前記第1の導体は、電源配線である半導体装置。 - 請求項1乃至5いずれか一項に記載の半導体装置において、
前記第1および第2の導体は、銅を主成分とする金属である半導体装置。 - 半導体基板上に第1の絶縁膜を形成し、前記第1の絶縁膜に溝を形成する工程と、
前記第1の絶縁膜の溝に埋め込まれるように第1および第2の導体を形成する工程と、
前記第1の絶縁膜および前記第1および第2の導体上に、第2の絶縁膜を形成する工程と、
前記第2の絶縁膜の表面を平坦化する工程と、
平坦化された前記第2の絶縁膜上に、下部電極を形成する工程と、
前記下部電極上における前記第1の導体の少なくとも一部に対向する領域に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部電極を形成する工程と、
前記上部電極および前記第2の絶縁膜上に、第3の絶縁膜を形成する工程と、
前記第3の絶縁膜の表面を平坦化する工程と、
前記第2の絶縁膜および前記第3の絶縁膜を貫通し、前記第2の導体に達する溝を形成した後、前記第2の絶縁膜および前記第3の絶縁膜に埋め込まれた第3の導体を形成する工程と、
を含み、
第2の絶縁膜を形成する前記工程と、下部電極を形成する前記工程との間に配線を形成する工程を含まないことを特徴とする半導体装置の製造方法。 - 請求項7に記載の半導体装置の製造方法において、
前記第1および第2の導体を形成する工程においては、当該導体として銅を主成分とする金属をダマシン法により形成する半導体装置の製造方法。
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