TWI544597B - 積體電路元件以及半導體製程 - Google Patents

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Description

積體電路元件以及半導體製程
本發明有關於堆疊式積體電路(stacked integrated circuit)，且特別是有關於應用在三維堆疊技術(three-dimensional stacking technology)的矽穿孔結構及其製作方法。
三維的晶圓對晶圓、晶片對晶圓、或是晶片對晶片的垂直堆疊技術的目標是垂直堆疊多層主動元件，例如處理器(processor)、可程式元件(programmable device)以及記憶體元件，以縮短平均導線長度(average wire length)，進而減少內連線的RC延遲(RC delay)以及增加系統效能。在單一晶圓上或是在晶片對晶圓的垂直堆疊結構中的三維內連線所面臨的主要挑戰是穿矽導孔(through-silicon via，TSV)，其提供高阻抗訊號(high impedance signal)一訊號路徑，以使其自晶圓的一側橫越晶圓而到達晶圓的另一側。穿矽導孔通常填滿導電材料且完全貫穿層狀結構以接觸並連接接合層之其他的穿矽導孔以及導體。一般而言，因為銅的電阻低於大部分常用的金屬的電阻且具有較高的載流量(current carrying capacity)，因此，銅已成為作為穿矽導孔金屬化的金屬選項。這些特性對於在高度積體化且高元件速度的情況下提高電流密度是相當重要的。再者，銅的導熱性佳且純度高。製作穿矽導孔是用於三維堆疊技術的其中一種主要技術。因此，業界致力於形成無孔洞的結構(void-free feature)。以前會以銅電鍍製程填滿具有高深寬比(aspect ratio)的穿矽導孔(深寬比大於3：1)，然後進行移除材料的製程(例如化學機械研磨製程)，以平坦化並從晶圓的頂面移除額外的金屬或是過度沈積層(overburden)，且僅留下在穿矽導孔中的導電材料。沈積在晶圓的頂面或是晶圓表面的場區(field region)上的某些過度沈積層將使化學機械研磨製程的時間拉長。再者，銅電鍍製程常會製作出導電插塞(conductive plug)具有缺陷(例如孔洞或是裂縫)的穿矽導孔。在製作電子元件的過程中，孔洞或是裂縫可能會導致一連串的問題。
本發明一實施例提供一種積體電路元件，包括一半導體基板，具有一正面與一背面，且一積體電路組件形成於正面上；一層間介電層，形成於半導體基板的正面上；一接觸插塞，形成於層間介電層中並電性連接積體電路組件；以及一導孔結構，形成於層間介電層中並延伸穿過半導體基板，其中導孔結構包括一金屬層、圍繞金屬層的一金屬晶種層、圍繞金屬晶種層的一阻障層、以及位於金屬層與金屬晶種層之間的一阻擋層，阻擋層包括鎂、鐵、鈷、鎳、鈦、鉻、鉭、鎢或鎘之至少其中之一。
本發明一實施例提供一種半導體元件，包括一半導體基板，具有一正面與一背面，且一積體電路組件形成於正面上；一層間介電層，形成於半導體基板的正面上；一接觸插塞，形成於層間介電層中並電性連接積體電路組件；以及一導孔結構，形成於層間介電層中並延伸穿過半導體基板，其中導孔結構包括一銅層、圍繞銅層的一銅晶種層、圍繞銅晶種層的一阻障層、以及位於銅層與銅晶種層之間的一錳層，導孔結構包括一暴露於半導體基板的背面的端部。
本發明一實施例提供一種半導體製程，包括提供一半導體基板，其具有一正面與一背面；形成一由半導體基板的正面延伸入至少部分半導體基板中的開口，其中開口的深寬比大於；於開口中形成一金屬晶種層，其中金屬晶種層包括相鄰於開口的側壁的一側壁部分以及相鄰於開口的底部的一底部部分；於至少部分的金屬晶種層的側壁部分上形成一阻擋層；以及於阻擋層與金屬晶種層上鍍一金屬層，以填滿開口，其中阻擋層包括鎂、鐵、鈷、鎳、鈦、鉻、鉭、鎢或鎘之至少其中之一。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。
下述多個實施例將提供金屬化製程以填滿高深寬比的開口以及使用前述製程所製作出的結構。『深寬比』一詞係描述形成於材料層中的任一開口的高度對寬度的比例。在本說明書中，『高深寬比』一詞是指開口的高度對寬度的比值大於5。金屬化製程的多個實施例亦可用於形成穿矽導孔結構。在本說明書中，『穿矽導孔』一詞是指一填滿導電材料且貫穿至少部分的半導體基板或是含矽基板的開口。多個實施例是用銅金屬化製程形成穿矽導孔，並且使用銅電鍍技術來填滿高深寬比的開口以避免產生裂縫或是孔洞缺陷。在本說明書中，銅包括銅元素以及實質上表現出銅的電性的銅基合金(Cu-based alloy)。
現在將詳細描述本發明的多個實施例，且將伴隨著圖式介紹這些實施例。在本說明書中，用於圖式與描述中的相同元件符號係指相同或是相似的元件。在圖式中，為了清楚與方便表示起見，可能會誇大實施例中的形狀與厚度。本描述將特別針對形成本發明之裝置的部分的元素。可以了解的是，並未被特別顯示或是描述的這些元素可以本領域具有通常知識者所知的多種形式呈現。再者，當描述一膜層是位於另一膜層或是一基板『上』時，可以是指該膜層直接位於另一膜層或是基板上，或者是指該膜層與另一膜層或是基板之間夾有中介膜層。
在此，第1圖至第7圖繪示本發明一實施例之穿矽導孔製程的剖面圖，且第8圖至第10圖繪示本發明一實施例之使用穿矽導孔結構的三維堆疊製程的剖面圖。
請參照第1圖，其繪示一晶圓100的剖面圖，晶圓100包括一半導體基板10、一由半導體基板10加工而成的積體電路組件200、一位於半導體基板10上的層間介電層(inter-layer dielectric，ILD)12以及一形成於層間介電層12中且與積體電路組件200電性連接的接觸插塞(contact plug)14。詳細而言，基板10為一般的矽，舉例來說，基板10為一具有或沒有磊晶層的矽基板，或是一含有內埋絕緣層的矽覆絕緣型基底(silicon-on-insulator substrate)。基板10具有一正面10a(例如電路側)以及一背面10b(例如無電路側)。形成於基板10的正面10a之內及/或之上的積體電路組件200可包括多種獨立的電路元件，例如電晶體、二極體、電阻、電容、電感、以及可以積體電路製造領域中常見的製程所製得的其他主動與被動半導體元件。將層間介電層12形成於基板10上，以隔離積體電路組件200與後續形成的內連線結構。層間介電層12可為一單層或是一多層結構。層間介電層12可為一摻雜了或是未摻雜矽氧化物的含矽氧化物層，且可以熱化學氣相沈積製程或是高密度電漿(high-density plasma，HDP)製程形成，層間介電層12例如為未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)、摻雜磷的矽酸鹽玻璃(phosphorous doped silicate glass，PSG)或是硼磷矽玻璃(borophosphosilicate glass，BPSG)。或者是，層間介電層12可以是由摻雜的或是P型摻雜的旋塗式玻璃(spin-on-glass，SOG)、摻磷四乙烯正矽酸(PTEOS)、或是摻硼磷四乙烯正矽酸(BPTEOS)所構成。在進行了乾式蝕刻製程之後，於層間介電層12中形成一接觸孔，並在接觸孔中沈積導電材料層，以填滿接觸孔並形成一接觸插塞14。接觸插塞14可包括鎢、含鎢合金、銅、含銅合金或前述之組合。
請參照第2圖，在基板10中形成一高深寬比(大於5)的開口18。在一形成穿矽導孔結構的實施例中，開口18為一穿矽導孔開口，且可於穿矽導孔開口中進行金屬化製程。為了定義出穿矽導孔開口18，可在層間介電層12上形成一硬罩幕層(hard mask layer)16，之後，在硬罩幕層16上形成一圖案化光阻層。硬罩幕層16可為氮化矽層、氮氧化矽層或其相似物。以曝光、烘烤、顯影及/或其他本領域所知的微影製程來圖案化光阻層(未繪示)以形成一暴露出硬罩幕層16的開口。然後，以圖案化光阻層為罩幕(以濕式或乾式蝕刻製程)蝕刻暴露出的硬罩幕層16以形成一開口。利用硬罩幕層16以及圖案化光阻層為罩幕，進行蝕刻製程以蝕刻外露的基板10，從而形成具有側壁18a與底部18b的穿矽導孔開口18。穿矽導孔開口18貫穿至少部分的半導體基板10。穿矽導孔開口18可以是以任何適合的蝕刻方法所蝕刻而成的，例如包括電漿蝕刻、化學濕式蝕刻、雷射鑽孔、及/或其他本領域所知的製作方法。在一實施例中，蝕刻製程包括深式反應離子蝕刻(deep reactive ion etching，RIE)製程以蝕刻半導體基板10。可進行蝕刻製程，以由正面10a蝕刻出穿矽導孔開口18，其蝕刻深度約達數十微米至數百微米且未貫穿背面10b。蝕刻製程可形成一具有垂直的側壁輪廓或是傾斜的側壁輪廓的開口。在一實施例中，穿矽導孔開口18的深度約為20～100微米且其直徑約為1.5～10微米。穿矽導孔開口18具有高深寬比，其約介於5與10之間。在某些實施例中，穿矽導孔開口18的深寬比大於10。
在第3圖中，在前述結構上共形地沈積一保護層(passivation layer)20，以覆蓋硬罩幕層16以及穿矽導孔開口18的側壁18a與底部18b，以避免任何導電材料進入晶圓100的電路的任一主動部分中。保護層20可以是由氧化矽、四乙烯正矽酸氧化物、氮化矽、前述之組合或其相似物所構成的。可利用多種技術，包括熱氧化法(thermal oxidation)、低壓化學氣相沈積(low-pressure chemical vapor deposition，LPCVD)、大氣壓化學氣相沈積(atmospheric-pressure chemical vapor deposition，APCVD)、電漿輔助化學氣相沈積(plasma-enhanced chemical vapor deposition，PECVD)以及將來研發出的沈積方法，中的任一技術來進行沈積製程。舉例來說，可利用使用四乙烯正矽酸以及臭氧(O3)的低壓化學氣相沈積製程或電漿輔助化學氣相沈積製程來形成四乙烯正矽酸氧化物薄膜。
在第4圖中，在保護層20上形成一阻障層22，其與穿矽導孔開口18共形。阻障層22是作為一防止金屬擴散的擴散阻障層以及作為一金屬與介電層之間的黏著層。通常可用耐火金屬、耐火金屬氮化物(metal-nitrides)、耐火金屬-矽-氮化物(metal-silicon-nitrides)以及前述之組合來構成阻障層22。舉例來說，可使用氮化鉭(TaN)、鉭(Ta)、鈦(Ti)、氮化鈦(TiN)、氮矽化鈦(TiSiN)、氮化鎢(WN)或前述之組合。在一實施例中，阻障層22包括氮化鉭層以及鉭層。在另一實施例中，阻障層22為氮化鈦層。在另一實施例中，阻障層22為鈦層。然後，在阻障層22上形成一金屬晶種層(metal seed layer)24。在一實施例中，金屬晶種層為一銅晶種層24，其可以物理氣相沈積的方式形成的。形成銅晶種層24的其他方法，例如為本領域所知的化學氣相沈積。
請參照第5圖，在金屬晶種層24的一部分上形成一阻擋層(block layer)26。阻擋層26為一金屬層或是一合金層，其包括鎂、鐵、鈷、鎳、鈦、鉻、鉭、鎢、鎘、或前述之組合，且其可以電鍍製程或是物理氣相沈積製程形成。舉例來說，阻擋層26可為錳層、含錳層、或是錳基層(例如是由錳所構成的)、或是其他適合的成分。阻擋層26的厚度可以是小於10埃(Angstrom)。在一實施例中，沈積一銅晶種層24，以形成相鄰於穿矽導孔開口18的側壁18a的多個側壁部分24a、相鄰於穿矽導孔開口18的底部18b的一底部部分24b以及位於穿矽導孔開口18外的一表面部分24c。在表面部分24c以及至少部分的側壁部分24a上形成阻擋層26。藉由控制操作條件，可選擇性地將阻擋層26形成在金屬晶種層24的側壁部分24a及/或表面部分24c上，而不形成在金屬晶種層24的底部部分24b上。第5A圖繪示使用電鍍製程形成一阻擋層26的實施例，其係翻覆晶圓100以使基板10的正面10a朝向下並位於電鍍液(electroplating bath)26a中，從而將空氣滯留在底部部分24b。第5B圖繪示使用電鍍製程形成一阻擋層26的另一實施例，其電鍍液26a中不含添加劑以使場沈積速度(field deposition rate)遠高於底部沈積速度(bottom deposition rate)。當沈積阻擋層26時，電解質可流入導孔底部，但薄金屬晶種層之位於導孔底部的部分具有較高的電阻。藉由控制操作條件，可使阻擋層26不形成在底部24b上。第5C圖繪示使用物理氣相沈積法形成一阻擋層26的另一實施例，其使電漿具有30。的傾斜角(tilted pitch-angle)，以使阻擋層26不形成在底部24b上。
請參照第6圖，將晶圓100傳送到一鍍膜機台(例如電化學電鍍的機台，electrochemical plating(ECP)tool)，並且藉由進行鍍膜製程以於晶圓100上鍍一金屬層32從而填滿穿矽導孔開口18。雖然在此是描述電化學電鍍製程，但本實施例並不限於以電化學電鍍製程來沈積金屬。金屬層32可包括低電阻的導體材料，其可選自於包括，但不限於，銅及銅基合金的多種導電材料所組成的群組。或者是，金屬層可包括多種材料，例如鎢、鋁、金、銀及其相似物。在一實施例中，金屬層32為一形成於銅晶種層24上的含銅層，且阻擋層26位於金屬層32與銅晶種層24之間。由於阻擋層26形成在側壁部分24a上而不形成在底部部分24b上，因此，銅電鍍製程可加快沈積速度並從(穿矽導孔開口18的)底部向上填滿穿矽導孔開口18，以形成一無孔洞的金屬化結構(void-free metallization structure)。上述內容提供了一個可靠且高產量的方法以填滿高深寬比的開口。因此，可大幅減少鍍銅以及後續的研磨製程所耗費的時間，進而減少三維堆疊的積體電路的製作成本。
接著，如第7圖所示，藉由蝕刻、化學機械研磨或是類似的方法移除金屬層32、阻擋層26、金屬晶種層24、阻障層22、保護層20及/或硬罩幕層16之位於穿矽導孔開口18外的多餘部分，以形成金屬-場開口的上表面，其實質上共平面於介電層12的上表面。現在，晶圓100包括一穿矽導孔結構34，穿矽導孔結構34形成於層間介電層12中並延伸入部分的基板10中。穿矽導孔結構34包括金屬層32、圍繞金屬層32的金屬晶種層24、圍繞金屬晶種層24的阻障層22、圍繞阻障層22的保護層20以及位於部分的金屬晶種層24與金屬層32之間的阻擋層26。
然後，如第8圖所示，以後段製程(back-end-of-line，BEOL)內連線技術在晶圓100上製作一內連線結構，其包括多層內連線層、多層重分佈層(redistribution layer)、多層金屬間介電層(inter-metal dielectric layer，IMD layer)36以及多個接合接點38。在一實施例中，在一金屬間介電層中形成一第一層內連線層以分別電性連接接觸插塞14以及穿矽導孔結構34，之後，在第一層內連線層上製作其他層的內連線層以及金屬間介電層，且為清楚與方便說明起見，在第8圖中省略繪示其他層的內連線層以及金屬間介電層。在一頂層內連線層以及一頂層金屬間介電層上形成多個接合接點38。以銅基導電材料形成內連線層以及接合接點38。銅基導電材料包括實質上純的元素銅、含有無可避免的雜質的銅、以及含有少量元素的銅合金，前述少量元素例如為鉭、銦、錫、鋅、錳、鉻、鈦、鍺、鍶、鉑、鎂、鋁或是鋯。銅的後段內連線製程可使用標準的鑲嵌製程(damascene process)。
之後，請參照第9圖，對晶圓100進行晶圓薄化製程(wafer thinning process)以及背側金屬化製程(backside metallization process)。在一實施例中，將晶圓100貼附到一載體(carrier)上，然後，加工基板10的背面10b以使基板10具有要求的最終厚度，以暴露出穿矽導孔結構34的底端34b。可例如以研磨(grinding)、蝕刻及/或拋光(polishing)的方式形成薄化基板10”，其可視半導體封裝的使用目的而具有適當的厚度。薄化基板10”的厚度可約為5微米至180微米。在一實施例中，在晶圓薄化之後，穿矽導孔結構34的底部34b暴露於及/或突出於薄化基板10”的背面10b”。將包括電連接結構及/或其他的結構的背側金屬化結構形成於薄化基板10”的背面10b”上，背側金屬化結構包括背側介電層40以及用以連接外部的晶片或是晶圓的接墊42。在第10圖中，將一外部的晶片或晶圓300接合到晶圓100上，其中接合方法包括常用的方法，例如氧化物對氧化物接合(oxide-to-oxide bonding)、氧化物對矽接合(oxide-to-silicon bonding)、銅對銅接合(copper-to-copper bonding)、銅對銲料接合(copper-to-solder bonding)、黏著接合(adhesive bonding)或前述之組合。在一實施例中，個別的半導體晶片的外部接點44可分別形成在薄化基板10”的背面10b”上的接墊42上，以接合至電子端(electrical terminal)。外部接點44可為銲料凸塊、含銅凸塊或是前述之組合。可提供多個連接元件46，以將外部晶片300接合至晶圓100上而形成一晶片對晶圓的堆疊結構(dies-to-wafer stack)。連接元件可以是銲料凸塊、含銅凸塊或是前述之組合。在切割製程(dicing)之後，使堆疊的晶片或是多個晶片經由例如非等向性的導電連接膜而安裝在積體電路卡(IC card)上。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．基板、半導體基板
10a．．．正面
10b．．．背面
10”．．．薄化基板
10b”．．．背面
12．．．介電層、層間介電層
14．．．接觸插塞
16．．．硬罩幕層
18．．．開口、穿矽導孔開口
18a．．．側壁
18b．．．底部
20．．．保護層
22．．．阻障層
24．．．金屬晶種層、銅晶種層
24a．．．側壁部分
24b．．．底部、底部部分
24c．．．表面部分
26．．．阻擋層
26a．．．電鍍液
32．．．金屬層
34．．．穿矽導孔結構
34b．．．底端
36．．．金屬間介電層
38．．．接合接點
40．．．背側介電層
42．．．接墊
44．．．外部接點
46．．．連接元件
100．．．晶圓
200．．．積體電路組件
300．．．外部晶片、外部晶圓
第1~5、5A~5C、6及第7圖繪示本發明一實施例之穿矽導孔製程的剖面圖。
第8圖至第10圖繪示本發明一實施例之使用穿矽導孔結構的三維堆疊製程的剖面圖。
10”．．．薄化基板
10b”．．．背面
12．．．介電層、層間介電層
34．．．穿矽導孔結構
36．．．金屬間介電層
38．．．接合接點
40．．．背側介電層
42．．．接墊
44．．．外部接點
46．．．連接元件
100．．．晶圓
200．．．積體電路組件
300．．．外部晶片、外部晶圓

Claims (11)

  1. 一種積體電路元件，包括：一半導體基板，具有一正面與一背面，且一積體電路組件形成於該正面上；一層間介電層，形成於該半導體基板的該正面上；一接觸插塞，形成於該層間介電層中並電性連接該積體電路組件；以及一導孔結構，形成於該層間介電層中並延伸穿過該半導體基板，其中該導孔結構包括一金屬層、圍繞該金屬層的一金屬晶種層、圍繞該金屬晶種層的一阻障層、以及位於該金屬層與該金屬晶種層之間的一阻擋層，該阻擋層為另一金屬層或是一合金層，該阻擋層包括鎂、鐵、鈷、鎳、鈦、鉻、鉭、鎢或鎘之至少其中之一，其中該阻擋層直接接觸該金屬層。
  2. 如申請專利範圍第1項所述之積體電路元件，其中該金屬晶種層包括一底部部分，該底部部分相鄰於該半導體基板的該背面，且該金屬晶種層的該底部部分並未覆蓋有該阻擋層。
  3. 如申請專利範圍第1項所述之積體電路元件，其中該金屬層包括銅，且該金屬晶種層包括銅，其中該阻障層包括氮化鉭、鉭、氮化鈦或鈦之至少其中之一。
  4. 如申請專利範圍第1項所述之積體電路元件，其中該導孔結構更包括一圍繞該阻障層的保護層。
  5. 如申請專利範圍第1項所述之積體電路元件，其中該導孔結構包括一暴露於該半導體基板的該背面的端 部。
  6. 如申請專利範圍第1項所述之積體電路元件，更包括：一半導體組件，堆疊於該半導體基板的該背面上，並電性連接該導孔結構。
  7. 一種半導體製程，包括：提供一半導體基板，其具有一正面與一背面；形成一由該半導體基板的該正面延伸入至少部分該半導體基板中的開口，其中該開口的深寬比大於5；於該開口中形成一金屬晶種層，其中該金屬晶種層包括相鄰於該開口的側壁的一側壁部分以及相鄰於該開口的底部的一底部部分；於至少部分的該金屬晶種層的該側壁部分上形成一阻擋層；以及於該阻擋層與該金屬晶種層上鍍一金屬層，以填滿該開口，其中該阻擋層為另一金屬層或是一合金層，且該阻擋層包括鎂、鐵、鈷、鎳、鈦、鉻、鉭、鎢或鎘之至少其中之一，其中該阻擋層直接接觸該金屬層。
  8. 如申請專利範圍第7項所述之半導體製程，其中該阻擋層並未形成在該金屬晶種層的該底部部分上。
  9. 如申請專利範圍第7項所述之半導體製程，更包括：在形成該金屬晶種層之前，形成一共形地覆蓋該開口的阻障層。
  10. 如申請專利範圍第9項所述之半導體製程，更包 括：在形成該阻障層之前，形成一共形地覆蓋該開口的保護層。
  11. 如申請專利範圍第7項所述之半導體製程，更包括：於該半導體基板的該背面上進行一薄化製程以暴露出該金屬層。
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