KR20120052734A - 반도체 칩 및 반도체 칩의 형성 방법 - Google Patents

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Abstract

반도체 칩 및 반도체 칩의 형성 방법을 제공한다. 본 발명에 따른 반도체 칩은 서로 대향된 제1면 및 제2면을 갖는 기판 및 상기 기판을 관통하는 홀 내에 배치되는 관통 전극을 포함하되, 상기 홀 내에 상기 관통 전극으로 둘러싸인 공극이 배치되고, 상기 공극은 상기 기판의 상기 제1면에 인접한 제1단 및 상기 기판의 상기 제2면에 인접한 제2단을 포함할 수 있다.

Description

반도체 칩 및 반도체 칩의 형성 방법{SEMICONDUCTOR CHIPS AND METHODS OF FORMING THE SAME}
본 발명은 반도체 칩 및 반도체 칩의 형성 방법에 관한 것으로 더욱 상세하게는 관통 전극을 포함하는 반도체 칩 및 반도체 칩의 형성 방법에 관한 것이다.
최근 휴대폰, 노트북 등의 전자산업에서 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 및 높은 신뢰성에 대한 요구가 증가하고 있다. 이러한 요구들을 만족시키기 위한 하나의 해결 방안으로 반도체 패키지 기술에 대한 연구가 지속적으로 이루어지고 있다. 기존의 와이어 본딩을 사용하는 집적 회로 간의 2차원적 연결은 와이어에서 생기는 신호 손실, 높은 소비 전력 및 설계 방식의 제약 등의 단점을 가지고 있다. 이러한 단점을 극복하기 위해서 적층된 반도체 칩들을 수직 배선으로 연결시키는 3차원 집적 회로 패키지 기술이 제안되고 있다. 이때, 반도체 칩들을 수직으로 연결하는 수직 배선을 관통 전극(Through Silicone Via: TSV)이라 한다. 관통 전극(TSV)을 사용하는 3차원 집적 회로 패키지 기술은 동일 공간상에서 더 많은 집적 회로를 구현할 수 있고, 더 짧은 회로 간의 연결을 구현할 수 있다. 최근에 이러한 관통 전극을 사용하는 3차원 집적 회로 패키지 기술을 이용하는 반도체 패키지의 신뢰성 및 전기적 특성을 개선시키기 위한 다양한 연구들이 이루어지고 있다.
본 발명의 실시 예들이 해결하고자 하는 일 기술적 과제는 신뢰성 및 특성이 향상된 반도체 칩을 제공하는데 있다.
본 발명의 실시 예들이 해결하고자 하는 일 기술적 과제는 신뢰성 및 특성이 향상된 반도체 칩의 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 칩이 제공된다. 본 발명의 일 실시 예에 따른 반도체 칩은 서로 대향된 제1면 및 제2면을 갖는 기판 및 상기 기판을 관통하는 홀 내에 배치되는 관통 전극을 포함할 수 있다. 상기 홀 내에 상기 관통 전극으로 둘러싸인 공극이 배치될 수 있고, 상기 공극은 상기 기판의 상기 제1면에 인접한 제1단 및 상기 기판의 상기 제2면에 인접한 제2단을 포함할 수 있고, 상기 공극의 상기 제1단 및 상기 제2단은 닫힌 상태일 수 있다.
일 실시 예에 따르면, 상기 관통 전극은 제1 도전 패턴 및 제2 도전 패턴을 포함하되, 상기 홀은 상기 기판의 상기 제1면에 인접한 제1단 및 상기 기판의 상기 제2면에 인접한 제2단을 가질 수 있고, 상기 제1 도전 패턴은 상기 홀의 상기 제2단을 닫는 평판부 및 상기 평판부의 가장자리로부터 연장되는 측벽부를 포함할 수 있고, 상기 제2 도전 패턴은 상기 홀의 상기 제1단을 닫을 수 있고, 상기 공극은 상기 제1 도전 패턴 및 상기 제2 도전 패턴으로 완전히 둘러싸일 수 있다.
일 실시 예에 따르면, 상기 기판의 상기 제1면에 인접한 상기 제1 도전 패턴의 상기 측벽부의 일부분은 오버행(Overhang)을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 도전 패턴은 상기 공극에 인접한 내면을 가질 수 있고, 상기 제2 도전 패턴은 연장되어, 상기 제1 도전 패턴의 내면과 접촉될 수 있다.
일 실시 예에 따르면, 상기 제2 도전 패턴은 PVD-도전성 물질을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 도전 패턴 및 제2 도전 패턴은 동일한 도전 물질을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 칩은 상기 기판의 상기 제1면상에 배치되는 배선 및 상기 기판의 상기 제2면 상에 배치되는 범프(Bump)를 더 포함하되, 상기 배선, 상기 관통 전극 및 상기 범프는 전기적으로 연결될 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 칩의 형성 방법이 제공된다. 본 발명의 일 실시 예에 따른 반도체 칩의 형성 방법은 서로 대향된 제1면 및 제2면을 갖는 기판 내에 상기 제1면으로부터 상기 제2면을 향하여 연장되는 홀을 형성하는 것, 상기 홀 내에 관통 전극을 형성하되, 상기 홀 내에 관통전극으로 둘러싸인 공극이 형성되고, 상기 공극의 제1단 및 제2단은 닫힌 상태인 것 및 상기 기판의 상기 제2면을 식각하여, 상기 관통 전극을 노출시키는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 관통 전극을 형성하는 것은, 상기 기판의 상기 제1면 및 상기 홀의 내면 상에 제1 도전막을 형성하되, 상기 홀 내에는 상기 제1 도전막으로 둘러싸인 내부 공간이 형성되는 것, 상기 기판의 상기 제1면 상에 제2 도전막을 형성하되, 상기 제2 도전막은 상기 내부 공간의 상기 기판의 상기 제1면에 인접한 일단을 닫는 것 및 상기 홀의 외부에 상기 제1 및 제2 도전막들을 제거하여 상기 홀 내에 제1 도전패턴 및 제2 도전 패턴을 형성하되, 상기 공극은 상기 제1 도전 패턴 및 상기 제2 도전 패턴에 의해 둘러싸인 내부 공간인 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 도전막은 도금 공정에 의해 형성될 수 있다.
일 실시 예에 따르면, 상기 제2 도전막은 물리 기상 증착 공정(Physical Vapor Deposition Process: PVD)에 의해 형성될 수 있다.
일 실시 예에 따르면, 상기 제2 도전막은 상기 제1 도전막의 상기 내부 공간의 내면 상에도 형성될 수 있다.
일 실시 예에 따르면, 상기 제1 도전막 및 제2 도전막은 동일한 물질을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 칩의 형성 방법은 상기 제2 도전막을 형성하기 전에, 상기 제1 도전막이 형성된 상기 기판에 세정 공정(Rinse process) 및 건조 공정을 수행하는 것을 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 칩의 형성 방법은 상기 세정 공정(Rinse process) 및 건조 공정을 수행한 후 및 상기 제2 도전막을 형성하기 전에, 가스 제거 공정(Degassing Process)를 수행하는 것을 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 칩의 형성 방법은 상기 제1 도전막을 형성하기 전에, 상기 홀 내에 콘포말하게 제1 유전막을 형성하는 것; 및 상기 관통 전극을 형성한 후에, 상기 기판의 상기 식각된 제2면상에 제2 유전막을 형성하는 것을 더 포함할 수 있다.
상술된 바와 같이, 본 발명의 일 실시 예들에 따른 반도체 칩은 기판을 관통하는 홀 내에 관통 전극이 배치될 수 있고, 상기 관통 전극의 내부에 공극이 배치될 수 있다. 즉, 상기 홀 전체를 채우지 않고 상기 관통 전극이 형성될 수 있다. 따라서, 상기 관통 전극을 형성한 후에 수행되는 고온 공정에 의한 상기 관통 전극의 열팽창으로 발생할 수 있는 불량을 최소화할 수 있다. 이에 따라, 신뢰성 및 전기적 특성이 개선된 반도체 칩을 형성할 수 있다.
도1은 본 발명의 일 실시 예에 따른 반도체 칩을 설명하기 위한 단면도이다.
도2a 내지 도2e는 본 발명의 일 실시 예에 따른 반도체 칩의 형성 방법을 설명하기 위한 단면도들이다.
도3a은 본 발명의 다른 실시 예에 따른 반도체 칩을 설명하기 위한 단면도이다.
도3b는 본 발명의 다른 실시 예에 따른 반도체 칩에서 관통 전극의 변형 예를 설명하기 위한 단면도이다.
도4a 내지 도4f는 본 발명의 다른 실시 예에 따른 반도체 칩의 형성 방법을 설명하기 위한 단면도들이다.
도5a 내지 도5c는 본 발명의 다른 실시 예에 따른 반도체 칩의 형성 방법에서 관통 전극의 형성 방법에 대한 변형 예를 설명하기 위한 단면도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 본 발명의 일 실시 예들에 따른 반도체 칩이 설명된다. 도1은 본 발명의 일 실시 예에 따른 반도체 칩을 설명하기 위한 단면도이다.
도1을 참조하면, 본 발명에 따른 반도체 칩은 서로 대향되는 제1면(10) 및 제2면(20a)을 갖는 기판(100a)을 포함할 수 있다. 상기 기판(100a)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(100a)은 실리콘 또는 게르마늄 중에서 적어도 하나를 포함할 수 있다. 상기 기판(100a)의 상기 제1면(10)에는 반도체 집적 회로가 포함될 수 있다. 상기 반도체 집적 회로는 트렌지스터(Transistor), 다이오드(Diode), 캐패시터(Capacitor) 또는 저항체 중에서 적어도 하나를 포함할 수 있다. 이와 달리, 상기 기판(100a)의 상기 제2면(20a)에는 상술된 구조들이 포함되지 않을 수 있다.
본 발명에 따른 반도체 칩은 상기 기판(100a)을 관통하는 홀(105) 내에 배치되는 관통 전극(125)을 포함할 수 있다. 상기 홀(105)은 상기 기판(100a)의 상기 제1면(10)에 인접한 제1단 및 상기 기판(100a)의 상기 제2면(20a)에 인접한 제2단을 포함할 수 있다. 본 실시 예에 따르면, 상기 관통 전극(125)은 단일막(Single-layered)일 수 있다. 상기 관통 전극(125)은 도전 물질을 포함할 수 있다. 예를 들어, 상기 관통 전극(125)은 다결정 실리콘, 금속(ex. 알루미늄, 구리, 티타늄, 탄탈늄, 텅스텐) 또는 도전성 질화물(ex. 티타늄 질화물, 탄탈늄 질화물) 중에서 적어도 하나를 포함할 수 있다.
상기 관통 전극(125)은 상기 홀(105)의 상기 제2단을 닫는 평판부 및 상기 평판부의 가장자리로부터 연장되어 상기 홀(105)의 측면을 덮는 측벽부를 포함할 수 있다. 상기 기판(100a)의 상기 제1면(10)에 인접한 상기 관통 전극(125)의 상기 측벽부의 일단은 오버행(Overhang)될 수 있다. 상기 오버행된 상기 측벽부의 일단이 상기 홀(105)의 상단을 닫을 수 있다. 따라서, 상기 관통 전극(125)의 단면은 폐곡선 형태를 가질 수 있고, 상기 홀(105)의 내부에 공극(123)이 배치될 수 있다.
상기 관통 전극(125)은 상기 기판(100a)의 상기 제1면(10)에 인접한 제1 끝면 및 상기 기판(100a)의 상기 제2면(20a)에 인접한 제2 끝면을 포함할 수 있다. 또한, 상기 공극(123)은 상기 기판(100a)의 상기 제1면(10)에 인접한 제1단 및 상기 기판(100a)의 상기 제2면(20a)에 인접한 제2단을 포함할 수 있다. 상기 공극(123)의 상기 제1단 및 상기 제2단은 상기 관통 전극(125)에 의해 닫힌 상태 일수 있다. 따라서, 상기 공극(123)은 상기 관통 전극(125)에 의해 완전히 둘러싸인 형태일 수 있다.
상기 관통 전극(125)의 상기 제1 끝면으로부터 상기 공극(123)의 상기 제1단까지의 최단 거리(W1)는 상기 관통 전극(125)의 상기 제2 끝면으로부터 상기 공극(123)의 상기 제2단까지의 최단 거리(W2)보다 클 수 있다. 따라서, 상기 공극(123)의 중심은 상기 기판(100a)의 상기 제1면(10)보다 상기 제2면(20a)에 인접한 형태일 수 있다. 이와 달리, 상기 관통 전극(125)의 상기 제1 끝면으로부터 상기 공극(123)의 상기 제1단까지의 최단 거리(W1)는 상기 관통 전극(125)의 상기 제2 끝면으로부터 상기 공극(123)의 상기 제2단까지의 최단 거리(W2)보다 작을 수 있다. 따라서, 상기 공극(123)의 중심은 상기 기판(100a)의 상기 제2면(20a)보다 상기 제1면(10)에 인접한 형태일 수 있다.
본 실시 예에 따르면, 본 발명에 따른 반도체 칩은 상기 홀(105)의 내부에 상기 관통 전극(125)으로 둘러싸인 상기 공극(123)을 포함할 수 있다. 상기 관통 전극(125)은 후속의 고온 공정에 의해서 열팽창될 수 있다. 만약, 관통 전극이 상기 홀(105)을 전체적으로 채우는 형태를 갖는다면, 후속의 고온 공정에 의해, 상기 관통 전극은 열팽창되어 상기 홀(105)의 외부로 돌출될 수 있다. 이 경우, 상기 관통 전극 상에 형성되는 막질의 리프팅(Lifting) 및/또는 깨짐과 같은 불량들이 발생할 수 있다. 또한, 열팽창에 의한 압력에 의해서, 상기 기판(100a)이 균열될 수도 있다. 하지만, 본 발명의 실시 예에 따르면, 상기 홀(105) 내에 상기 공극(123)이 위치하므로, 상기 관통 전극(125)이 열팽창 할지라도, 상기 관통 전극(125)이 상기 홀(105)의 외부로 팽창되는 것을 최소화할 수 있다. 또한, 상기 관통 전극(125)의 열팽창에 의한 압력에 의해서 상기 기판(100a)에 균열이 발생하는 것을 최소화할 수 있다. 결과적으로, 상기 관통 전극(125)의 열팽창으로 인해 발생할 수 있는 불량을 최소화할 수 있다. 따라서, 신뢰성 및 전기적 특성이 개선된 반도체 칩을 구현할 수 있다.
상기 관통 전극(125)의 측벽과 상기 홀(105)의 측벽 사이에 제1 유전막(110)이 배치될 수 있다. 상기 제1 유전막(110)은 도시된 것처럼, 상기 기판(100a)의 상기 제1면(10)을 덮도록 연장될 수 있다. 상기 제1 유전막(110)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
상기 기판(100a)의 상기 제1면(10)상에 식각 정지막(130) 및 층간 유전막(140)이 배치될 수 있다. 상기 식각 정지막(130)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 층간 유전막(140)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 식각 정지막(130) 및 상기 층간 유전막(140)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 상기 식각 정지막(130)은 실리콘 질화물을 포함할 수 있고, 상기 층간 유전막(140)은 실리콘 산화물을 포함할 수 있다. 일 실시 예에 따르면, 상기 식각 정지막(130)은 생략될 수 있다.
상기 식각 정지막(130) 및 상기 층간 유전막(140) 내에 상기 관통 전극(125)과 전기적으로 연결되는 배선(150)이 배치될 수 있다. 일 실시 예에 따르면, 상기 배선(150)은 상기 관통 전극(125)과 접촉할 수 있다. 상기 배선(150)은 금속(ex. 알루미늄, 구리, 티타늄, 탄탈늄) 또는 도전성 질화물(ex. 티타늄 질화물, 탄탈늄 질화물) 중에서 적어도 하나를 포함할 수 있다.
도1에서 상기 배선(150)은 단일층으로 도시되어 있다. 하지만, 본 발명은 이에 한정되지 않는다. 도1에서 도시된 것과 달리, 상기 기판(100a)의 상기 제1면(10)상에 상기 관통 전극(125)과 전기적으로 연결되는 다층 배선들이 배치될 수 있다.
상기 기판(100a)의 상기 제2면(20a)상에 제2 유전막(160)이 배치될 수 있다. 상기 제2 유전막(160)은 상기 기판(100a)의 상기 제2면(20a)과 인접한 상기 관통 전극(125)의 제2 끝면을 노출시킬 수 있다. 상기 제2 유전막(160)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
상기 제2 유전막(160)상에 상기 관통 전극(125)과 전기적으로 연결되는 범프(170)가 배치될 수 있다. 상기 범프(170)는 제1 도전패드(173) 및 제2 도전 패드(175)를 포함할 수 있다. 상기 제1 도전패드(173) 및 상기 제2 도전 패드(175)는 금속을 포함할 수 있다. 예를 들어 상기 제1 도전패드(173) 및 상기 제2 도전 패드(175)는 알루미늄, 구리 또는 니켈 중에서 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 제1 도전패드(173) 및 상기 제2 도전 패드(175)는 서로 다른 금속을 포함할 수 있다. 예를 들어, 상기 제1 도전패드(173)는 구리를 포함하고, 상기 제2 도전 패드(175)는 니켈을 포함할 수 있다.
그러나 본 발명은 이에 한정되지 않는다. 일 실시 예에 따르면, 도시된 것과 달리, 본 발명에 따른 반도체 칩은 상기 노출된 관통 전극(125)과 접하는 도전 패드 및/또는 도전 패드상에 솔더(Solder)를 포함할 수 있다. 다른 실시 예에 따르면, 상기 범프(170)가 생략될 수 있다. 이에 따르면, 상기 관통 전극(125)은 직접적으로 인쇄 회로 기판, 인터포저 소자(Interposer Device) 또는 다른 반도체 칩 중에서 적어도 하나와 접속될 수 있다.
이하, 본 발명의 일 실시 예에 따른 반도체 칩의 형성 방법이 설명된다. 도2a 내지 도2e는 본 발명의 일 실시 예에 따른 반도체 칩의 형성 방법을 설명하기 위한 단면도들이다.
도2a를 참조하면, 서로 대향되는 제1면(10) 및 제2면(20)을 갖는 기판(100)을 준비한다. 상기 기판(100)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(100)은 실리콘 또는 게르마늄 중에서 적어도 하나를 포함할 수 있다. 상기 기판(100)의 상기 제1면(10)에는 반도체 집적 회로가 포함될 수 있다. 상기 반도체 집적 회로는 트렌지스터(Transistor), 다이오드(Diode), 캐패시터(Capacitor) 또는 저항체 중에서 적어도 하나를 포함할 수 있다. 이와 달리, 상기 기판(100)의 상기 제2면(20)에는 상술된 구조들이 포함되지 않을 수 있다.
상기 기판(100) 내에, 상기 기판(100)의 상기 제1면(10)으로부터 상기 제2면을 향하여 연장되는 홀(105)을 형성할 수 있다. 상기 홀(105)은 상기 기판(100)의 상기 제1면(10)상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 기판(100)을 식각하는 것에 의해 형성될 수 있다. 상기 식각 공정은 적어도 하나 이상의 건식 식각 공정에 의해 수행될 수 있다.
상기 기판(100)의 상기 제1면(10) 상에 제1 유전막(110)이 형성될 수 있다. 상기 제1 유전막(110)은 상기 기판(100)의 상기 제1면(10) 및 상기 홀(105)의 내면 상에 콘포말하게 형성될 수 있다. 상기 제1 유전막(110)은 화학 기상 증착 공정(Chemical Vapor Deposition Process) 또는 원자층 증착 공정(Atomic Layer Deposition Process)에 의해서 형성될 수 있다. 상기 제1 유전막(110)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
도2b를 참조하면, 상기 기판(100)의 상기 제1면(10) 상에 상기 홀(105)을 부분적으로 채우는 도전막(120)을 형성할 수 있다. 상기 도전막(120)은 도전 물질을 포함할 수 있다. 예를 들어, 상기 도전막(120)은 다결정 실리콘, 금속(ex. 알루미늄, 구리, 티타늄, 탄탈늄, 텅스텐) 또는 도전성 질화물(ex. 티타늄 질화물, 탄탈늄 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 도전막(120)은 화학 기상 증착 공정(Chemical Vapor Deposition Process), 물리 기상 증착 공정(Physical Vapor Deposition Process) 또는 전기 도금 공정(Electroplating Process) 중에서 적어도 하나의 공정에 의해 형성될 수 있다.
상기 기판(100)의 상기 제1면(10) 및 상기 홀(105)의 내면 상에 상기 도전막(120)이 형성될 수 있다. 상기 홀(105)의 입구를 덮는 상기 도전막(120)은 오버행(Overhang)되도록 형성될 수 있다. 상기 오버행된 도전막(120)의 일부분이 상기 홀(105)의 상단을 닫을 수 있다. 따라서 상기 도전막(120)으로 둘러싸인 공극(123)이 형성될 수 있다.
상기 공극(123)은 상기 기판(100)의 상기 제1면(10)과 인접한 제1단 및 상기 기판(100)의 상기 제2면(20a)과 인접한 제2단을 포함할 수 있다. 상기 공극(123)의 제1단 및 제2단은 모두 상기 도전막(120)에 의해 닫힌 상태로 형성될 수 있다. 상기 공극(123)은 상기 홀(105) 내에 형성될 수 있다. 따라서, 상기 공극(123)은 상기 도전막(120)에 의해 완전히 둘러싸인 형태일 수 있다.
일 실시 예에 따르면, 상기 도전막(120)은 전기 도금 공정에 의해서 형성될 수 있다. 상기 기판(100)에 가해지는 전류량 및 상기 전기 도금 공정이 진행되는 시간을 조절하여 상기 도전막(120)의 두께를 조절할 수 있다. 예를 들어, 상기 기판(100)에 가해지는 전류량이 증가할수록 상기 도전막(120)의 두께가 두꺼워질 수 있고, 상기 전기 도금 공정이 진행되는 시간이 길어질수록 상기 도전막(120)의 두께가 두꺼워질 수 있다.
상기 도전막(120)의 두께가 두껍게 형성될수록 상기 홀(105)의 바닥면 상에 형성된 상기 도전막(120)의 두께가 두꺼울 수 있다. 이 경우, 상기 공극(123)의 중심은 상기 홀(105)의 바닥면보다 상기 홀(105)의 입구에 가깝게 형성될 수 있다. 이와 달리, 상기 도전막(120)의 두께가 얇게 형성되는 경우, 상기 공극(123)의 중심은 상기 홀(105)의 입구보다 상기 홀(105)의 바닥면에 가깝게 형성될 수 있다.
또한, 상기 전기 도금 공정에서 상기 기판(100)에 임계 전류량이 가해지는 경우, 상기 홀(105)의 입구를 덮는 상기 도전막(120)의 오버행(Overhang)이 발생할 수 있다. 상기 임계 전류량은 상기 홀(105)의 입구에 오버행이 발생하기 시작하는 전류량으로 정의될 수 있다. 상기 도전막(120)의 오버행된 부분은 상기 기판(100)과 수직한 방향의 제1 폭(D1) 및 상기 기판(100)과 평행한 방향의 제2 폭(D2)을 포함할 수 있다. 상기 기판(100)에 상기 임계 전류량보다 큰 전류가 가해진다면, 상기 제2 폭(D2)이 증가할 수 있고, 상기 제1 폭(D1)은 감소할 수 있다.
상기 도전막(120)의 오버행된 부분의 상기 제1 폭(D1)이 증가될수록 상기 공극(123)의 중심은 상기 홀(105)의 입구보다 상기 홀(105)의 바닥면에 더 인접할 수 있다.
도2c를 참조하면, 상기 홀(105)의 외부의 상기 도전막(120)을 제거하여 관통 전극(125)을 형성할 수 있다. 상기 관통 전극(125)은 상기 홀(105)의 바닥면상에 배치되는 평판부 및 상기 평판부의 가장자리로부터 연장되어 상기 홀의 측면을 덮는 측벽부를 포함할 수 있다. 상기 홀(105)의 입구를 덮는 상기 도전막(120)은 오버행(Overhang)되도록 형성되므로, 상기 관통 전극(125)의 측벽부의 일단은 오버행될 수 있다. 상기 관통 전극(125)은 상기 기판(100)의 상기 제1면(10)에 인접한 제1 끝면 및 상기 기판(100)의 상기 제2면(20)에 인접한 제2 끝면을 포함할 수 있다.
상기 제거 공정은 화학적 기계적 연마 공정(Chemical Mechanical Polishing Process) 또는 건식 식각 공정 중에서 적어도 하나에 의해 수행될 수 있다. 상기 공극(123)이 상기 홀(105)내에 형성되므로, 상기 홀(105)의 외부의 상기 도전막(120)을 제거하는 것에 의해서 상기 공극(123)이 개방되지 않을 수 있다. 즉, 상기 공극(123)의 제1단 및 제2단은 상기 관통 전극(125)에 의해 닫힌 상태를 유지할 수 있다.
상기 관통 전극(125)의 상기 제1 끝면으로부터 상기 공극(123)의 상기 제1단까지의 최단 거리는 상기 관통 전극(125)의 상기 제2 끝면으로부터 상기 공극(123)의 상기 제2단까지의 최단 거리보다 클 수 있다. 따라서, 상기 공극(123)의 중심은 상기 홀(105)의 입구보다 상기 홀(105)의 바닥면에 더 인접하게 형성될 수 있다. 이와 달리, 상기 관통 전극(125)의 상기 제1 끝면으로부터 상기 공극(123)의 상기 제1단까지의 최단 거리(W1)는 상기 관통 전극(125)의 상기 제2 끝면으로부터 상기 공극(123)의 상기 제2단까지의 최단 거리(W2)보다 작을 수 있다. 따라서, 상기 공극(123)의 중심은 상기 홀(105)의 바닥면보다 상기 홀(105)의 입구에 더 인접하게 형성될 수 있다.
본 실시 예에 따르면, 상기 홀(105)의 내부에 관통 전극(125)으로 둘러싸인 상기 공극(123)이 형성될 수 있다. 상기 관통 전극(125)은 후속의 고온 공정에 의해서 열팽창될 수 있다. 만약, 관통 전극이 상기 홀(105)을 전체적으로 채우도록 형성된다면, 상기 관통 전극은 후속의 고온 공정에 의해, 상기 관통 전극은 열팽창되어 상기 홀(105)의 외부로 돌출될 수 있다. 이 경우, 상기 관통 전극 상에 형성되는 막질의 리프팅(Lifting) 및/또는 깨짐과 같은 불량들이 발생할 수 있다. 또한, 열팽창에 의한 압력에 의해서, 상기 기판(100a)이 균열될 수도 있다. 하지만, 본 발명의 실시 예에 따르면, 상기 홀(105) 내에 상기 공극(123)이 형성되므로, 상기 관통 전극(125)이 열팽창 할지라도, 상기 관통 전극(125)이 상기 홀(105)의 외부로 팽창되는 것을 최소화할 수 있다. 또한, 상기 관통 전극(125)의 열팽창에 의한 압력에 의해서 상기 기판(100a)에 균열이 발생하는 것을 최소화할 수 있다. 결과적으로, 상기 관통 전극(125)의 열팽창으로 인해 발생할 수 있는 불량을 최소화할 수 있다. 따라서, 신뢰성 및 전기적 특성이 개선된 반도체 칩을 구현할 수 있다.
도2d를 참조하면, 상기 기판(100)의 상기 제1면(10)상에 식각 정지막(130) 및 층간 유전막(140)이 형성될 수 있다. 상기 식각 정지막(130) 및 층간 유전막(140)의 각각은 화학 기상 증착 공정(Chemical Vapor Deposition Process), 물리 기상 증착 공정(Physical Vapor Deposition Process) 또는 원자층 증착 공정(Atomic Layer Deposition Process)에 의해서 형성될 수 있다. 상기 식각 정지막(130)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 층간 유전막(140)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 식각 정지막(130) 및 상기 층간 유전막(140)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 상기 식각 정지막(130)은 실리콘 질화물을 포함할 수 있고, 상기 층간 유전막(140)은 실리콘 산화물을 포함할 수 있다. 일 실시 예에 따르면, 상기 식각 정지막(130)은 생략될 수 있다.
상기 층간 유전막(140) 및 상기 식각 정지막(130)을 연속적으로 패터닝하여, 상기 기판(100)의 상기 제1면(10)과 인접한 상기 관통 전극(125)을 노출시키는 개구부(145)를 형성할 수 있다. 상기 개구부(145) 내에 상기 개구부를 도전 물질로 채워서 상기 관통 전극(125)과 전기적으로 연결되는 배선(150)을 형성할 수 있다. 상기 배선(150)은 상기 개구부(145)에 의해 노출된 상기 관통 전극(125)과 접속할 수 있다. 상기 배선(150)은 금속(ex. 텅스텐, 알루미늄, 티타늄, 탄탈늄, 구리) 또는 도전성 질화물(ex. 티타늄 질화물, 탄탈늄 질화물) 중에서 적어도 하나를 포함할 수 있다.
상술된 것과 달리, 상기 배선(150)은 패터닝 공정에 의해 형성될 수 있다. 상기 배선(150)은 상기 기판(100)의 상기 제1면(10)상에 도전막을 형성하고, 상기 도전막을 패터닝하는 것에 의해 형성될 수 있다. 이 경우, 상기 층간 유전막(140) 및/또는 상기 식각 정지막(130)은 상기 배선(150)을 형성한 후에, 상기 기판(100)의 상기 제1면(10)상에 형성될 수 있다.
도2d에 상기 배선(150)이 단일층으로 형성되는 것이 도시되어 있다. 하지만, 본 발명은 이에 한정되지 않는다. 도2d에서 도시된 것과 달리, 상기 기판(100)의 상기 제1면(10)상에 상기 관통 전극(125)과 전기적으로 연결되는 다층 배선들이 형성될 수 있다.
도2e를 참조하면, 상기 기판(100)의 상기 제2면(20) 및 상기 제1 유전막(110)의 일부를 식각하여, 상기 관통 전극(125)을 노출시킬 수 있다. 상기 상기 기판(100)의 상기 제2면(20)을 식각하는 것에 의해서, 식각된 기판(100a) 및 식각된 제2면(20a)이 정의될 수 있다.
상기 식각 공정에 의해서 상기 기판(100)의 두께를 감소시킬 수 있다. 또한, 상기 식각 공정에 의해서 상기 관통 전극(125)을 상기 제1 유전막(110)의 일부분이 제거될 수 있다. 상기 식각 공정은 그라인딩 공정(Grinding Process), 건식 식각 공정(Dry Etch Process), 습식 식각 공정(Wet Etch Process) 또는 화학적 기계적 연마 공정(Chemical Mechanical Polishing Process) 중에서 적어도 하나에 의해 수행될 수 있다.
상기 식각된 기판(100a)의 상기 식각된 제2면(20a) 상에 제2 유전막(160)이 형성될 수 있다. 상기 제2 유전막(160)은 상기 관통 전극(125)을 노출시킬 수 있다. 상기 제2 유전막(160)은 열산화 공정, 화학 기상 증착 공정(Chemical Vapor Deposition Process), 물리 기상 증착 공정(Physical Vapor Deposition Process) 또는 원자층 증착 공정(Atomic Layer Deposition Process)에서 적어도 하나에 의해 형성될 수 있다. 상기 제2 유전막(160)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
일 실시 예에 따르면, 도1에 도시된 것처럼, 상기 식각된 기판(100a)의 상기 식각된 제2면(20a)상에 상기 노출된 관통 전극(125)과 접속하는 범프(170)를 형성할 수 있다. 상기 범프(170)는 제1 도전패드(173) 및 제2 도전 패드(175)를 포함할 수 있다. 상기 제1 도전패드(173) 및 상기 제2 도전 패드(175)는 금속을 포함할 수 있다. 예를 들어 상기 제1 도전패드(173) 및 상기 제2 도전 패드(175)는 각각 알루미늄, 구리 또는 니켈 중에서 적어도 하나를 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 일 실시 예에 따르면, 도시된 것과 달리, 상기 식각된 기판(100a)의 상기 식각된 제2면(20a)상에 상기 노출된 관통 전극(125)과 접속하는 도전 패드 및/또는 도전 패드상에 솔더(Solder)를 형성할 수 있다. 다른 실시 예에 따르면, 상기 범프(170)가 생략될 수 있다.
이하, 본 발명의 다른 실시 예들에 따른 반도체 칩이 설명된다. 도3a은 본 발명의 다른 실시 예에 따른 반도체 칩을 설명하기 위한 단면도이다. 본 실시 예에 따른 반도체 칩의 다른 구성들은 상술된 일 실시 예와 동일할 수 있다. 동일한 구성들에 대한 설명은 생략한다.
도3a을 참조하면, 본 발명에 따른 반도체 칩은 서로 대향되는 제1면(10) 및 제2면(20a)을 갖는 기판(100a)을 포함할 수 있다. 상기 기판(100a)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(100a)은 실리콘 또는 게르마늄 중에서 적어도 하나를 포함할 수 있다. 상기 기판(100a)의 상기 제1면(10)에는 반도체 집적회로가 포함될 수 있다. 상기 반도체 집적 회로는 트렌지스터(Transistor), 다이오드(Diode), 캐패시터(Capacitor) 또는 저항체 중에서 적어도 하나를 포함할 수 있다. 이와 달리, 상기 기판(100a)의 상기 제2면(20a)에는 상술된 구조들이 포함되지 않을 수 있다.
본 발명에 따른 반도체 칩은 상기 기판(100a)을 관통하는 홀(105) 내에 배치되는 관통 전극(125)을 포함할 수 있다. 상기 홀(105)은 상기 기판(100a)의 상기 제1면(10)에 인접한 제1단 및 상기 기판(100a)의 상기 제2면(20)에 인접한 제2단을 포함할 수 있다. 본 실시 예에 따르면, 상기 관통 전극(125)은 제1 도전 패턴(125a) 및 제2 도전 패턴(125b)을 포함할 수 있다.
상기 제1 도전 패턴(125a)은 상기 홀(105)의 상기 제2단을 닫는 평판부 및 상기 평판부의 가장자리로부터 연장되어 상기 홀(105)의 측면을 덮는 측벽부를 포함할 수 있다. 결과적으로, 상기 제1 도전 패턴(125a)은 실린더 형태일 수 있다. 따라서, 상기 홀(105)내에 상기 제1 도전 패턴(125a)으로 둘러싸인 내부 공간이 배치될 수 있다. 일 실시 예에 따르면, 상기 제1 도전 패턴은 상기 기판의 상기 제1면에 인접한 상기 측벽부가 오버행(Overhang)된 것을 포함할 수 있다. 따라서, 상기 제1 도전 패턴(125a)의 내부 공간은 상기 홀(105)의 상기 제2단보다 상기 홀(105)의 상기 제1단에서 더 좁을 수 있다.
상기 제2 도전 패턴(125b)은 상기 홀(105)의 상기 제1단을 닫을 수 있다. 따라서 상기 홀(105) 내에 상기 제1 도전 패턴(125a) 및 상기 제2 도전 패턴(125b)으로 둘러싸인 공극(123)이 배치될 수 있다. 상기 공극(123)은 상기 기판(100a)의 상기 제1면(10)에 인접한 제1단 및 상기 기판(100a)의 상기 제2면(20a)에 인접한 제2단을 포함할 수 있다. 상기 공극(123)의 제1단은 상기 제2 도전 패턴(125b)에 의해 닫힌 상태일 수 있고, 상기 공극(123)의 제2단은 상기 제1 도전 패턴(125a)에 의해 닫힌 상태 일수 있다. 따라서, 상기 공극(123)은 상기 관통 전극(125)에 의해 완전히 둘러싸인 형태일 수 있다.
제1 도전 패턴(125a)은 다결정 실리콘, 금속(ex. 알루미늄, 구리, 티타늄, 탄탈늄, 텅스텐) 또는 도전성 질화물(ex. 티타늄 질화물, 탄탈늄 질화물) 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 제2 도전 패턴(125b)은 다결정 실리콘, 금속(ex. 알루미늄, 구리, 티타늄, 탄탈늄, 텅스텐) 또는 도전성 질화물(ex. 티타늄 질화물, 탄탈늄 질화물) 중에서 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 제2 도전 패턴(125b)은 PVD-도전 물질을 포함할 수 있다. 이 경우, 상기 제1 도전 패턴(125a)은 다른 방법에 의해 형성된 동일한 원소를 포함하는 물질을 포함할 수 있다. 예를 들어, 상기 제1 도전 패턴(125a)은 전기 도금 공정에 의해 형성된 구리를 포함할 수 있고, 상기 제2 도전 패턴(125b)은 물리 기상 증착 공정(PVD)에 의해 형성된 구리를 포함할 수 있다.
상기 관통 전극(125)은 상기 기판(100a)의 상기 제1면(10)에 인접한 제1 끝면 및 상기 기판(100a)의 상기 제2면(20)에 인접한 제2 끝면을 포함할 수 있다. 일 실시 예에 따르면, 상기 관통 전극(125)의 상기 제1 끝면으로부터 상기 공극(123)의 상기 제1단까지의 최단 거리(W3)는 상기 관통 전극(125)의 상기 제2 끝면으로부터 상기 공극(123)의 상기 제2단까지의 최단 거리(W4)보다 클 수 있다. 따라서, 상기 공극(123)의 중심은 상기 기판(100a)의 상기 제1면(10)보다 상기 제2면(20a)에 인접한 형태일 수 있다. 이와 달리, 상기 관통 전극(125)의 상기 제1 끝면으로부터 상기 공극(123)의 상기 제1단까지의 최단 거리(W3)는 상기 관통 전극(125)의 상기 제2 끝면으로부터 상기 공극(123)의 상기 제2단까지의 최단 거리(W4)보다 작을 수 있다. 따라서, 상기 공극(123)의 중심은 상기 기판(100a)의 상기 제2면(20a)보다 상기 제1면(10)에 더 인접한 형태일 수 있다.
본 실시 예에 따르면, 상기 홀(105)의 내부에 상기 제1 도전 패턴(125a) 및 상기 제2 도전 패턴(125b)으로 둘러싸인 상기 공극(123)이 배치될 수 있다. 상기 제1 도전 패턴(125a) 및 상기 제2 도전 패턴(125b)을 포함하는 관통 전극(125)은 후속의 고온 공정에 의해서 열팽창될 수 있다. 만약, 관통 전극이 상기 홀(105)을 전체적으로 채우는 형태를 갖는다면, 후속의 고온 공정에 의해, 상기 관통 전극은 열팽창되어 상기 홀(105)의 외부로 돌출될 수 있다. 이 경우, 상기 관통 전극 상에 형성되는 막질의 리프팅(Lifting) 및/또는 깨짐과 같은 불량들이 발생할 수 있다. 또한, 열팽창에 의한 압력에 의해서, 상기 기판(100a)이 균열될 수도 있다. 하지만, 본 발명의 실시 예에 따르면, 상기 홀(105) 내에 상기 공극(123)이 위치하므로, 상기 관통 전극(125)이 열팽창 할지라도, 상기 관통 전극(125)이 상기 홀(105)의 외부로 팽창되는 것을 최소화할 수 있다. 또한, 상기 관통 전극(125)의 열팽창에 의한 압력에 의해서 상기 기판(100a)에 균열이 발생하는 것을 최소화할 수 있다. 결과적으로, 상기 관통 전극(125)의 열팽창으로 인해 발생할 수 있는 불량을 최소화할 수 있다. 따라서, 신뢰성 및 전기적 특성이 개선된 반도체 칩을 구현할 수 있다.
상기 관통 전극(125)의 측벽과 상기 홀(105)의 측벽 사이에 제1 유전막(110)이 배치될 수 있다. 상기 제1 유전막(110)은 상술된 일 실시 예에서 설명한 것과 동일할 수 있다.
상기 기판(100a)의 상기 제1면(10)상에 식각 정지막(130) 및 층간 유전막(140)이 배치될 수 있다. 상기 식각 정지막(130) 및 상기 층간 유전막(140)은 상술된 일 실시 예에서 설명한 것과 동일할 수 있다. 일 실시 예에 따르면, 상기 식각 정지막(130)은 생략될 수 있다.
상기 식각 정지막(130) 및 상기 층간 유전막(140) 내에 상기 관통 전극(125)과 전기적으로 연결되는 배선(150)이 배치될 수 있다. 상기 배선(150)은 금속(ex. 알루미늄, 구리, 티타늄, 탄탈늄) 또는 도전성 질화물(ex. 티타늄 질화물, 탄탈늄 질화물) 중에서 적어도 하나를 포함할 수 있다.
도3a에서 상기 배선(150)은 단일층으로 도시되어 있다. 하지만, 본 발명은 이에 한정되지 않는다. 도3a에서 도시된 것과 달리, 상기 기판(100a)의 상기 제1면(10)상에 상기 관통 전극(125)과 전기적으로 연결되는 다층 배선들이 배치될 수 있다.
상기 기판(100a)의 상기 제2면(20a)상에 제2 유전막(160)이 배치될 수 있다. 상기 제2 유전막(160)은 상술된 일 실시 예에서 설명한 것과 동일할 수 있다.
상기 제2 유전막(160)상에 상기 관통 전극(125)과 전기적으로 연결되는 범프(170)가 배치될 수 있다. 상기 범프(170)는 상술된 일 실시 예에서 설명한 것과 동일할 수 있다. 일 실시 예에 따르면, 도시된 것과 달리, 본 발명에 따른 반도체 칩은 상기 노출된 관통 전극(125)과 접속하는 도전 패드 및/또는 도전 패드상에 솔더(Solder)를 포함할 수 있다. 다른 실시 예에 따르면, 상기 범프(170)가 생략될 수 있다. 이에 따르면, 상기 관통 전극(125)은 직접적으로 인쇄 회로 기판, 인터포저 소자(Interposer Device) 또는 다른 반도체 칩 중에서 적어도 하나와 접속될 수 있다.
도3b는 본 실시 예에 따른 반도체 칩의 관통 전극(125)에 대한 변형 예를 설명하기 위한 단면도이다.
도3b를 참조하면, 기판(100a)을 관통하는 홀(105) 내에 관통 전극(125)이 배치될 수 있다. 상기 홀(105)은 상기 기판(100a)의 상기 제1면(10)과 인접한 제1단 및 상기 기판(100a)의 상기 제2면(20)과 인접한 제2단을 포함할 수 있다. 상기 관통 전극(125) 제1 도전 패턴(125c) 및 제2 도전 패턴(125d)을 포함할 수 있다.
상기 제1 도전 패턴(125c)은 상기 홀(105)의 상기 제2단을 닫는 평판부 및 상기 평판부의 가장자리로부터 연장되어 상기 홀(105)의 측면을 덮는 측벽부를 포함할 수 있다. 결과적으로, 상기 제1 도전 패턴(125c)은 실린더 형태일 수 있다. 따라서, 상기 홀(105)내에 상기 제1 도전 패턴(125c)으로 둘러싸인 내부 공간이 배치될 수 있다.
상기 제2 도전 패턴(125d)은 상기 홀(105)의 상기 제1단을 덮을 수 있고, 상기 제2 도전 패턴(125d)은 상기 제1 도전 패턴(125c)의 내면과 접촉되도록 연장될 수 있다. 상기 제2 도전패턴(125d)는 상기 홀(105)의 상기 제1단에서 오버행되어 상기 홀(105)의 상기 제1단을 덮을 수 있다. 따라서, 상기 홀(105) 내에 상기 제1 도전 패턴(125c) 및/또는 제2 도전 패턴(125d)로 둘러싸인 공극(123)이 배치될 수 있다. 상기 공극(123)은 상기 기판(100a)의 상기 제1면(10)에 인접한 제1단 및 상기 기판(100a)의 상기 제2면(20a)에 인접한 제2단을 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 도전 패턴(125d)은 상기 제1 도전 패턴(125c)의 내면을 완전히 덮을 수 있다. 이 경우, 상기 공극(123)의 상기 제1단 및 상기 제2단은 모두 상기 제2 도전 패턴(125d)에 의해 닫힌 상태 일수 있다. 따라서, 상기 공극(123)은 상기 제2 도전 패턴(125d)에 의해 완전히 둘러싸인 형태일 수 있다.
제1 도전 패턴(125c)은 다결정 실리콘, 금속(ex. 알루미늄, 구리, 티타늄, 탄탈늄, 텅스텐) 또는 도전성 질화물(ex. 티타늄 질화물, 탄탈늄 질화물) 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 제2 도전 패턴(125d)은 다결정 실리콘, 금속(ex. 알루미늄, 구리, 티타늄, 탄탈늄, 텅스텐) 또는 도전성 질화물(ex. 티타늄 질화물, 탄탈늄 질화물) 중에서 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 제2 도전 패턴(125d)은 PVD-도전 물질을 포함할 수 있다. 이 경우, 상기 제1 도전 패턴(125c)은 다른 방법에 의해 형성된 동일한 원소를 포함하는 물질을 포함할 수 있다. 예를 들어, 상기 제1 도전 패턴(125c)은 전기 도금 공정에 의해 형성된 구리를 포함할 수 있고, 상기 제2 도전 패턴(125d)은 물리 기상 증착 공정(PVD)에 의해 형성된 구리를 포함할 수 있다.
상기 관통 전극(125)은 상기 기판(100a)의 상기 제1면(10)에 인접한 제1 끝면 및 상기 기판(100a)의 상기 제2면(20)에 인접한 제2 끝면을 포함할 수 있다. 일 실시 예에 따르면, 상기 관통 전극(125)의 상기 제1 끝면으로부터 상기 공극(123)의 상기 제1단까지의 최단 거리(W5)는 상기 관통 전극(125)의 상기 제2 끝면으로부터 상기 공극(123)의 상기 제2단까지의 최단 거리(W6)보다 클 수 있다. 따라서, 상기 공극(123)의 중심은 상기 기판(100a)의 상기 제1면(10)보다 상기 제2면(20a)에 인접한 형태일 수 있다. 이와 달리, 상기 관통 전극(125)의 상기 제1 끝면으로부터 상기 공극(123)의 상기 제1단까지의 최단 거리(W5)는 상기 관통 전극(125)의 상기 제2 끝면으로부터 상기 공극(123)의 상기 제2단까지의 최단 거리(W6)보다 작을 수 있다. 따라서, 상기 공극(123)의 중심은 상기 기판(100a)의 상기 제2면(20a)보다 상기 제1면(10)에 인접한 형태일 수 있다.
이하, 본 발명의 일 실시 예에 따른 반도체 칩의 형성 방법이 설명된다. 도4a 내지 도4f는 본 발명의 일 실시 예에 따른 반도체 칩의 형성 방법을 설명하기 위한 단면도들이다.
도4a를 참조하면, 서로 대향되는 제1면(10) 및 제2면(20)을 갖는 기판(100)을 준비한다. 상기 기판(100)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(100)은 실리콘 또는 게르마늄 중에서 적어도 하나를 포함할 수 있다. 상기 기판(100)의 상기 제1면(10)에는 반도체 소자를 구성하는 트렌지스터(Transistor), 다이오드(Diode), 캐패시터(Capacitor) 또는 저항체 중에서 적어도 하나가 포함될 수 있다. 이와 달리, 상기 기판(100)의 상기 제2면(20)에는 상술된 구조들이 포함되지 않을 수 있다.
상기 기판(100) 내에, 상기 기판(100)의 상기 제1면(10)으로부터 연장되는 홀(105)을 형성할 수 있다. 상기 홀(105)은 상술된 일 실시 예에서 설명한 것과 동일한 방법에 의해 형성될 수 있다. 상기 홀(105)은 상기 기판(100)의 상기 제1면(10)에 인접한 제1단 및 상기 기판(100)의 상기 제2면(20)에 인접한 제2단을 포함할 수 있다.
상기 기판(100)의 상기 제1면(10) 상에 제1 유전막(110)이 형성될 수 있다. 상기 제1 유전막(110)은 상술된 일 실시 예에서 설명한 것과 동일할 수 있다.
도4b를 참조하면, 상기 기판(100)의 상기 제1면(10) 및 상기 홀(105)의 내면상에 제1 도전막(120a)을 형성할 수 있다. 이에 따라, 상기 홀(105)내에 상기 제1 도전막(120a)으로 둘러싸인 내부 공간이 형성될 수 있다. 상기 제1 도전막(120a)은 화학 기상 증착 공정(Chemical Vapor Deposition Process), 물리 기상 증착 공정(Physical Vapor Deposition Process) 또는 전기 도금 공정(Electroplating Process) 중에서 적어도 하나의 공정에 의해 형성될 수 있다.
상기 제1 도전막(120a)은 상기 홀(105)의 상기 제1단에서 오버행(Overhang)되도록 형성될 수 있다. 따라서, 상기 내부 공간은 상기 홀(105)의 상기 제2단보다 상기 제1단에서 더 좁게 형성될 수 있다.
일 실시 예에 따르면, 상기 제1 도전막(120a)은 전기 도금 공정에 의해서 형성될 수 있다. 상기 기판(100)에 가해지는 전류량 및 상기 전기 도금 공정이 진행되는 시간을 조절하여 상기 제1 도전막(120a)의 두께를 조절할 수 있다. 예를 들어, 상기 기판(100)에 가해지는 전류량이 증가할수록 상기 제1 도전막(120a)의 두께가 두꺼워질 수 있고, 상기 전기 도금 공정이 진행되는 시간이 길어질수록 상기 제1 도전막(120a)의 두께가 두꺼워질 수 있다.
또한, 상기 전기 도금 공정에서 상기 기판(100)에 임계 전류량이 가해지는 경우, 상기 홀(105)의 제1단에 상기 제1 도전막(120a)의 오버행(Overhang)이 발생할 수 있다. 상기 임계 전류량은 상기 홀(105)의 제1단에 오버행이 발생하기 시작하는 전류량으로 정의될 수 있다. 상기 제1 도전막(120a)의 오버행된 부분은 상기 기판(100)과 수직한 방향의 제1 폭 및 상기 기판(100)과 평행한 방향의 제2 폭를 포함할 수 있다. 상기 기판(100)에 가해지는 전류량이 상기 임계 전류량보다 큰 경우, 상기 전류량이 증가할수록 상기 제2 폭이 증가할 수 있고, 상기 제1 폭은 감소할 수 있다.
도4c를 참조하면, 상기 제1 도전막(120a)상에 상기 홀(105)의 제2단을 닫는 제2 도전막(120b)를 형성할 수 있다. 상기 제2 도전막(120b)이 상기 홀(105)의 제2단을 닫는 것에 의해서, 상기 제1 도전막(120a) 및 상기 제2 도전막(120b)으로 둘러싸인 공극(123)이 형성될 수 있다. 상기 공극(123)은 상기 기판(100)의 상기 제1면(10)에 인접한 제1단 및 상기 기판(100)의 상기 제2면(20)에 인접한 제2단을 포함할 수 있다. 상기 공극(123)은 상기 홀(105)내에 형성될 수 있다. 또한, 상기 공극(123)의 상기 제1단 및 상기 제2단은 모두 상기 제1 도전막(120a) 및 상기 제2 도전막(120b)에 의해 닫힌 상태일 수 있다. 상기 공극(123)의 제1단은 상기 제2 도전막(120b)에 의해 닫힌 상태일 수 있고, 상기 공극(123)의 제2단은 상기 제1 도전막(120a)에 의해 닫힌 상태일 수 있다. 따라서, 상기 공극(123)은 상기 도전막(120)에 의해 완전히 둘러싸인 형태일 수 있다.
상기 제2 도전막(120b)는 다결정 실리콘, 금속(ex. 알루미늄, 구리, 티타늄, 탄탈늄, 텅스텐) 또는 도전성 질화물(ex. 티타늄 질화물, 탄탈늄 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 제2 도전막(120b)은 화학 기상 증착 공정(Chemical Vapor Deposition Process) 또는 물리 기상 증착 공정(Physical Vapor Deposition Process)에 의해 형성될 수 있다.
일 실시 예에 따르면, 상기 제1 도전막(120a) 및 상기 제2 도전막(120b)는 서로 다른 공정에 의해서 형성될 수 있다. 예를 들어, 상기 제1 도전막(120a)은 전기 도금 공정에 의해 형성될 수 있고, 상기 제2 도전막(120b)는 물리 기상 증착 공정에 의해 형성될 수 있다.
상기 제1 도전막(120a)이 전기 도금 공정에 의해 형성되는 경우, 상기 제2 도전막(120b)을 형성하기 전에, 세정 공정(Rinse Process) 및 건조 공정이 더 수행될 수 있다. 상기 세정 공정은 초순수(De-ionized Water: DI)를 이용하여 수행될 수 있다. 전기 도금 공정에 의해 상기 제1 도전막(120a)이 형성되면, 상기 제1 도전막(120a)의 내부 공간 내에 상기 전기 도금 공정에서 사용된 화학 물질들 또는 상기 전기 도금 공정 중에 발생한 화학 물질들이 남아 있을 수 있다. 상기 세정 공정 및 건조 공정에 의해서, 상기 화학 물질들이 상기 제1 도전막(120a)의 내부 공간으로부터 제거될 수 있다.
또한, 일 실시 예에 따르면, 상기 제2 도전막(120b)을 형성하기 전에, 가스 제거 단계(Degassing step)을 추가적으로 더 수행할 수 있다. 상기 가스 제거 단계는 상기 제2 도전막(120b)을 형성하는 반응 챔버 내에서 수행될 수 있다. 이와 달리, 상기 가스 제거 단계는 가스 제거용 챔버 내에서 먼저 수행된 후에, 상기 제2 도전막(120b)은 별도의 반응 챔버 내에서 형성될 수 있다.
도4d를 참조하면, 상기 홀(105) 외부의 상기 제1 도전막(120a) 및 상기 제2 도전막(120b)을 제거하여 관통 전극(125)을 형성할 수 있다. 상기 제거 공정은 화학적 기계적 연마 공정(Chemical Mechanical Polishing Process) 또는 건식 식각 공정 중에서 적어도 하나에 의해 수행될 수 있다.
상기 관통 전극(125)은 제1 도전 패턴(125a) 및 제2 도전 패턴(125b)를 포함할 수 있다. 상기 공극(123)의 상기 제1단은 상기 제2 도전 패턴(125b)에 의해 닫힌 상태일 수 있고, 상기 공극(123)의 상기 제2단은 상기 제1 도전 패턴(125a)에 의해 닫힌 상태일 수 있다. 상기 공극(123)이 상기 홀(105)내에 형성되므로, 상기 제거 공정에 의해서 상기 홀(105) 외부의 상기 제1 도전막(120a) 및 상기 제2 도전막(120b)이 제거되어도 상기 공극(123)이 개방되지 않을 수 있다. 즉, 상기 공극(123)의 상기 제1단 및 상기 제2단은 상기 관통 전극(125)에 의해 닫힌 형태를 유지할 수 있다.
상기 관통 전극(125)은 상기 기판(100)의 상기 제1면(10)에 인접한 제1 끝면 및 상기 기판(100)의 상기 제2면(20)에 인접한 제2 끝면을 포함할 수 있다. 상기 제2 도전막(120b)이 물리 기상 증착 공정에 의해 형성되는 경우, 상기 물리 기상 증착 공정의 공정 조건에서 압력이 증가할수록 상기 제2 도전막(120b)의 단차 도포성이 나빠질 수 있다.
일 실시 예에 따르면, 상기 제2 도전막(120b)의 단차 도포성이 나쁜 경우, 상기 관통 전극(125)의 상기 제1 끝면으로부터 상기 공극(123)의 상기 제1단까지의 최단 거리는 상기 관통 전극(125)의 상기 제2 끝면으로부터 상기 공극(123)의 상기 제2단까지의 최단 거리보다 작을 수 있다. 따라서, 상기 공극(123)의 중심은 상기 홀(105)의 제2 단보다 상기 홀(105)의 제1 단에 더 인접하게 형성될 수 있다. 이와 달리, 상기 관통 전극(125)의 상기 제1 끝면으로부터 상기 공극(123)의 상기 제1단까지의 최단 거리는 상기 관통 전극(125)의 상기 제2 끝면으로부터 상기 공극(123)의 상기 제2단까지의 최단 거리보다 큰 경우, 상기 공극(123)의 중심은 상기 홀(105)의 제1 단보다 홀(105)의 제 2단에 더 인접하게 형성될 수 있다.
일 실시 예에 따르면, 상기 물리 기상 증착 공정의 공정 조건에서 바이어스 전력(Bias power)가 증가할수록, 상기 관통 전극(125)의 상기 제1 끝면으로부터 상기 공극(123)의 상기 제1단까지의 최단 거리는 증가할 수 있다. 즉, 상기 공극(123)의 중심은 상기 홀(105)의 입구보다 상기 홀(105)의 바닥면에 더 가깝게 형성될 수 있다.
일 실시 예에 따르면, 상기 제1 도전막(120a)의 오버행된 부분의 상기 제1 폭이 증가할수록, 상기 관통 전극(125)의 상기 제1 끝면으로부터 상기 공극(123)의 상기 제1단까지의 최단 거리는 증가할 수 있다. 즉, 상기 공극(123)의 중심은 상기 홀(105)의 입구보다 상기 홀(105)의 바닥면에 더 가깝게 형성될 수 있다.
도4e를 참조하면, 상기 기판(100)의 상기 제1면(10)상에 식각 정지막(130) 및 층간 유전막(140)이 형성될 수 있다. 상기 식각 정지막(130) 및 층간 유전막(140)은 상술된 일 실시 예에서 설명한 것과 동일할 수 있다.
상기 층간 유전막(140) 및 상기 식각 정지막(130)을 차례로 패터닝하여, 상기 기판(100)의 상기 제1면(10)과 인접한 상기 관통 전극(125)을 노출시키는 개구부(145)를 형성할 수 있다. 상기 개구부(145) 내에 상기 관통 전극(125)과 전기적으로 연결되는 배선(150)을 형성할 수 있다. 상기 배선(150)은 상술된 일 실시 예에서 설명한 것과 동일할 수 있다.
상술된 것과 달리, 상기 배선(150)은 패터닝 공정에 의해 형성될 수 있다. 상기 배선(150)은 상기 기판(100)의 상기 제1면(10)상에 도전막을 형성하고, 상기 도전막을 패터닝하는 것에 의해 형성될 수 있다. 상기 층간 유전막(140) 및/또는 상기 식각 정지막(130)은 상기 배선(150)을 형성한 후에, 상기 기판(100)의 상기 제1면(10)상에 형성될 수 있다.
도4e에서 상기 배선(150)이 단일층으로 형성되는 것이 도시되어 있다. 하지만, 본 발명은 이에 한정되지 않는다. 도4e에서 도시된 것과 달리, 상기 기판(100)의 상기 제1면(10)상에 상기 관통 전극(125)과 전기적으로 연결되는 다층 배선들이 형성될 수 있다.
도4f를 참조하면, 상기 기판(100)의 상기 제2면(20) 및 상기 제1 유전막(110)의 일부를 식각하여, 상기 기판(100)의 상기 제2면(20)에 인접한 상기 관통 전극(125)을 노출시킬 수 있다. 상기 상기 기판(100)의 상기 제2면(20)을 식각하는 것에 의해서, 식각된 기판(100a) 및 식각된 제2면(20a)이 정의될 수 있다.
상기 식각 공정에 의해서 상기 기판(100)의 두께를 감소시킬 수 있다. 또한, 상기 식각 공정에 의해서 상기 관통 전극(125)을 덮는 상기 제1 유전막(110)의 일부분이 제거될 수 있다. 상기 식각 공정은 그라인딩 공정(Grinding Process), 건식 식각 공정(Dry Etch Process), 습식 식각 공정(Wet Etch Process) 또는 화학적 기계적 연마 공정(Chemical Mechanical Polishing Process) 중에서 적어도 하나에 의해 수행될 수 있다.
상기 식각된 기판(100a)의 상기 식각된 제2면(20a) 상에 제2 유전막(160)을 형성할 수 있다. 상기 제2 유전막(160)은 상기 관통 전극(125)을 노출시키도록 형성될 수 있다. 상기 제2 유전막(160)은 상술된 일 실시 예에서 설명한 것과 동일할 수 있다.
일 실시 예에 따르면, 도3a에 도시된 것처럼, 상기 노출된 관통 전극(125)과 접속하는 범프(170)를 더 형성할 수 있다. 상기 범프(170)는 제1 도전패드(173) 및 제2 도전 패드(175)를 포함할 수 있다. 상기 제1 도전패드(173) 및 상기 제2 도전 패드(175)는 금속을 포함할 수 있다. 예를 들어 상기 제1 도전패드(173) 및 상기 제2 도전 패드(175)는 알루미늄, 구리 또는 니켈 중에서 적어도 하나를 포함할 수 있다.
도5a 내지 도5c는 본 발명에 따른 반도체 칩의 형성 방법에 있어서, 관통 전극(125)을 형성하는 것에 대한 변형 예이다.
도5a를 참조하면, 서로 대향되는 제1면(10) 및 제2면(20)을 갖는 기판(100)내에 홀(105)을 형성할 수 있다. 상기 홀(105)은 상기 기판(100)의 상기 제1면(10)에 인접한 제1단 및 상기 기판(100)의 상기 제2면(20)에 인접한 제2단을 포함할 수 있다.
상기 기판(100)의 상기 제1면(10) 및 상기 홀(105)의 내면 상에 제1 도전막(120c)을 형성할 수 있다. 이에 따라, 상기 홀(105)내에 상기 제1 도전막(120c)으로 둘러싸인 내부 공간이 형성될 수 있다. 상기 제1 도전막(120c)은 화학 기상 증착 공정(Chemical Vapor Deposition Process), 물리 기상 증착 공정(Physical Vapor Deposition Process) 또는 전기 도금 공정(Electroplating Process) 중에서 적어도 하나의 공정에 의해 형성될 수 있다.
일 실시 예에 따르면, 상기 제1 도전막(120c)은 전기 도금 공정에 의해서 형성될 수 있다. 상기 기판(100)에 가해지는 전류량 및 상기 전기 도금 공정이 진행되는 시간을 조절하여 상기 제1 도전막(120c)의 두께를 조절할 수 있다. 예를 들어, 상기 기판(100)에 가해지는 전류량이 증가할수록 상기 제1 도전막(120c)의 두께가 두꺼워질 수 있고, 상기 전기 도금 공정이 진행되는 시간이 길어질수록 상기 제1 도전막(120c)의 두께가 두꺼워질 수 있다.
또한, 도시되지는 않았지만, 상기 전기 도금 공정에서 상기 기판(100)에 임계 전류량이 가해지는 경우, 상기 홀(105)의 입구를 덮는 상기 제1 도전막(120c)의 오버행(Overhang)이 발생할 수 있다. 상기 임계 전류량은 상기 홀(105)의 입구에 오버행이 발생하기 시작하는 전류량으로 정의될 수 있다.
도5b를 참조하면, 상기 제1 도전막(120c)상에 상기 홀(105)의 상기 제1단을 닫는 제2 도전막(120d)을 형성할 수 있다. 상기 제2 도전막(120d)은 상기 제1 도전막(120c)의 내면을 덮도록 형성될 수 있다. 상기 제2 도전막(120d)은 상기 홀(105)의 상기 제1단에서 오버행되도록 형성되어, 상기 홀(105)의 상기 제1단을 덮을 수 있다. 따라서, 상기 홀(105) 내에 상기 제1 도전막(120c) 및/또는 제2 도전막(120d)으로 둘러싸인 공극(123)이 형성될 수 있다. 상기 공극(123)은 상기 기판(100)의 상기 제1면(10)에 인접한 제1단 및 상기 기판(100)의 상기 제2면(20)에 인접한 제2단을 포함할 수 있다. 제2 도전막(120d)의 상기 홀(105)의 상기 제1단의 오버행된 부분은 상기 기판(100)과 수직한 방향의 제1 폭 및 상기 기판(100)과 평행한 방향의 제2 폭을 포함할 수 있다.
상기 제2 도전막(120d)은 다결정 실리콘, 금속(ex. 알루미늄, 구리, 티타늄, 탄탈늄, 텅스텐) 또는 도전성 질화물(ex. 티타늄 질화물, 탄탈늄 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 제2 도전막(120d)은 화학 기상 증착 공정(Chemical Vapor Deposition Process) 또는 물리 기상 증착 공정(Physical Vapor Deposition Process)에 의해 형성될 수 있다. 일 실시 예에 따르면, 상기 제1 도전막(120c) 및 상기 제2 도전막(120d)은 서로 다른 공정에 의해서 형성될 수 있다. 예를 들어, 상기 제1 도전막(120c)은 전기 도금 공정에 의해 형성될 수 있고, 상기 제2 도전막(120d)는 물리 기상 증착 공정에 의해 형성될 수 있다.
상기 제1 도전막(120c)이 전기 도금 공정에 의해 형성되는 경우, 상기 제2 도전막(120d)을 형성하기 전에, 세정 공정 및 건조 공정이 더 수행될 수 있다. 상기 세정 공정 및 건조 공정은 상술된 실시 예에서 설명한 것과 동일 할 수 있다
또한, 일 실시 예에 따르면, 상기 제2 도전막(120d)을 형성하기 전에, 가스 제거 단계(Degassing step)을 추가적으로 더 수행할 수 있다. 상기 가스 제거 단계도 상술된 실시 예에서 설명한 것과 동일 할 수 있다
도5c를 참조하면, 상기 홀(105) 외부의 상기 제1 도전막(120c) 및 상기 제2 도전막(120d)을 제거하여 관통 전극(125)을 형성할 수 있다. 상기 제거 공정은 화학적 기계적 연마 공정(Chemical Mechanical Polishing Process) 또는 건식 식각 공정 중에서 적어도 하나에 의해 수행될 수 있다.
상기 관통 전극(125)은 제1 도전 패턴(125c) 및 제2 도전 패턴(125d)를 포함할 수 있다. 상기 공극(123)의 상기 제1단 및 상기 제2단은 상기 제1 도전 패턴(125c) 및/또는 상기 제2 도전 패턴(125d)에 의해 닫힌 상태로 형성될 수 있다. 상기 공극(123)이 상기 홀(105)내에 형성되므로, 상기 제거 공정에 의해서 상기 홀(105) 외부의 상기 제1 도전막(120c) 및 상기 제2 도전막(120d)이 제거되어도 상기 공극(123)이 개방되지 않을 수 있다. 즉, 상기 공극(123)의 상기 제1단 및 제2단은 상기 관통 전극(125)에 의해 닫힌 형태를 유지할 수 있다.
일 실시 예에 따르면, 상기 제2 도전 패턴(125d)은 상기 상기 제1 도전 패턴(125c)의 내면을 완전히 덮도록 형성될 수 있다. 이 경우, 상기 공극(123)의 상기 제1단 및 상기 제2단은 모두 상기 제2 도전 패턴(125d)에 의해 닫힌 상태 일수 있다. 따라서, 상기 공극(123)은 상기 제2 도전 패턴(125d)에 의해 완전히 둘러싸인 형태로 형성될 수 있다.
상기 관통 전극(125)은 상기 기판(100)의 상기 제1면(10)에 인접한 제1 끝면 및 상기 기판(100)의 상기 제2면(20)에 인접한 제2 끝면을 포함할 수 있다. 상기 제2 도전막(120d)이 물리 기상 증착 공정에 의해 형성되는 경우, 상기 물리 기상 증착 공정의 공정 조건에서 압력이 증가할수록 상기 제2 도전막(120d)의 단차 도포성이 나빠질 수 있다.
일 실시 예에 따르면,상기 제2 도전막(120b)의 단차 도포성이 나쁜 경우, 상기 제2 도전막(120d)의 오버행된 부분의 상기 제1 폭이 감소될 수 있다. 이 때, 상기 관통 전극(125)의 상기 제1 끝면으로부터 상기 공극(123)의 상기 제1단까지의 최단 거리는 상기 관통 전극(125)의 상기 제2 끝면으로부터 상기 공극(123)의 상기 제2단까지의 최단 거리보다 작을 수 있다. 따라서, 상기 공극(123)의 중심은 상기 홀(105)의 제2 단보다 상기 홀(105)의 제1 단에 더 인접하게 형성될 수 있다. 이와 달리, 상기 제2 도전막(120b)의 단차 도포성이 개선된 경우, 제2 도전막(120d)의 오버행된 부분의 상기 제1 폭이 증가될 수 있다. 이 때, 상기 관통 전극(125)의 상기 제1 끝면으로부터 상기 공극(123)의 상기 제1단까지의 최단 거리는 상기 관통 전극(125)의 상기 제2 끝면으로부터 상기 공극(123)의 상기 제2단까지의 최단 거리보다 큰 경우, 상기 공극(123)의 중심은 상기 홀(105)의 제1 단보다 홀(105)의 제 2단에 더 인접하게 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 제1 유전막
120: 도전막 123: 공극
125: 관통 전극 130: 식각 정지막
140: 층간 유전막 150: 배선
160: 제2 유전막

Claims (10)

  1. 서로 대향된 제1면 및 제2면을 갖는 기판; 및
    상기 기판을 관통하는 홀 내에 배치되는 관통 전극을 포함하되,
    상기 홀 내에 상기 관통 전극으로 둘러싸인 공극이 배치되고,
    상기 공극은 상기 기판의 상기 제1면에 인접한 제1단 및 상기 기판의 상기 제2면에 인접한 제2단을 포함하고,
    상기 공극의 상기 제1단 및 상기 제2단은 닫힌 상태인 반도체 칩.
  2. 제1항에 있어서,
    상기 관통 전극은 제1 도전 패턴 및 제2 도전 패턴을 포함하되,
    상기 홀은 상기 기판의 상기 제1면에 인접한 제1단 및 상기 기판의 상기 제2면에 인접한 제2단을 갖고,
    상기 제1 도전 패턴은 상기 홀의 상기 제2단을 닫는 평판부 및 상기 평판부의 가장자리로부터 연장되는 측벽부를 포함하고,
    상기 제2 도전 패턴은 상기 홀의 상기 제1단을 닫고,
    상기 공극은 상기 제1 도전 패턴 및 상기 제2 도전 패턴으로 완전히 둘러싸인 반도체 칩.
  3. 제2항에 있어서,
    상기 제1 도전 패턴은 상기 공극에 인접한 내면을 갖고,
    상기 제2 도전 패턴은 연장되어, 상기 제1 도전 패턴의 내면과 접촉되는 반도체 칩.
  4. 제2항에 있어서,
    상기 제2 도전 패턴은 PVD-도전성 물질을 포함하는 반도체 칩.
  5. 서로 대향된 제1면 및 제2면을 갖는 기판, 상기 기판은 상기 제1면에 형성된 반도체 집적 회로를 포함하는 것;
    상기 기판을 관통하는 홀 내에 배치되는 관통 전극, 상기 관통 전극은 상기 기판의 상기 제1면에 인접한 제1 끝면 및 상기 제2면에 인접한 제2 끝면을 포함하는 것; 및
    상기 기판의 상기 제2면 상에 배치되어 상기 관통 전극과 연결된 범프(Bump)를 포함하되,
    상기 홀 내에 상기 관통 전극으로 둘러싸인 공극이 배치되고,
    상기 공극은 상기 기판의 상기 제1면에 인접한 제1단 및 상기 기판의 상기 제2면에 인접한 제2단을 포함하고,
    상기 공극의 상기 제1단 및 상기 제2단은 닫힌 상태이고,
    상기 관통 전극의 상기 제1 끝면부터 상기 공극의 상기 제1단까지의 최단 거리는 상기 관통 전극의 상기 제2 끝면부터 상기 공극의 상기 제2단까지의 최단 거리보다 큰 반도체 칩.
  6. 제5항에 있어서,
    상기 관통 전극은 제1 도전 패턴 및 제2 도전 패턴을 포함하되,
    상기 홀은 상기 기판의 상기 제1면에 인접한 제1단 및 상기 기판의 상기 제2면에 인접한 제2단을 갖고,
    상기 제1 도전 패턴은 상기 홀의 상기 제2단을 닫는 평판부 및 상기 평판부의 가장자리로부터 연장되는 측벽부를 포함하고,
    상기 제2 도전 패턴은 상기 홀의 상기 제1단을 닫고,
    상기 공극은 상기 제1 도전 패턴 및 상기 제2 도전 패턴으로 완전히 둘러싸인 반도체 칩.
  7. 제6항에 있어서,
    상기 제2 도전 패턴은 PVD-도전성 물질을 포함하는 반도체 칩.
  8. 서로 대향된 제1면 및 제2면을 갖는 기판 내에 상기 제1면으로부터 상기 제2면을 향하여 연장되는 홀을 형성하는 것;
    상기 홀 내에 관통 전극을 형성하되, 상기 홀 내에 관통전극으로 둘러싸인 공극이 형성되고, 상기 공극의 제1단 및 제2단은 닫힌 상태인 것; 및
    상기 기판의 상기 제2면을 식각하여, 상기 관통 전극을 노출시키는 것을 포함하는 반도체 칩의 형성 방법.
  9. 제8항에 있어서,
    상기 관통 전극을 형성하는 것은,
    상기 기판의 상기 제1면 및 상기 홀의 내면 상에 제1 도전막을 형성하되, 상기 홀 내에는 상기 제1 도전막으로 둘러싸인 내부 공간이 형성되는 것;
    상기 기판의 상기 제1면 상에 제2 도전막을 형성하되, 상기 제2 도전막은 상기 내부 공간의 상기 기판의 상기 제1면에 인접한 일단을 닫는 것; 및
    상기 홀의 외부에 상기 제1 및 제2 도전막들을 제거하여 상기 홀 내에 제1 도전패턴 및 제2 도전 패턴을 형성하되, 상기 공극은 상기 제1 도전 패턴 및 상기 제2 도전 패턴에 의해 둘러싸인 내부 공간인 것을 포함하는 반도체 칩의 형성 방법.
  10. 제9항에 있어서,
    상기 제2 도전막은 상기 제1 도전막의 상기 내부 공간의 내면 상에도 형성되는 반도체 칩의 형성 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8143704B2 (en) * 2009-10-02 2012-03-27 Texas Instruments Incorporated Electronic assemblies including mechanically secured protruding bonding conductor joints
US9997443B2 (en) * 2013-02-25 2018-06-12 Infineon Technologies Ag Through vias and methods of formation thereof
JP6201868B2 (ja) * 2014-04-02 2017-09-27 株式会社デンソー 貫通電極を備えた基板の製造方法
JP7119620B2 (ja) 2018-06-18 2022-08-17 大日本印刷株式会社 配線基板および配線基板の製造方法
CN113611661B (zh) * 2021-08-02 2023-06-13 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
CN113793838B (zh) * 2021-11-15 2022-02-25 深圳市时代速信科技有限公司 半导体器件及其制备方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6559388B1 (en) * 1999-06-08 2003-05-06 International Business Machines Corporation Strain relief for substrates having a low coefficient of thermal expansion
JP4009846B2 (ja) 2003-01-15 2007-11-21 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US7232754B2 (en) * 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7271482B2 (en) * 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7772115B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
JP4639174B2 (ja) 2006-09-12 2011-02-23 日本特殊陶業株式会社 ウェハ電気検査装置用の多層セラミック基板及びその製造方法
KR100790452B1 (ko) * 2006-12-28 2008-01-03 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법
US7834462B2 (en) * 2007-09-17 2010-11-16 Qimonda Ag Electric device, stack of electric devices, and method of manufacturing a stack of electric devices
US7821107B2 (en) * 2008-04-22 2010-10-26 Micron Technology, Inc. Die stacking with an annular via having a recessed socket
US7772123B2 (en) * 2008-06-06 2010-08-10 Infineon Technologies Ag Through substrate via semiconductor components
US8039314B2 (en) * 2008-08-04 2011-10-18 International Business Machines Corporation Metal adhesion by induced surface roughness
US7872332B2 (en) * 2008-09-11 2011-01-18 Micron Technology, Inc. Interconnect structures for stacked dies, including penetrating structures for through-silicon vias, and associated systems and methods
US20100065949A1 (en) * 2008-09-17 2010-03-18 Andreas Thies Stacked Semiconductor Chips with Through Substrate Vias
US8455357B2 (en) * 2008-10-10 2013-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method of plating through wafer vias in a wafer for 3D packaging
KR100978664B1 (ko) 2008-10-23 2010-08-30 삼성전기주식회사 미소결 다층 세라믹 기판 및 무수축 다층 세라믹 기판의 제조방법
JP2010118595A (ja) * 2008-11-14 2010-05-27 Toshiba Corp 半導体装置
US8330256B2 (en) * 2008-11-18 2012-12-11 Seiko Epson Corporation Semiconductor device having through electrodes, a manufacturing method thereof, and an electronic apparatus
JP5212118B2 (ja) * 2009-01-05 2013-06-19 日立金属株式会社 半導体装置およびその製造方法
US7816945B2 (en) * 2009-01-22 2010-10-19 International Business Machines Corporation 3D chip-stack with fuse-type through silicon via
US8263492B2 (en) * 2009-04-29 2012-09-11 International Business Machines Corporation Through substrate vias
US8143704B2 (en) * 2009-10-02 2012-03-27 Texas Instruments Incorporated Electronic assemblies including mechanically secured protruding bonding conductor joints
KR20110050957A (ko) * 2009-11-09 2011-05-17 삼성전자주식회사 반도체 소자의 관통 비아 콘택 및 그 형성 방법
US8405201B2 (en) * 2009-11-09 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via structure

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