CN113793838B - 半导体器件及其制备方法 - Google Patents

半导体器件及其制备方法 Download PDF

Info

Publication number
CN113793838B
CN113793838B CN202111344792.0A CN202111344792A CN113793838B CN 113793838 B CN113793838 B CN 113793838B CN 202111344792 A CN202111344792 A CN 202111344792A CN 113793838 B CN113793838 B CN 113793838B
Authority
CN
China
Prior art keywords
layer
hole
metal
solder
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111344792.0A
Other languages
English (en)
Other versions
CN113793838A (zh
Inventor
杨天应
刘丽娟
吴文垚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Times Suxin Technology Co Ltd
Original Assignee
Shenzhen Times Suxin Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Times Suxin Technology Co Ltd filed Critical Shenzhen Times Suxin Technology Co Ltd
Priority to CN202111344792.0A priority Critical patent/CN113793838B/zh
Publication of CN113793838A publication Critical patent/CN113793838A/zh
Application granted granted Critical
Publication of CN113793838B publication Critical patent/CN113793838B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明的实施例提供了一种半导体器件及其制备方法，涉及半导体技术领域，该半导体器件包括晶圆本体、导电金属层、背金导电层和金属遮挡层，通过设置金属遮挡层，并在通孔的孔口处形成遮挡结构，能够在芯片焊接或者使用时有效地防止焊料进入到通孔内部，也避免了焊料扩散穿过背金导电层到达第一表面，保证了背金导电层的完整性，进而保证了器件的可靠性。同时，本发明避免了焊料侵蚀通孔侧壁的背金导电层，从而避免了焊料与背金导电层互溶导致的电阻增大现象，也避免了焊料和通孔侧壁基材热膨胀系数差异大导致的芯片机械性能变差的问题。

Description

半导体器件及其制备方法
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种半导体器件及其制备方法。
背景技术
对于射频功率器件，通常使用背部通孔技术实现源极接地。背部通孔从芯片背面贯穿衬底和半导体层，直达芯片正面源极金属下方。通过在背部通孔底部、侧壁和背面表面覆盖金属，实现将芯片正面源极金属与背面金属连接。芯片封装时，将芯片背面金属（Au）、焊料（AuSn）、框架三者堆叠在一起，在一定温度下粘接在一起，实现芯片源极接地。
现有技术中，芯片背面通孔以及背面表面仅仅覆盖了背面金属层，在焊接或器件使用过程中，焊料金属会进入到通孔中，并扩散穿过背面金属层到达芯片正面，导致正面源极金属变形或损坏，进而导致器件失效。同时，焊料与背部金属直接接触互溶，导致背部金属的接地电阻升高。
发明内容
本发明的目的包括，例如，提供了一种半导体器件，其能够避免焊料侵入背部通孔和正面金属，提高背部金属的完整性，避免了焊料金属与背部金属互溶导致其接地电阻升高。
本发明的实施例可以这样实现：
第一方面，本发明实施例提供了一种半导体器件，包括：
晶圆本体，所述晶圆本体具有相对的第一表面和第二表面；
设置在所述晶圆本体第一表面的导电金属层；
设置在所述晶圆本体第二表面的背金导电层；
以及，设置在所述背金导电层表面的金属遮挡层；
其中，所述晶圆本体的第二表面设有贯通所述晶圆本体至所述导电金属层的通孔，所述背金导电层设置在所述通孔的侧壁并与所述导电金属层电连接，所述金属遮挡层至少部分覆盖在所述通孔上，并在所述通孔的孔口处形成遮挡结构，以阻挡焊料进入所述通孔。
在可选的实施方式中，所述金属遮挡层上设有贯通至所述通孔的导液孔。
在可选的实施方式中，所述金属遮挡层在远离所述导电金属层的一侧设置有与所述通孔对应的凹槽，所述导液孔位于所述凹槽内，且所述凹槽在所述第一表面上的投影尺寸小于所述通孔的孔口在所述第一表面上的投影尺寸。
在可选的实施方式中，所述金属遮挡层的表面还设置有第一阻焊层，所述第一阻焊层填塞在所述导液孔内，用于阻挡所述焊料。
在可选的实施方式中，所述第一阻焊层设置在所述凹槽内，并覆盖所述导液孔，且所述第一阻焊层覆盖所述凹槽的表面。
在可选的实施方式中，所述第一阻焊层设置在所述凹槽内和所述凹槽的外围，且所述第一阻焊层在所述第一表面投影尺寸大于或等于所述通孔的孔口在所述第一表面的投影尺寸，以使所述第一阻焊层遮挡所述通孔。
在可选的实施方式中，所述第一阻焊层设置在所述导液孔的侧壁、所述金属遮挡层接合在所述通孔内的一侧表面以及所述金属遮挡层背离所述通孔的一侧表面。
在可选的实施方式中，所述背金导电层和所述金属遮挡层之间还设置有第二阻焊层，所述第二阻焊层分布在所述通孔的孔口附近，并延伸至所述金属遮挡层接合在所述通孔内的一侧表面。
在另一方面，本发明实施例提供了一种半导体器件的制备方法，用于制备前述的半导体器件，所述方法包括：
在晶圆本体的第一表面形成导电金属层；
在所述晶圆本体的第二表面形成贯通所述晶圆本体至所述导电金属层的通孔；
在所述晶圆本体的第二表面形成背金导电层，所述背金导电层还形成于所述通孔的侧壁并和所述导电金属层电连接；
在所述背金导电层的表面形成金属遮挡层；
其中，所述金属遮挡层至少部分覆盖在所述通孔上，并在所述通孔的孔口处形成遮挡结构，以阻挡焊料进入所述通孔。
在可选的实施方式中，在所述背金导电层的表面形成金属遮挡层的步骤，包括：
在所述背金导电层的表面形成具有开孔的第二种子金属层；
在所述第二种子金属层的表面形成所述金属遮挡层，并在所述金属遮挡层的中心形成与所述开孔导通的导液孔。
在可选的实施方式中，在所述背金导电层的表面形成具有开孔的第二种子金属层的步骤，包括：
在所述背金导电层的表面涂布第一光刻胶，并利用光刻工艺形成填充在所述通孔内的第一遮挡掩膜；
在所述背金导电层的表面涂布第二光刻胶，并利用光刻工艺在所述第一遮挡掩膜上形成第二遮挡掩膜；
在所述背金导电层的表面进行金属蒸发或溅射工艺，以形成第二种子金属层；
剥离所述第二遮挡掩膜，并在所述第二种子金属层上形成开孔。
本发明实施例的有益效果包括，例如：
本发明提供的半导体器件及其制备方法，在晶圆本体的第一表面设置导电金属层，在晶圆本体的第二表面设置贯通晶圆本体至导电金属层的通孔，并在晶圆本体的第二表面设置背金导电层，背金导电层同时设置在通孔的侧壁并与导电金属层电连接，金属遮挡层至少部分覆盖在通孔上，并在通孔的孔口处形成遮挡结构，以阻挡焊料进入通孔。本发明通过设置金属遮挡层，并在通孔的孔口处形成遮挡结构，能够在芯片焊接或者使用时有效地防止焊料进入到通孔内部，也避免了焊料扩散穿过背金导电层到达第一表面，保证了背金导电层的完整性，进而保证了器件的可靠性。同时，本发明避免了焊料侵蚀通孔侧壁的背金导电层，从而避免了焊料与背金导电层互溶导致的电阻增大现象，也避免了焊料和通孔侧壁基材热膨胀系数差异大导致的芯片机械性能变差的问题。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明第一实施例提供的半导体器件的结构示意图；
图2为本发明第一实施例提供的半导体器件焊接结构示意图；
图3为本发明第二实施例提供的半导体器件的结构示意图；
图4为本发明第三实施例提供的半导体器件的结构示意图；
图5为本发明第四实施例提供的半导体器件的结构示意图；
图6为本发明第五实施例提供的半导体器件的结构示意图；
图7为本发明第六实施例提供的半导体器件的结构示意图；
图8为本发明第七实施例提供的半导体器件的制备方法的步骤框图；
图9为本发明第七实施例提供的半导体器件的制备方法的第一流程图；
图10为本发明第七实施例提供的半导体器件的制备方法的第二流程图；
图11为本发明第七实施例提供的半导体器件的制备方法的第三流程图；
图12为本发明第七实施例提供的半导体器件的制备方法的第四流程图；
图13为本发明第七实施例提供的半导体器件的制备方法的第五流程图；
图14为本发明第七实施例提供的半导体器件的制备方法的第六流程图；
图15为本发明第七实施例提供的半导体器件的制备方法的第七流程图；
图16为本发明第七实施例提供的半导体器件的制备方法的第八流程图；
图17为本发明第七实施例提供的半导体器件的制备方法的第九流程图；
图18为本发明第七实施例提供的半导体器件的制备方法的第十流程图；
图19为本发明第七实施例提供的半导体器件的制备方法的第十一流程图。
图标：100-半导体器件；110-晶圆本体；111-晶圆衬底；113-半导体层；115-介质层；130-导电金属层；131-通孔；150-背金导电层；151-第一种子金属层；170-金属遮挡层；171-导液孔；173-第二种子金属层；175-凹槽；180-第一阻焊层；190-第二阻焊层；200-载具；210-粘接层；300-封装基板；310-焊料层；400-第一遮挡掩膜；500-第二遮挡掩膜。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
第一实施例
参见图1和图2，本实施例提供了一种半导体器件100，其能够避免焊料侵入背部通孔131和正面金属，提高背部金属的完整性，并且避免了焊料金属与背部金属互溶导致其接地电阻升高。
本实施例提供的半导体器件100，包括晶圆本体110、导电金属层130、背金导电层150和金属遮挡层170，晶圆本体110具有相对的第一表面和第二表面，导电金属层130设置在晶圆本体110的第一表面，晶圆本体110的第二表面刻蚀形成有通孔131，该通孔131贯通贯通晶圆本体110至导电金属层130，背金导电层150设置在晶圆本体110的第二表面，同时还设置在通孔131的侧壁并和导电金属层130电连接，金属遮挡层170设置在背金导电层150的表面，并至少部分覆盖在通孔131上，且金属遮挡层170在通孔131的孔口处形成有遮挡结构，以阻挡焊料进入通孔131。
需要说明的是，本实施例中通孔131为中空结构，金属遮挡层170仅仅覆盖在通孔131的孔口处，并未大幅伸入到通孔131内部，从而在通孔131的孔口处形成盖状的遮挡结构，在实际焊接或者工作过程中，焊料会被金属遮挡层170阻挡，从而避免了焊料大幅进入到通孔131内与通孔131内部的背金导电层150接触，一方面避免了焊料侵蚀通孔131的侧壁的背金导电层150而造成通孔131处的接地电阻升高，影响器件性能，另一方面也避免了焊料扩散至晶圆本体110的第一表面而造成导电金属层130受损变形。
在本实施例中，金属遮挡层170在通孔131的孔口处形成遮挡结构，能够在器件焊接或者使用时有效地防止焊料进入到通孔131内部，也避免了焊料扩散穿过背金导电层150到达第一表面，保证了通孔131侧壁的背金导电层150的完整性，进而保证了器件的可靠性。同时，本发明避免了焊料侵蚀通孔131侧壁的背金导电层150，从而避免了焊料与背金导电层150互溶导致的电阻增大现象，也避免了焊料和通孔131侧壁基材热膨胀系数差异大导致的芯片机械性能变差的问题。
在本实施例中，背金导电层150和晶圆本体110之间还设置有第一种子金属层151。具体地，在实际制备过程中，首先在晶圆本体110的第二表面形成第一种子金属层151，然后再在第一种子金属层151的表面形成背金导电层150。
需要说明的是，此处第一种子金属层151可以选用钛（Ti）、镍（Ni）、金（Au）、钨钛（TiW）或钒钛（TiV）中的至少一种，本实施例中优选为钛（Ti），使得第一种子金属层151同时能够起到粘接层的作用，提升背金导电层150与晶圆本体110之间的结合力。
在本实施例中，背金导电层150和金属遮挡层170之间还设置有第二种子金属层173，在实际制备过程中，首先在背金导电层150的表面形成第二种子金属层173，然后再在第二种子金属层173的表面形成金属遮挡层170，需要说明的是，此处第二种子金属层173和金属遮挡层170均在通孔131的孔口处悬置，即形成了盖状的遮挡结构，该遮挡结构可以通过在通孔131内填充光刻胶后形成，最后在形成该遮挡结构后可以将通孔131内的光刻胶去除，使得通孔131保持中空状态。
需要说明的是，此处第二种子金属层173可以选用钛（Ti）、镍（Ni）、金（Au）、钨钛（TiW）或钒钛（TiV）中的至少一种，此处第二种子金属层173可以选用金（Au）。当然，在其他较佳的实施例中，第二种子金属层173也可以将纯金替换为钛、钛金（Ti/Au）组合或钛镍金（Ti/Ni/Au）组合，其中作为组合时可以分层设置，也可以混合设置，并且控制除金之外的金属厚度，从而能够控制焊料与背金导电层150的反应程度，保证第二表面上背金导电层150的完整性。
在本实施例中，金属遮挡层170上设有贯通至通孔131的导液孔171。此处导液孔171位于该遮挡结构的中心位置，用于去除通孔131内的光刻胶。具体地，在形成该遮挡结构后由导液孔171注入蚀刻液，利用湿法蚀刻工艺去除通孔131内的光刻胶。
需要说明的是，本实施例中导液孔171的孔径较小，且小于焊料的流动间隙，即焊料不会由该导液孔171大量侧爬至通孔131内部，使得遮挡结构能够保持有效的阻挡效果。
在本实施例中，为了形成该导液孔171，在形成第二种子金属层173时则需要在中心形成开孔，方便在形成金属遮挡层170时留下导液孔171。具体地，在实际制备时，在形成背金导电层150后，在背金导电层150的表面以及通孔131内涂布第一光刻胶，并利用光刻工艺将孔口周围多余的第一光刻胶去除，从而形成了填充在通孔131内的第一遮挡掩膜，第一遮挡掩膜即残留的第一光刻胶，此时再在第一遮挡掩膜的表面和背金导电层150的表面涂布第二光刻胶，并利用光刻工艺去除多余的第二光刻胶，仅仅留下位于第一遮挡掩膜中心部分的第二光刻胶，形成了第二遮挡掩膜，第二遮挡掩膜即残留的第二光刻胶。在形成第一遮挡掩膜和第二遮挡掩膜后，再在背金导电层150的表面、第一遮挡掩膜的表面以及第二遮挡掩膜的表面溅射一层种子金属，从而形成了第二种子金属层173，此时第二种子金属层173同时覆盖在第一遮挡掩膜和第二遮挡掩膜的表面。然后进行剥离工艺，将第二遮挡掩膜去除，同时将第二遮挡掩膜表面的种子金属一并去除，形成了具有开孔的第二种子金属层173，该开孔的大小由第二遮挡掩膜决定。然后再在第二种子金属层173的表面电镀形成金属遮挡层170，通过控制电镀工艺，避免该开孔处的金属遮挡层170闭合，保留开孔并形成了导液孔171，最后再利用湿法工艺通过导液孔171注入蚀刻液，去除通孔131内的第一遮挡掩膜，完成遮挡结构的制作。
在本实施例中，金属遮挡层170远离导电金属层130的一侧设置有与通孔131对应的凹槽175，导液孔171位于凹槽175内，且凹槽175在第一表面上的投影尺寸小于通孔131的孔口在第一表面上的投影尺寸。具体地，在形成第一遮挡掩膜时，可以使得第一遮挡掩膜露出通孔131的表面略低于背金导电层150的表面，并大致与通孔131之外的背金导电层150与晶圆本体110接合的一面相平齐，从而使得后续形成的第二种子金属层173和金属遮挡层170均向着通孔131方向凹陷，以形成凹槽175。通过形成该凹槽175，在焊接过程中能够起到缓冲焊料的作用，焊料能够部分容置在该凹槽175内，避免焊料直冲导液孔171和金属遮挡层170，减缓导液孔171周围的压力，进一步避免焊料进入到通孔131内部。
在本实施例中，晶圆本体110包括晶圆衬底111和位于晶圆衬底111表面的半导体层113，其中导电金属层130设置在半导体层113远离晶圆衬底111一侧的表面，并且在形成导电金属层130时还在半导体层113的表面设置有介质层115。在晶圆衬底111的表面通过刻蚀工艺形成有通孔131，该通孔131可以贯通晶圆衬底111至导电金属层130。关于晶圆本体110的具体结构可参考现有的圆片。
在本实施例中，半导体器件100指的是射频功率器件，其中导电金属层130可以是源极金属，其通过背部的通孔131实现源极接地，即通孔131从第二表面贯穿晶圆衬底111和半导体层113，直达导电金属层130下方，在芯片封装时，封装基板300上的焊料形成焊料层310，并与该半导体器件100焊接，具体地，将金属遮挡层170、焊料层310和封装基板300的框架堆叠在一起，在一定温度下粘接在一起，实现源极接地。当然，此处半导体器件100也可以是其他类型的器件或芯片，例如存储芯片或MEMS芯片等，但凡是需要通过金属化通孔131实现接地的结构均在本发明的保护范围之内。
综上所述，本实施例提供的半导体器件100，在晶圆本体110的第一表面设置导电金属层130，在晶圆本体110的第二表面设置贯通晶圆本体110至导电金属层130的通孔131，并在晶圆本体110的第二表面设置背金导电层150，背金导电层150同时设置在通孔131的侧壁并和导电金属层130电连接，金属遮挡层170至少部分覆盖在通孔131上，并在通孔131的孔口处形成遮挡结构，以阻挡焊料进入通孔131。本发明通过设置金属遮挡层170，并在通孔131的孔口处形成遮挡结构，能够在芯片焊接或者使用时有效地防止焊料进入到通孔131内部，也避免了焊料扩散穿过背金导电层150到达第一表面，保证了背金导电层150的完整性，进而保证了器件的可靠性。同时，本发明避免了焊料侵蚀通孔131侧壁的背金导电层150，从而避免了焊料与背金导电层150互溶导致的电阻增大现象，也避免了焊料和通孔131侧壁基材热膨胀系数差异大导致的芯片机械性能变差的问题。
第二实施例
参见图3，本实施例提供了一种半导体器件100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
在本实施例中，半导体器件100包括晶圆本体110、导电金属层130、背金导电层150和金属遮挡层170，晶圆本体110具有相对的第一表面和第二表面，导电金属层130设置在晶圆本体110的第一表面，晶圆本体110的第二表面刻蚀形成有通孔131，该通孔131贯通贯通晶圆本体110至导电金属层130，背金导电层150设置在晶圆本体110的第二表面，同时还设置在通孔131的侧壁并和导电金属层130电连接，金属遮挡层170设置在背金导电层150的表面，并至少部分覆盖在通孔131上，且金属遮挡层170在通孔131的孔口处形成有遮挡结构，以阻挡焊料进入通孔131。
在本实施例中，金属遮挡层170的表面还设置有第一阻焊层180，第一阻焊层180填塞在导液孔171内，用于阻挡焊料。具体地，第一阻焊层180可以是镍（Ni）、钛（Ti）、铂（Pt）、钨（W）、铬（Cr）、二氧化硅（SiO2）、氮化硅（Si3N4）中的至少一种，优选地，本实施例中第一阻焊层180采用镍层，其设置在金属遮挡层170的表面，并填塞在导液孔171内，从而避免了焊料由导液孔171进入到通孔131内部。
在本实施例中，金属遮挡层170远离导电金属层130的一侧设置有与通孔131对应的凹槽175，导液孔171位于凹槽175内，且凹槽175在第一表面上的投影尺寸小于通孔131的孔口在第一表面上的投影尺寸。此外，第一阻焊层180设置在凹槽175内，并覆盖导液孔171，且第一阻焊层180覆盖凹槽175的表面。本实施例中第一阻焊层180的尺寸与凹槽175的尺寸相适配，使得第一阻焊层180恰好处在凹槽175内，此时凹槽175可以起到定位作用，方便形成第一阻焊层180。
在实际制备时，在形成金属遮挡层170后，增加金属溅射和剥离工艺，在导液孔171内填塞金属镍，控制金属镍在导液孔171附近的覆盖区域不超过该凹槽175的范围。其中第一阻焊层180仅仅形成在金属遮挡层170的表面以及导液孔171内。
本实施例提供的半导体器件100，通过在金属遮挡层170的表面增设第一阻焊层180，且第一阻焊层180填塞导液孔171，从而避免了焊料由导液孔171进入到通孔131内部。能够在芯片焊接或者使用时有效地彻底防止焊料进入到通孔131内部，也避免了焊料扩散穿过背金导电层150到达第一表面，保证了背金导电层150的完整性，进而保证了器件的可靠性。
第三实施例
参见图4，本实施例提供了一种半导体器件100，其基本结构和原理及产生的技术效果和第一实施例或第二实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例或第二实施例中相应内容。
在本实施例中，金属遮挡层170的表面还设置有第一阻焊层180，第一阻焊层180填塞在导液孔171内，用于阻挡焊料。
在本实施例中，金属遮挡层170远离导电金属层130的一侧设置有与通孔131对应的凹槽175，导液孔171位于凹槽175内，且凹槽175在第一表面上的投影尺寸小于通孔131的孔口在第一表面上的投影尺寸，第一阻焊层180设置在凹槽175内和凹槽175的外围，且第一阻焊层180在第一表面上的投影尺寸大于或等于通孔131的孔口在第一表面上的投影尺寸，以使第一阻焊层180遮挡通孔131。
在实际制备时，在形成金属遮挡层170后，增加金属溅射和剥离工艺，在导液孔171内填塞金属镍，控制金属镍在导液孔171周围的覆盖区域超出了凹槽175的范围，并向着周围延伸，形成第一阻焊层180，并且第一阻焊层180的范围覆盖了通孔131的孔口范围。
本实施例提供的半导体器件100，通过在金属遮挡层170的表面增设第一阻焊层180，且第一阻焊层180填塞导液孔171，从而避免了焊料由导液孔171进入到通孔131内部。并且第一阻焊层180的范围超出了凹槽175的范围，并能够覆盖在通孔131的孔口周围，这种设计能够避免器件使用过程中焊料由金属遮挡层170向内扩散至通孔131内部，进一步避免了焊料进入到通孔131内。同时本实施例能够在芯片焊接或者使用时有效地彻底防止焊料进入到通孔131内部，也避免了焊料扩散穿过背金导电层150到达第一表面，保证了背金导电层150的完整性，进而保证了器件的可靠性。
第四实施例
参见图5，本实施例提供了一种半导体器件100，其基本结构和原理及产生的技术效果和第一实施例、第二实施例或第三实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例、第二实施例或第三实施例中相应内容。
具体地，金属遮挡层170的表面还设置有第一阻焊层180，第一阻焊层180填塞在导液孔171内，用于阻挡焊料，其中，第一阻焊层180位于金属遮挡层170的靠近通孔131的一侧表面和远离通孔131的一侧表面。
在本实施例中，第一阻焊层180设置在导液孔171的侧壁、金属遮挡层170接合在通孔131内的一侧表面以及金属遮挡层170背离通孔131的一侧表面。具体地，由于金属遮挡层170和第二种子金属层173均处于悬置状态，此处可以在导液孔171的侧壁、金属遮挡层170与通孔131的接合面以及凹槽175内同时电镀形成第一阻焊层180，使得第一阻焊层180同时覆盖在位于孔口处金属遮挡层170的表面。
需要说明的是，此处金属遮挡层170接合在通孔131内的一侧表面还设置有第二种子金属层173，故此处第一阻焊层180还覆盖在位于通孔131内的第二种子金属层173的表面。在实际制备时，形成金属遮挡层170后，通过导液孔171利用电镀、光刻和腐蚀工艺，在导液孔171的内侧表面、侧壁以及外侧表面局部均覆盖第一阻焊层180。
值得注意的是，针对金属遮挡层170外侧的第一阻焊层180，此处第一阻焊层180可以仅仅覆盖在凹槽175内，也可以超出凹槽175范围并覆盖在凹槽175周围。优选地，此处第一阻焊层180超出凹槽175的范围，并覆盖在凹槽175的周围。
本实施例提供的半导体器件100，通过在导液孔171的内侧表面、外侧表面以及侧壁同时电镀形成第一阻焊层180，从而进一步减缓了焊料对位于孔口处的金属遮挡层170的侵蚀，避免焊料扩散至金属遮挡层170内侧。
第五实施例
参见图6，本实施例提供了一种半导体器件100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
在本实施例中，背金导电层150和金属遮挡层170之间还设置有第二阻焊层190，第二阻焊层190分布在通孔131的孔口处，并延伸至金属遮挡层170接合在通孔131内的一侧表面。具体地，在实际制备时，首先在背金导电层150的表面形成第二阻焊层190，然后再在第二阻焊层190的表面形成金属遮挡层170。
需要说明的是，此处第二阻焊层190仅仅分布在孔口及其周围，并未完全覆盖背金导电层150，从而使得在第二阻焊层190形成后，再在第二阻焊层190的表面以及背金导电层150的表面电镀形成金属遮挡层170，使得第二阻焊层190能够阻挡焊料由金属遮挡层170扩散进入到通孔131内。
值得注意的是，此处第二阻焊层190可以是镍（Ni）、钛（Ti）、铂（Pt）、钨（W）、铬（Cr）、二氧化硅（SiO2）、氮化硅（Si3N4）中的至少一种。优选地，此处第二阻焊层190包括钛层和镍层，其可以通过蒸发金属的方式形成。
本实施例提供的半导体器件100，通过在金属遮挡层170和背金导电层150之间设置第二阻焊层190，且第二阻焊层190分布在通孔131的孔口处，能够进一步避免焊料进入到通孔131内部，避免了使用过程中由于焊料与金属遮挡层170发生扩散而进一步扩散至通孔131。
第六实施例
参见图7，本实施例提供了一种半导体器件100，其基本结构和原理及产生的技术效果和第一实施例或第五实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例或第五实施例中相应内容。
具体地，背金导电层150和金属遮挡层170之间还设置有第二阻焊层190，第二阻焊层190分布在通孔131的孔口处，并延伸至金属遮挡层170接合在通孔131内的一侧表面。
在本实施例中，金属遮挡层170的表面还设置有第一阻焊层180，第一阻焊层180填塞在导液孔171内，用于阻挡焊料。且金属遮挡层170远离导电金属层130的一侧设置有与通孔131对应的凹槽175，导液孔171位于凹槽175内，且凹槽175在第一表面上的投影尺寸小于通孔131的孔口在第一表面上的投影尺寸，第一阻焊层180设置在凹槽175内和凹槽175的周围，且第一阻焊层180在第一表面上的投影尺寸大于或等于通孔131的孔口在第一表面上的投影尺寸，以使第一阻焊层180遮挡通孔131。
本实施例提供的半导体器件100，通过在金属遮挡层170的表面增设第一阻焊层180，且第一阻焊层180填塞导液孔171，从而避免了焊料由导液孔171进入到通孔131内部。同时通过在金属遮挡层170和背金导电层150之间设置第二阻焊层190，且第二阻焊层190分布在通孔131的孔口处，能够进一步避免焊料进入到通孔131内部，避免了使用过程中由于焊料与金属遮挡层170发生扩散而进一步扩散至通孔131。
第七实施例
参见图8，本实施例提供了一种半导体器件100的制备方法，其用于制备如第一实施例、第二实施例、第三实施例、第四实施例、第五实施例以及第六实施例提供的半导体器件100。
本实施例提供的半导体器件100的制备方法，包括以下步骤：
S1：在晶圆本体110的第一表面形成导电金属层130。
具体而言，提供一晶圆片，晶圆片上具有若干晶圆本体110，在晶圆本体110的第一表面完成介质和金属化工艺，形成了介质层115和导电金属层130。此处晶圆本体110包括晶圆衬底111和设置在晶圆衬底111上的半导体层113，介质层115和导电金属层130设置在半导体层113的第一表面。
S2：在晶圆本体110的第二表面形成贯通晶圆本体110至导电金属层130的通孔131。
具体而言，在完成导电金属层130的制备后，将晶圆本体110的第一表面粘接在一载具200上，并在第二表面完成衬底减薄工艺，然后再在衬底上刻蚀形成通孔131，该通孔131可以贯通晶圆本体110至导电金属层130，且贯通尺寸小于导电金属层130的尺寸，以使得导电金属层130能够覆盖在通孔131的底部。
其中，晶圆本体110的第一表面通过由粘接剂形成的粘接层固定在一载具200上，并在最后得以剥离载具200。
S3：在晶圆本体110的表面形成背金导电层150。
具体地，背金导电层150还形成于通孔131的侧壁并和导电金属层130电连接。在形成通孔131后，在晶圆本体110的表面首先溅射或蒸发一层种子金属，以形成第一种子金属层151，然后再在第一种子金属层151的表面电镀形成背金导电层150。
S4：在背金导电层150的表面形成金属遮挡层170。
具体而言，金属遮挡层170至少部分覆盖在通孔131上，并在通孔131的孔口处形成遮挡结构，以阻挡焊料进入通孔131。其中，金属遮挡层170可以通过掩膜结构形成，步骤S4具体包括以下过程：在背金导电层150的表面形成具有开孔的第二种子金属层173，在第二种子金属层173的表面电镀形成金属遮挡层170，并在金属遮挡层170的中心形成与开孔导通的导液孔171。
在本实施例中，在背金导电层150的表面形成具有开孔的第二种子金属层173的步骤，具体而言，在形成背金导电层150后，在背金导电层150的表面涂布第一光刻胶，并利用光刻工艺形成填充在通孔131内的第一遮挡掩膜400，第一遮挡掩膜400即残留的第一光刻胶。然后再在背金导电层150的表面涂布第二光刻胶，并利用光刻工艺在第一遮挡掩膜400上形成第二遮挡掩膜500，第二遮挡掩膜500即残留的第二光刻胶，并且第二遮挡掩膜500的尺寸小于第一遮挡掩膜400的尺寸。然后在背金导电层150的表面进行金属蒸发或溅射工艺，形成第二种子金属层173，最后剥离第二遮挡掩膜500，并在第二种子金属层173上形成开孔。
在形成第二种子金属层173后，可以利用电镀工艺，在第二种子金属层173上形成金属遮挡层170，并控制电镀工艺，使得金属遮挡层170的中心不封堵而形成导液孔171，从而形成遮挡结构。在形成金属遮挡层170后，由导液孔171注入蚀刻液，利用湿法蚀刻工艺去除通孔131内的第一遮挡掩膜400。
下面以制备第一实施例提供的半导体器件100为例对实际制备工艺流程进行说明：
步骤1：结合参见图9，在晶圆本体110的第一表面完成介质和金属化工艺，形成导电金属层130。
步骤2：结合参见图10，将完成正面工艺的晶圆本体110，第一表面向下通过粘接剂形成的粘接层210粘贴在到载具200上，并在第二表面完成晶圆衬底111的减薄工艺。
步骤3：结合参见图11，在晶圆衬底111背部完成通孔131刻蚀工艺，蚀刻形成贯通至导电金属层130的通孔131。
步骤4：结合参见图12，在晶圆本体110的第二表面溅射背面金属种子金属Ti/Ni/Au，完成第一种子金属层151的制备。
步骤5：结合参见图13，使用Au脉冲电镀工艺完成正常的背部金属化工艺，在第一种子金属层151上形成背金导电层150。
步骤6：结合参见图14，在晶圆本体110的表面涂布第一光刻胶，进行光刻工艺，使得仅在背部通孔131内填入第一光刻胶以形成第一遮挡掩膜400，暴露出除通孔131外的表面，且第一遮挡掩膜400漏出的表面低于通孔131周围的背金导电层150外表面一定距离，其大致与晶圆衬底111的表面平齐。
步骤7：结合参见图15，在晶圆本体110表面涂布第二光刻胶，进行光刻工艺，仅在通孔131的中心区域保留第二光刻胶以形成第二遮挡掩膜500，第二遮挡掩膜500高度根据剥离条件确定。
步骤8：结合参见图16，在晶圆本体110的表面进行金属蒸发或溅射工艺，在整个晶圆本体110的第二表面设置一层种子金属Au，并形成第二种子金属层173。
步骤9：结合参见图17，进行剥离工艺，去除第二遮挡掩膜500及其表面的种子金属。
步骤10：结合参见图18，使用平面电镀工艺在晶圆本体110表面进行Au电镀工艺，获得金属遮挡层170，控制电镀工艺，避免背部通孔131口部闭合，保留孔口开口，以形成了导液孔171。
步骤11：结合参见图19，利用导液孔171，通过湿法工艺，去除背部通孔131内部的第一遮挡掩膜400。
步骤12：正常完成后续背部工艺。
需要说明的是，在制备如第二实施例提供的半导体器件100时，其步骤与上述步骤1-步骤11相同，所不同的是，在完成步骤11后，增加金属溅射、剥离工艺，在导液孔171内填塞焊料阻挡金属，控制焊料阻挡金属在导液孔171附近的覆盖区域不超过金属遮挡层170上的凹槽175，以形成了第一阻焊层180。
需要说明的是，在制备如第三实施例提供的半导体器件100时，其步骤与上述步骤1-11相同，所不同的是，在完成步骤11后，增加金属溅射、剥离工艺，在导液孔171内填塞焊料阻挡金属，控制焊料阻挡金属在导液孔171附近的覆盖区域超过金属遮挡层170上的凹槽175，以形成了第一阻焊层180。
需要说明的是，在制备如第四实施例提供的半导体器件100时，其步骤与上述步骤1-11相同，所不同的是，在完成步骤11后，增加电镀、光刻、腐蚀工艺，在导液孔171的内表面、侧壁和外表面电镀形成第一阻焊层180，并利用光刻、腐蚀工艺去除多余的第一阻焊层180。
需要说明的是，在制备如第五实施例提供的半导体器件100时，其步骤与上述步骤1-步骤6相同，改变步骤7中蒸发金属的区域仅在孔口及周围局部区域，在步骤8中将第二种子金属设置为焊料阻挡金属，形成第二阻焊层190，且第二焊料阻挡金属层仅覆盖孔口及周围局部区域。
需要说明的是，在制备如第六实施例提供的半导体器件100时，步骤与上述步骤1-步骤6相同，改变步骤7中蒸发金属的区域仅在孔口及周围局部区域，在步骤8中将第二种子金属设置为焊料阻挡金属，形成第二阻焊层190，且第二焊料阻挡金属层仅覆盖孔口及周围局部区域，同时在完成步骤11后增加金属溅射、剥离工艺，在导液孔171内填塞焊料阻挡金属，控制焊料阻挡金属在导液孔171附近的覆盖区域超过金属遮挡层170上的凹槽175，以形成了第一阻焊层180。
综上所述，本实施例提供的半导体器件100的制备方法，在晶圆本体110的第一表面设置导电金属层130，在晶圆本体110的第二表面设置贯通晶圆本体110至导电金属层130的通孔131，并在晶圆本体110的第二表面设置背金导电层150，背金导电层150同时设置在通孔131的侧壁并和导电金属层130电连接，金属遮挡层170至少部分覆盖在通孔131上，并在通孔131的孔口处形成遮挡结构，以阻挡焊料进入通孔131。本发明通过设置金属遮挡层170，并在通孔131的孔口处形成遮挡结构，能够在芯片焊接或者使用时有效地防止焊料进入到通孔131内部，也避免了焊料扩散穿过背金导电层150到达第一表面，保证了背金导电层150的完整性，进而保证了器件的可靠性。同时，本发明避免了焊料侵蚀通孔131侧壁的背金导电层150，从而避免了焊料与背金导电层150互溶导致的电阻增大现象，也避免了焊料和通孔131侧壁基材热膨胀系数差异大导致的芯片机械性能变差的问题。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种半导体器件，其特征在于，包括：
晶圆本体，所述晶圆本体具有相对的第一表面和第二表面；
设置在所述晶圆本体第一表面的导电金属层；
设置在所述晶圆本体第二表面的背金导电层；
以及，设置在所述背金导电层表面的金属遮挡层；
其中，所述晶圆本体的第二表面设有贯通所述晶圆本体至所述导电金属层的通孔，所述背金导电层设置在所述通孔的侧壁并与所述导电金属层电连接，所述金属遮挡层至少部分覆盖在所述通孔上，并在所述通孔的孔口处形成遮挡结构，以阻挡焊料进入所述通孔。
2.根据权利要求1所述的半导体器件，其特征在于，所述金属遮挡层上设有贯通至所述通孔的导液孔。
3.根据权利要求2所述的半导体器件，其特征在于，所述金属遮挡层在远离所述导电金属层的一侧设置有与所述通孔对应的凹槽，所述导液孔位于所述凹槽内，且所述凹槽在所述第一表面上的投影尺寸小于所述通孔的孔口在所述第一表面上的投影尺寸。
4.根据权利要求3所述的半导体器件，其特征在于，所述金属遮挡层的表面还设置有第一阻焊层，所述第一阻焊层填塞在所述导液孔内，用于阻挡所述焊料。
5.根据权利要求4所述的半导体器件，其特征在于，所述第一阻焊层设置在所述凹槽内，并覆盖所述导液孔，且所述第一阻焊层覆盖所述凹槽的表面。
6.根据权利要求4所述的半导体器件，其特征在于，所述第一阻焊层设置在所述凹槽内和所述凹槽的外围，且所述第一阻焊层在所述第一表面的投影尺寸大于或等于所述通孔的孔口在所述第一表面的投影尺寸，以使所述第一阻焊层遮挡所述通孔。
7.根据权利要求4所述的半导体器件，其特征在于，所述第一阻焊层设置在所述导液孔的侧壁、所述金属遮挡层接合在所述通孔内的一侧表面以及所述金属遮挡层背离所述通孔的一侧表面。
8.根据权利要求2-6任一项所述的半导体器件，其特征在于，所述背金导电层和所述金属遮挡层之间还设置有第二阻焊层，所述第二阻焊层分布在所述通孔的孔口附近，并延伸至所述金属遮挡层接合在所述通孔内的一侧表面。
9.一种半导体器件的制备方法，用于制备如权利要求1-8任一项所述的半导体器件，其特征在于，所述方法包括：
在晶圆本体的第一表面形成导电金属层；
在所述晶圆本体的第二表面形成贯通所述晶圆本体至所述导电金属层的通孔；
在所述晶圆本体的第二表面形成背金导电层，所述背金导电层还形成于所述通孔的侧壁并和所述导电金属层电连接；
在所述背金导电层的表面形成金属遮挡层；
其中，所述金属遮挡层至少部分覆盖在所述通孔上，并在所述通孔的孔口处形成遮挡结构，以阻挡焊料进入所述通孔。
10.根据权利要求9所述的半导体器件的制备方法，其特征在于，在所述背金导电层的表面形成金属遮挡层的步骤，包括：
在所述背金导电层的表面形成具有开孔的第二种子金属层，
在所述第二种子金属层的表面形成所述金属遮挡层，并在所述金属遮挡层的中心形成与所述通 孔导通的导液孔。
11.根据权利要求10所述的半导体器件的制备方法，其特征在于，在所述背金导电层的表面形成具有开孔的第二种子金属层的步骤，包括：
在所述背金导电层的表面涂布第一光刻胶，并利用光刻工艺形成填充在所述通孔内的第一遮挡掩膜；
在所述背金导电层的表面涂布第二光刻胶，并利用光刻工艺在所述第一遮挡掩膜上形成第二遮挡掩膜；
在所述背金导电层的表面进行金属蒸发或溅射工艺，以形成第二种子金属层；
剥离所述第二遮挡掩膜，并在所述第二种子金属层上形成开孔。
CN202111344792.0A 2021-11-15 2021-11-15 半导体器件及其制备方法 Active CN113793838B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111344792.0A CN113793838B (zh) 2021-11-15 2021-11-15 半导体器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111344792.0A CN113793838B (zh) 2021-11-15 2021-11-15 半导体器件及其制备方法

Publications (2)

Publication Number Publication Date
CN113793838A CN113793838A (zh) 2021-12-14
CN113793838B true CN113793838B (zh) 2022-02-25

Family

ID=78955178

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111344792.0A Active CN113793838B (zh) 2021-11-15 2021-11-15 半导体器件及其制备方法

Country Status (1)

Country Link
CN (1) CN113793838B (zh)

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3724110B2 (ja) * 1997-04-24 2005-12-07 三菱電機株式会社 半導体装置の製造方法
DE19842590A1 (de) * 1998-09-17 2000-04-13 Daimler Chrysler Ag Verfahren zur Herstellung von Schaltungsanordnungen
JP2002359347A (ja) * 2001-03-28 2002-12-13 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US6599778B2 (en) * 2001-12-19 2003-07-29 International Business Machines Corporation Chip and wafer integration process using vertical connections
US8003525B2 (en) * 2007-06-29 2011-08-23 Fujitsu Limited Semiconductor device and method of manufacturing the same
US7772123B2 (en) * 2008-06-06 2010-08-10 Infineon Technologies Ag Through substrate via semiconductor components
KR20120052734A (ko) * 2010-11-16 2012-05-24 삼성전자주식회사 반도체 칩 및 반도체 칩의 형성 방법
US8748232B2 (en) * 2012-01-03 2014-06-10 Maxim Integrated Products, Inc. Semiconductor device having a through-substrate via
JP2015095495A (ja) * 2013-11-11 2015-05-18 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
CN204760378U (zh) * 2015-04-23 2015-11-11 华天科技（昆山）电子有限公司 半导体封装结构
EP3333897B1 (en) * 2016-12-06 2023-06-07 Infineon Technologies AG Method for manufacturing a iii-n semiconductor device with a through-substrate via

Also Published As

Publication number Publication date
CN113793838A (zh) 2021-12-14

Similar Documents

Publication Publication Date Title
US7132731B2 (en) Semiconductor component and assembly having female conductive members
KR101114202B1 (ko) 도전성 비아 제조 및 충전 방법과 그렇게 형성된 도전성 비아
JP3700563B2 (ja) バンプの形成方法及び半導体装置の製造方法
US20020190375A1 (en) Semiconductor device and method of production of same
US20090057844A1 (en) Semiconductor device and method of manufacturing semiconductor device
US20080064142A1 (en) Method for fabricating a wafer level package having through wafer vias for external package connectivity
US7227262B2 (en) Manufacturing method for semiconductor device and semiconductor device
JP2002373895A (ja) 半導体装置及びその製造方法
JPH10303198A (ja) 半導体装置及びその製造方法とエッチャント
JP2003203940A (ja) 半導体チップ及び配線基板並びにこれらの製造方法、半導体ウエハ、半導体装置、回路基板並びに電子機器
JP2000021919A (ja) 半導体装置及びその製造方法
US5538920A (en) Method of fabricating semiconductor device
CN113793838B (zh) 半导体器件及其制备方法
KR100240916B1 (ko) 회로 기판 및 그 형성 방법
CN100555593C (zh) 形成焊接凸块的方法
JPH10335337A (ja) 半導体装置及びその製造方法
CN113809030B (zh) 半导体器件和半导体器件的制备方法
US7888778B2 (en) Semiconductor device and producing method of the same
EP1826816B1 (en) Semiconductor device, electronic device and fabrication method of the same
JP3520764B2 (ja) 半導体装置およびその製造方法
KR100639703B1 (ko) 금속기저층의 언더컷 보상 방법 및 그를 이용한 웨이퍼레벨 칩 스케일 패키지 제조 방법
CN113823613B (zh) 半导体器件和半导体器件的制备方法
JP4238694B2 (ja) 半導体ウエハおよび半導体チップの製造方法
JPH04311069A (ja) 高周波用半導体装置
JP2001077229A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant