KR100639703B1 - 금속기저층의 언더컷 보상 방법 및 그를 이용한 웨이퍼레벨 칩 스케일 패키지 제조 방법 - Google Patents
금속기저층의 언더컷 보상 방법 및 그를 이용한 웨이퍼레벨 칩 스케일 패키지 제조 방법 Download PDFInfo
- Publication number
- KR100639703B1 KR100639703B1 KR1020050072883A KR20050072883A KR100639703B1 KR 100639703 B1 KR100639703 B1 KR 100639703B1 KR 1020050072883 A KR1020050072883 A KR 1020050072883A KR 20050072883 A KR20050072883 A KR 20050072883A KR 100639703 B1 KR100639703 B1 KR 100639703B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal base
- layer
- base layer
- plating layer
- forming
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 155
- 239000002184 metal Substances 0.000 title claims abstract description 154
- 238000000034 method Methods 0.000 title claims abstract description 97
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 238000007747 plating Methods 0.000 claims abstract description 88
- 229910000679 solder Inorganic materials 0.000 claims abstract description 81
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 230000008569 process Effects 0.000 claims description 46
- 238000001312 dry etching Methods 0.000 claims description 19
- 239000007789 gas Substances 0.000 claims description 15
- 238000001039 wet etching Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 284
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 9
- 238000009713 electroplating Methods 0.000 description 8
- 239000011241 protective layer Substances 0.000 description 7
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 238000003466 welding Methods 0.000 description 3
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229920002577 polybenzoxazole Polymers 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- -1 and the like Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000007665 sagging Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007736 thin film deposition technique Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
- H01L2224/03914—Methods of manufacturing bonding areas involving a specific sequence of method steps the bonding area, e.g. under bump metallisation [UBM], being used as a mask for patterning other parts
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 금속기저층의 언더컷 보상 방법 및 그를 이용한 웨이퍼 레벨 칩 스케일 패키지 제조 방법에 관한 것으로, 재배선층 또는 솔더 도금층을 마스크로 하여 금속기저층을 습식 식각하는 종래기술의 경우 재배선층 또는 솔더 도금층 하부쪽으로 언더컷이 심하게 발생하여 재배선층이 아래의 금속기저층이 절연층에서 벗겨지거나 솔더 도금층으로 형성된 솔더 범프의 물리적, 전기적 신뢰성이 떨어지는 문제점이 발생되었다.
본 발명은 이를 해결하기 위해서, 도금층이 형성될 포토 마스크에 대한 건식 식각으로 포토 마스크의 개방부 하단부 안쪽으로 라운드지게 오목부를 형성하고, 오목부를 포함한 개방부를 충전하도록 도금층을 형성하여 오목부에 충전된 도금층의 돌출부가 언더컷을 보상하도록 함으로써, 언더컷에 따른 영향을 최소화하고 도금층이 형성할 재배선층 또는 솔더 범프의 물리적, 전기적 신뢰성을 향상시킬 수 있는 금속기저층의 언더컷 보상 방법 및 이를 이용한 웨이퍼 레벨 칩 스케일 패키지 제조 방법을 제공한다.
재배선층(redistribution layer), 언더컷(undercut), 솔더 범프(solder bump), 금속기저층(metal base layer), 습식 식각(wet etching)
Description
도 1은 종래기술에 따른 웨이퍼 레벨 칩 스케일 패키지를 보여주는 평면도이다.
도 2는 도 1의 2-2선 단면도이다.
도 3은 도 1의 3-3선 단면도이다.
도 4a 내지 도 4c는 도 3의 제 1 금속기저층을 포함한 재배선층 형성 단계를 보여주는 단면도들이다.
도 5a 내지 도 5c는 도 2의 제 2 금속기저층을 포함한 솔더 범프의 형성 단계를 보여주는 단면도들이다.
도 6은 본 발명에 따른 금속기저층의 언더컷 보상 방법에 따른 공정도이다.
도 7a 내지 도 8c는 도 6의 금속기저층의 언더컷 보상 방법을 이용한 웨이퍼 레벨 칩 스케일 패키지의 제조 방법의 제 1 실시예에 따른 각 단계들을 보여주는 도면들로서
도 7a 내지 도 7g는 재배선층 형성 공정에 따른 각 단계를 보여주는 도면들이고,
도 8a 내지 도 8c는 재배선층 위에 솔더 범프 형성 공정에 따른 각 단계를 보여주는 도면들이다.
도 9a 내지 도 9c는 도 6의 금속기저층의 언더컷 보상 방법을 이용한 웨이퍼 레벨 칩 스케일 패키지의 제조 방법의 제 2 실시예에 따른 각 단계들을 보여주는 도면들이다.
* 도면의 주요 부분에 대한 설명 *
110 : 웨이퍼 112 : 반도체 칩
114 : 보호층 120 : 제 1 절연층
130 : 제 1 금속기저층 141 : 제 1 포토 마스크
142 : 제 1 개방부 144 : 제 1 오목부
150 : 재배선층 154 : 제 1 돌출부
160 : 제 2 절연층 162 : 접속 구멍
170 : 제 2 금속기저층 172 : 범프 패드
180 : 솔더 범프 182 : 솔더 도금층
184 : 제 2 돌출부
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 금속기저층의 언더컷을 보상할 수 있는 방법 및 그를 이용한 웨이퍼 레벨 칩 스케일 패키 지 제조 방법에 관한 것이다.
반도체 집적회로 소자의 고밀도화, 초집적화 추세에 따라, 반도체 칩의 크기는 갈수록 축소되고 있으며, 칩 패드(chip pad)의 피치(pitch) 또한 더욱 미세해지고 있다. 반도체 칩은 칩 패드를 통하여 외부의 다른 요소와 전기적으로 접속되는데, 이 접속 경로를 제공하기 위하여 일반적으로 와이어 본딩(wire bonding) 기술이 사용된다. 그러나, 미세 패드 피치에서는 기존의 와이어 본딩 기술을 적용하기가 곤란하다. 미세한 패드 피치로 인하여 와이어 늘어짐(sagging)이나 와이어 단락(short) 등의 문제가 발생할 수 있기 때문이다. 더욱이, 초고속 및 고성능 반도체 제품의 필요에 따라 입출력 패드의 수는 점점 증가하는 반면, 인덕턴스 특성은 보다 낮은 값이 요구되고 있기 때문에, 기존의 와이어 본딩 기술은 한계에 이르게 되었다. 따라서, 이에 대한 대안으로서 새로운 조립기술인 플립 칩(flip chip) 또는 칩 직접 실장(DCA; direct chip attach) 기술 등이 대두되고 있다.
잘 알려져 있는 바와 같이, 플립 칩 기술은 칩 패드에 직접 솔더 범프(solder bump)를 형성하거나 칩 패드에서 재배선된 재배선층의 범프 패드에 솔더 범프를 형성하고 그 솔더 범프를 통하여 반도체 칩을 바로 기판에 실장하는 방법을 말한다. 한편 웨이퍼 레벨에서 제조된 솔더 범프가 형성된 반도체 칩을 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package; WLCSP)라고도 한다.
이 플립 칩 기술에서 가장 중요한 공정은 솔더 범프를 형성하기 위한 재배선층의 형성 공정과 솔더 범프 형성 공정이다. 일반적으로 재배선층은 증착(evaporation) 또는 전해도금(electroplating)에 의하여 형성되는데, 증착 방법은 비교적 공정이 간단한 반면, 패드 피치가 줄어들 경우 적용하는데 한계가 있다. 따라서, 현재의 추세는 전해도금에 의하여 재배선층을 형성하는 것이다. 전술된 바와 같은 이유로 솔더 범프 또한 전해도금으로 형성한다.
한편 절연층과 재배선층 사이에는 소위 금속기저층(metal base layer)이 형성되는 것이 일반적이다. 금속기저층은 통상적으로 다층구조를 이루고 있으며, 각각 접착층(adhesion layer), 확산 방지층(diffusion barrier), 솔더 퍼짐층(solder-wettable layer) 등의 여러 기능을 수행한다. 재배선층을 형성하는 방법에 대한 종래기술은 매우 다양하지만, 대개의 경우 금속기저층을 웨이퍼의 전면에 증착하고, 금속기저층에 재배선층을 형성한 후 재배선층을 마스크로 사용하여 금속기저층을 식각한다.
금속기저층의 식각 방법으로는 건식 식각(dry etching)과 습식 식각(wet etching)을 모두 적용할 수 있다. 그러나, 건식 식각의 경우 재배선층에 손상을 입힐 수 있다. 이러한 이유 등으로 금속기저층 식각에는 건식 식각보다 습식 식각이 주로 이용되는데, 습식 식각의 경우에는 등방성 특성 때문에 금속기저층의 언더컷(undercut)을 피할 수 없다. 더구나, 금속기저층은 다층구조를 이루고 있기 때문에, 금속기저층의 상부층의 언더컷은 하부층의 식각에 영향을 미쳐 금속기저층 하부층에서는 더 큰 언더컷이 발생하게 된다.
도 1은 종래기술에 따른 웨이퍼 레벨 칩 스케일 패키지(100)를 보여주는 평면도이다. 도 2는 도 1의 2-2선 단면도이다.
도 1 내지 도 2를 참조하면, 칩 스케일 패키지(100)는 웨이퍼 레벨에서 제조 되는 패키지로서, 반도체 칩(12)의 칩 패드(13)에서 재배선된 재배선층(50)의 말단에 솔더 범프(80)가 형성된 구조를 갖는다. 반도체 칩(12)에는 칩 패드(13)가 형성되고, 칩 패드(13)를 제외한 나머지 칩 표면에 보호층(14)과 제 1 절연층(20)이 형성된다. 제 1 금속기저층(30)은 칩 패드(13), 보호층(14), 제 1 절연층(20) 전면에 걸쳐 형성되며, 다층구조(31, 32)를 이룬다. 칩 패드(13)를 포함한 제 1 절연층(20)의 상부에는 재배선층(50)이 형성되어 있다. 재배선층(50)을 보호하는 제 2 절연층(60)이 제 1 절연층(20)의 상부에 형성되어 있다. 그리고 제 2 절연층의 접속 구멍(62)으로 노출된 범프 패드(72)에 솔더 범프(80)가 형성되어 있다. 이때 접속 구멍(62)에 노출된 범프 패드(74)와 접속 구멍(62) 주위의 제 2 절연층(60) 상부에는 제 2 금속기저층(70)이 형성되어 있다.
이때 재배선층(50)을 형성할 때, 도 3에 도시된 바와 같이, 제 1 금속기저층(30)의 언더컷이 발생하게 되어 재배선층(50)은 역사다리꼴의 형태를 갖는다.
재배선층(50)을 마스크로 사용하여 제 1 금속기저층(30)을 식각하는 단계를 도 4a 내지 도 4c를 참조하여 구체적으로 설명하면 다음과 같다. 먼저 도 4a에 도시된 바와 같이, 제 1 금속기저층(30) 위에 재배선층이 형성될 영역에 대응되는 개방부(42)를 갖는 포토 마스크(41)를 형성한다. 전해도금으로 개방부(42)를 충전하여 재배선층(50)을 형성한다. 다음으로 도 4b에 도시된 바와 같이 포토 마스크를 제거한 후, 도 4c에 도시된 바와 같이 재배선층(50)을 마스크로 사용하여 제 1 금속기저층(30)을 식각하면, 제 1 금속기저층(30)의 각 층(31, 32)에는 언더컷이 발생한다. 재배선층(50) 하부 쪽으로 제 1 금속기저층(30)이 과도하게 식각되는 현 상인 언더컷이 발생하게 되면, 그만큼 제 1 금속기저층(30)과 재배선층(50), 제 1 금속기저층(30)과 제 1 절연층(20) 사이의 접촉면적이 줄어들게 된다. 특히 재배선층(50) 아래의 제 1 금속기저층(30)이 재배선층(50)과 동일한 종류의 금속인 경우, 재배선층(50)도 일부 식각되어 역사다리꼴의 형태를 갖는다.
이와 같은 제 1 금속기저층(30)과 재배선층(50)의 접촉면적 감소 현상은 재배선층(50)을 보호하고, 솔더 범프(80)를 형성하기 위한 제 2 절연층(60)을 형성하는 과정에서 제 1 금속기저층(30)이 제 1 절연층(20)에서 벗겨지는 불량이 발생될 수 있다. 즉 제 2 절연층(60)으로 사용되는 절연제는 스핀 코팅 방식으로 도포하게 되는데, 언더컷에 의해 취약해진 제 1 금속기저층(30) 부분이 액상의 절연제의 퍼지는 힘에 밀려 제 1 절연층(20)에서 벗겨질 수 있다.
특히 재배선층(50)이 미세패턴화될수록 제 1 금속기저층(30)의 언더컷에 따른 문제는 더욱 심하게 발생될 것으로 예상된다.
이와 같은 문제는 솔더 범프(80)를 형성하기 위해서, 도 5a 내지 도 5c에 도시된 바와 같이, 솔더 도금층(82) 외측의 제 2 금속기저층(70)을 식각하는 공정에서도 언더컷이 발생된다. 솔더 도금층(82)를 마스크로 사용하여 제 2 금속기저층(70)을 식각하면 제 2 금속기저층(70)의 각 층(71, 72)에는 언더컷이 발생한다. 언더컷이 발생된 만큼 제 2 금속기저층(70)과 솔더 범프(80), 제 2 금속기저층(70)과 제 2 절연층(60) 사이의 접촉면적은 줄어들게 된다. 제 2 금속기저층(70)과 솔더 범프(80)의 접촉면적 감소 현상은 솔더 범프(80)의 최종 높이에 영향을 미치게 되는데, 후속 공정인 리플로우(reflow) 공정을 거쳐 형성되는 솔더 범프(80)의 높 이는 각각의 솔더 범프(80)에서 발생하는 언더컷의 정도에 따라 심한 편차를 가지게 된다. 또한, 제 2 금속기저층(70)과 제 2 절연층(70)의 접촉면적 감소는 솔더 범프(70)의 전단응력(shear strength)을 저하시키는 결과를 초래한다. 이와 같은 현상들은 모두 솔더 범프(70)의 물리적, 전기적 신뢰성을 저하시킨다.
따라서, 본 발명의 목적은 재배선층 또는 솔더 범프 아래의 금속기저층의 언더컷을 보상하여 금속기저층의 면적을 확보할 수 있도록 하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 금속기저층의 언더컷 보상 방법으로, (a) 반도체 웨이퍼 위에 절연층을 형성하는 단계와, (b) 절연층을 덮는 다층의 금속기저층을 형성하는 단계와, (c) 금속기저층 위에 개방부를 갖는 포토 마스크를 형성하는 단계와, (d) 금속기저층에 근접한 개방부 내벽의 하단부 안쪽으로 라운드지게 오목부가 형성되도록 포토 마스크를 건식 식각하는 단계와, (e) 오목부를 포함한 개방부를 충전하는 도금층을 형성하는 단계와, (f) 포토 마스크를 제거하는 단계와, (g) 도금층 외측의 금속기저층을 습식 식각으로 제거하는 단계를 포함한다. 특히 (g) 단계에서 오목부에 충전된 도금층의 돌출부가 돌출부 상단의 도금층 외측면 안쪽으로 금속기저층이 식각되는 것을 줄여 도금층 아래의 금속기저층의 면적을 확보해 준다.
본 발명에 따른 언더컷 보상 방법에 있어서, 도금층은 재배선층 또는 솔더 범프용 솔더 도금층일 수 있다.
본 발명에 따른 언더컷 보상 방법에 있어서, (d) 단계는 공정 가스로 O2, CF4, N2 가스를 사용할 수 있다. 바람직하게는 O2, CF4, N2 가스의 비율이 10~20:1~5:1~3이다. (d) 단계는 125℃, 100mTorr~300mTorr, RF 파워 300W~1000W의 공정 조건에 진행될 수 있다. 그리고 (d) 단계에서 형성되는 오목부는 0.5㎛~0.7㎛의 폭으로 형성될 수 있다.
본 발명은 또한 전술된 언더컷 보상 방법을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조 방법을 제공한다. 본 발명은 (a) 칩 패드들이 노출되게 상기 웨이퍼 상부면에 제 1 절연층을 형성하는 단계와, (b) 칩 패드를 포함한 제 1 절연층을 덮는 다층의 제 1 금속기저층을 형성하는 단계와, (c) 제 1 금속기저층 위에 제 1 개방부를 갖는 제 1 포토 마스크를 형성하는 단계와, (d) 제 1 금속기저층에 근접한 제 1 개방부 내벽의 하단부 안쪽으로 라운드지게 제 1 오목부가 형성되도록 제 1 포토 마스크를 건식 식각하는 단계와, (e) 제 1 오목부를 포함한 제 1 개방부를 충전하는 제 1 도금층을 형성하는 단계와, (f) 제 1 포토 마스크를 제거하는 단계와, (g) 제 1 도금층 외측의 제 1 금속기저층을 습식 식각으로 제거하는 단계를 포함한다. 특히 (g) 단계에서 제 1 오목부에 충전된 제 1 도금층의 돌출부가 돌출부 상단의 제 1 도금층 외측면 안쪽으로 제 1 금속기저층이 식각되는 것을 줄여 제 1 도금층 아래의 제 1 금속기저층의 면적을 확보해 준다.
본 발명에 따른 칩 스케일 패키지 제조 방법에 있어서, 제 1 도금층은 솔더 도금층이다.
본 발명은 따른 칩 스케일 패키지 제조 방법은, (h) 제 1 도금층을 리플로우하여 솔더 범프를 형성하는 단계를 더 포함한다. 솔더 범프는 칩 패드 상부의 제 1 금속 기저층 위에 형성된다.
본 발명에 따른 칩 스케일 패키지 제조 방법에 있어서, 제 1 도금층은 재배선층이다.
본 발명에 따른 칩 스케일 패키지 제조 방법은, (h) 제 1 도금층의 일부가 노출되게 제 1 도금층과 제 1 절연층을 덮는 제 2 절연층을 형성하는 단계와, (i) 제 2 절연층을 통하여 노출된 제 1 도금층에 솔더 범프를 형성하는 단계를 더 포함한다.
본 발명에 따른 칩 스케일 패키지 제조 방법에 있어서, (i) 단계는 제 2 절연층을 통하여 노출된 제 1 도금층과 제 2 절연층을 덮는 다층의 제 2 금속기저층을 형성하는 단계와, 제 2 금속기저층 위에 제 2 개방부를 갖는 제 2 포토 마스크를 형성하는 단계와, 제 2 금속기저층에 근접한 제 2 개방부 내벽의 하단부 안쪽으로 라운드지게 제 2 오목부가 형성되도록 제 2 포토 마스크를 건식 식각하는 단계와, 제 2 오목부를 포함한 제 2 개방부를 충전하는 솔더 도금층을 형성하는 단계와, 제 2 포토 마스크를 제거하는 단계와, 제 2 도금층 외측의 제 2 금속기저층을 습식 식각으로 제거하는 단계와, 솔더 도금층을 리플로우하여 솔더 범프를 형성하는 단계를 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
제 1 실시예
도 6은 본 발명에 따른 금속기저층의 언더컷 보상 방법에 따른 공정도(190)이다. 도 7a 내지 도 8c는 도 6의 금속기저층의 언더컷 보상 방법을 이용한 웨이퍼 레벨 칩 스케일 패키지의 제조 방법의 제 1 실시예에 따른 각 단계들을 보여주는 도면들이다. 한편 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 나타낸다.
제 1 실시예에 따른 제조 공정은, 도 7a 내지 도 7g에 도시된 바와 같이 제 1 금속기저층(130)의 언더컷 보상 공정을 포함하는 재배선층(150) 형성 공정과, 도 8a 내지 도 8c에 도시된 바와 같이 제 2 금속기저층(160)의 언더컷 보상 공정을 포함하는 솔더 범프(180) 형성 공정이 순차적으로 진행된다. 즉 언더컷 보상 공정이 두 번 진행된다. 여기서 도 7b는 도 7a의 7b-7b선 단면도이다. 도 8a는 도 7a의 8a-8a선 단면도로서, 제 2 도금층으로 솔더 도금층(182)이 형성된 상태를 도시하고 있다.
먼저 재배선층 형성 공정은, 도 7a 및 도 7b에 도시된 바와 같이, 웨이퍼(110)를 준비하는 단계에서부터 제 1 금속기저층(130) 위에 개방부(142)를 갖는 제 1 포토 마스크(141)를 형성하는 단계까지는 종래와 동일하게 진행된다. 즉 웨이퍼(110)의 보호층(114) 위에 제 1 절연층(120)을 형성한다(도 6의 191). 물론 제 1 절연층(120)은 칩 패드들(113)이 외부로 노출되게 형성된다. 도면에는 반도체 칩(112)의 극히 일부에 대해서만 나타내었으나, 본 발명이 속하는 기술분야에 잘 알 려져 있듯이, 반도체 칩(112) 상부면에는 다수개의 칩 패드(113)들이 형성되고, 또한 다수개의 반도체 칩(112)이 하나의 웨이퍼(110)를 구성하고 있음은 자명한 사실이다. 아울러, 웨이퍼(110) 상태에서 일괄적으로 솔더 범프가 형성되는 것이 일반적이며, 이 또한 주지의 사실이다. 칩 패드(113)는 알루미늄(Al)과 같은 금속으로 이루어지며, 산화막 또는 질화막이 보호층(114)을 형성한다는 것도 잘 알려진 사실이다.
제 1 절연층(120)은 폴리이미드(polyimide), 벤조사이클로부텐(benzocyclobutene; BCB), 폴리벤즈옥사졸(polybenzoxazole; PBO), 에폭시(epoxy) 등과 같은 중합체 물질(polymer)로 이루어지며, 응력 완충과 전기 절연의 기능을 한다. 제 1 절연층(120)은 통상적인 스핀 코팅(spin coating) 방법 등에 의하여 형성될 수 있다. 제 1 절연층(120)으로부터 칩 패드(113)를 노출시키는 방법은 통상적인 사진 공정을 사용한다.
칩 패드들(113)을 포함한 제 1 절연층(120)을 덮는 다층의 제 1 금속기저층(130)이 형성된다(도 6의 192). 제 1 금속기저층(130)은 외부로 노출된 칩 패드(113), 보호층(114), 제 1 절연층(120) 전면에 걸쳐 형성되며, 스퍼터링(sputtering)과 이베포레이션(evaporation)과 같은 일반적인 박막 증착 방법이 사용된다. 제 1 금속기저층(130)은 티타늄층(131)과 구리층(132)으로 구성된 다층구조를 갖는다. 제 1 금속기저층(130)은 제 1 절연층(120)과의 밀착성이 우수하고 이후에 형성할 재배선층과의 용접에 대한 젖음성이 우수한 금속을 사용하는 것이 바람직하다. 제 1 절연층(120)에 대한 밀착성이 우수한 소재로는 티타늄(Ti)이나 크롬(Cr) 등을 들 수 있고, 용접에 대한 젖음성이 우수한 소재로는 은(Ag), 금(Au), 동(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt) 등을 들 수 있다. 따라서 제 1 금속 기저층(130)으로는 Ti/Cu를 비롯하여 Ti/Pd, Ti/Pt, Ti/Ni, Cr/Cu 또는 이들 조합으로 이루어진 합금층 등을 사용할 수 있다. 제 1 금속기저층(130)은 재배선층을 도금할 때 도금 전극으로도 사용된다.
그리고 제 1 금속기저층(130) 위에 제 1 개방부(142)를 갖는 제 1 포토 마스크(141)가 형성된다(도 6의 193). 제 1 포토 마스크(141)는 감광막(photo resist layer)에 대한 일반적인 사진 공정(photolithography) 예컨대, 감광제의 도포, 노광 그리고 현상 공정으로 패터닝하여 형성한다. 제 1 개방부(142)를 통하여 재배선층이 형성될 제 1 금속기저층(130) 부분이 노출된다.
다음으로 도 7c에 도시된 바와 같이, 건식 식각으로 제 1 개방부(142)에 제 1 오목부(144)를 형성하는 공정이 진행된다(도 6의 194). 즉 건식 식각 공정의 대전 효과(charging effect)를 이용하여 제 1 금속기저층(130)에 근접한 제 1 개방부(142) 내벽의 하단부 안쪽으로 라운드지게 제 1 오목부(144)를 형성한다.
구체적으로 설명하면, 제 1 포토 마스크(141)에 대한 건식 식각 공정의 조건을 조절하면, 플라즈마에 포함된 전자가 제 1 포토 마스크(141)의 상부면과 제 1 개방부(142)의 내벽에 붙어 음으로 대전된 표면(143; 이하, '음극 대전면'(negative charged surface)이라 한다)을 형성한다. 이와 같은 상황에서 연직하방으로 이동하는 양이온이 제 1 포토 마스크(141)를 식각하게 된다. 이때 제 1 개방부(142)로 들어오는 양이온들은 제 1 개방부(142)의 내벽에 형성된 음극 대전면 (143) 사이에 작용하는 쿨롱 힘(coulombic force)에 의해 제 1 개방부(142)의 내벽쪽으로 휘게 된다. 따라서 제 1 개방부(142) 내벽의 하단부가 식각되어 제 1 오목부(144)가 형성된다.
건식 식각 공정의 공정 가스로는 제 1 포토 마스크(141)의 에싱(ashing)에 사용되는 가스 예컨대 O2, CF4, N2 , BCl3, HBr, He, Ar 등의 가스를 사용할 수 있다. 이때 O2, CF4, N2 가스를 사용하는 경우 10~20:1~5:1~3의 비율로 사용하는 하는 것이 바람직하다. 건식 식각 장치의 챔버의 분위기는 125℃, 300mTorr~1000mTorr, RF 파워 300W~1000W로 세팅하는 것이 바람직하다. 그리고 제 1 오목부(144)의 폭을 0.5㎛~0.7㎛로 형성할 경우, 125℃, 400mTorr, 700W의 공정 조건에서, O2, CF4, N2 가스의 비율은 14:2:1로 가스를 투입한 상태에서 60초 정도 진행된다. 물론 형성할 제 1 오목부(144)의 폭과, 공정 가스의 혼합 비율 및 챔버의 압력에 따라서 공정 조건은 변경될 수 있다.
다음으로 도 7d에 도시된 바와 같이, 제 1 개방부(142)를 충전하는 제 1 도금층인 재배선층(150)을 전해도금으로 형성한다(도 6의 195). 즉 제 1 금속기저층(130)을 전극으로 사용하여 전해도금으로 제 1 개방부(142)에 노출된 제 1 금속기저층(130) 위에 재배선층(150)을 형성한다. 재배선층(150)으로는 구리 도금층이 형성된다. 그 외 재배선층(150)으로는 용접에 대한 젖음성이 우수한 단일 금속 또는 합금 소재로부터 선택하는 것이 바람직하다. 예컨대, 재배선층(150)의 소재로는 은, 금, 동, 니켈, 팔라듐, 백금 또는 이러한 금속들의 합금이 사용될 수 있다.
이때, 재배선층(150)의 저면은 제 1 금속기저층(130)에 접속되며, 제 1 오목부(144)에 충전되어, 종래에 비하여 재배선층(150)의 저면이 접속되는 제 1 금속기저층(130) 부분의 면적을 넓게 확보할 수 있다. 도면부호 154는 제 1 오목부(144)에 충전된 재배선층(150) 부분을 가리키며, 전체적인 재배선층(150)의 외측면에 대하여 하단부가 돌출된 형상을 하고 있기 때문에, 이하의 설명에서는 제 1 돌출부라 한다.
한편, 제 1 금속기저층 부분의 면적을 넓게 형성하기 위해서, 제 1 개방부 하단부의 제 1 오목부에 양만큼 제 1 개방부를 넓게 형성하는 방법을 고려하면 될 것으로 판단되지만, 그럴 경우 재배선층 자체의 폭이 넓어져 재배선층의 피치가 전체적으로 좁아지는 문제가 발생되기 때문에 바람직하지 못하다.
다음으로 도 7e에 도시된 바와 같이 제 1 포토 마스크(도 7d의 141)를 제거하고(도 6의 196), 도 7f에 도시된 바와 같이 재배선층(150) 외측의 제 1 금속기저층(130)을 습식 식각으로 제거한다(도 6의 197).
이때 습식 식각에 따른 재배선층(150) 경계면 안쪽의 제 1 금속기저층(130)의 언더컷이 발생된다. 하지만, 상대적으로 넓게 형성된 재배선층의 제 1 돌출부가 제 1 금속기저층(130)의 언더컷을 보상하기 때문에, 재배선층(150) 아래의 제 1 금속기저층(130)의 면적을 확보할 수 있다. 즉, 발생되는 언더컷이 0.5㎛ 내지 0.7㎛ 정도이고, 재배선층의 돌출부가 언더컷에 비례하게 형성되어 있기 때문에, 재배선층(150)이 형성될 제 1 금속기저층(130)의 손실을 막을 수 있다.
제 1 실시예와 같이 재배선층(150)과, 재배선층(150) 아래의 제 1 금속기저 층(132)이 동일한 소재인 경우, 재배선층의 제 1 돌출부(154)와 함께 제 1 돌출부 아래의 제 1 금속기저층(132)이 제거된다.
하지만 도 7g에 도시된 바와 같이, 재배선층(150)과, 재배선층(150) 아래의 제 1 금속기저층(132)이 서로 다른 소재인 경우, 재배선층의 제 1 돌출부(154)는 제거되지 않고 제 1 돌출부(154) 아래에 제 1 금속기저층(130)의 언더컷이 발생된다.
다음으로 도 8a 내지 도 8c에 도시된 바와 같이, 재배선층(150) 위에 솔더 범프(180)를 형성하는 공정이 진행된다. 이때 솔더 범프(180)를 형성하기 위한 솔더 도금층(182)을 형성하는 공정은 전술된 재배선층(150)을 형성하는 공정과 동일한 공정으로 진행되며, 제 2 금속기저층(170)에 대한 언더컷 보상 공정이 진행된다.
먼저 도 8a에 도시된 바와 같이, 제 1 절연층(120)을 덮는 제 2 절연층(160)을 형성한다(도 6의 191). 제 2 절연층(160)에는 범프 패드로 형성될 재배선층(150)의 일부가 노출되게 접속 구멍(162)이 형성된다. 제 2 절연층(160)은 제 1 절연층(160)을 형성하는 공정과 동일한 방법으로 형성될 수 있다.
다음으로 접속 구멍(162)에 노출된 재배선층(150)을 포함한 제 2 절연층(160) 위에 다층의 제 2 금속기저층(170)을 형성한다(도 6의 192). 다음으로 제 2 포토 마스크 형성 공정(도 6의 193)과 건식 식각 공정(도 6의 194)으로 제 2 포토 마스크에 제 2 오목부를 형성한 이후에 전해도금으로 제 2 돌출부(184)를 갖는 제 2 도금층인 솔더 도금층(182)을 형성한다(도 6의 195). 그리고 제 2 포토 마스크 를 제거한다(도 6의 196).
제 1 실시예에서는 솔더 도금층(182)이 기둥 형태로 형성된 예를 개시하였지만, 버섯(mushroom) 형태로도 형성될 수 있다.
다음으로 도 8b에 도시된 바와 같이, 솔더 도금층(182)을 마스크로 하여 제 2 금속기저층(170)을 습식 식각으로 제거한다. 물론 제 2 금속기저층(170)의 언더컷이 발생되지만, 솔더 도금층(182)의 제 2 돌출부(184)로 인하여 제 2 금속기저층(170)의 언더컷을 보상한다.
마지막으로 도 8c에 도시된 바와 같이, 솔더 도금층을 리플로우하여 반구형의 솔더 범프(180)를 형성함으로써 공정은 완료된다.
도시되지는 않았지만, 이후에 웨이퍼 절단(sawing) 공정을 진행함으로써 개별 칩 스케일 패키지를 얻을 수 있다. 한편 칩 스케일 패키지는 재배선층(150)과 제 1 금속기저층(130), 솔더 범프(180)와 제 2 금속기저층(170)의 제조 방법에 차이는 있지만, 도 1 및 도 2에 도시된 칩 스케일 패키지와 동일한 구조를 갖기 때문에, 상세한 설명은 생략한다.
한편, 본 발명의 실시예에서는 솔더 범프(180)를 형성할 때, 솔더 범프(180)와 제 2 금속기저층(170) 사이의 면적을 확보할 수 있도록 솔더 도금층(182)에 제 2 돌출부(184)를 형성하는 단계를 개시하였지만, 도금 방법으로 다른 재질 예를 들면 금(Au) 또는 니켈(Ni) 재질의 도금 범프를 반도체 칩에 형성하는 공정에서 제 2 도금층 아래의 제 2 금속기저층의 면적을 확보하기 위해서 제 2 도금층에 제 2 돌출부를 형성하는 구성을 채택한다면 본 발명의 기술적 사상의 범위를 벗어나는 것 은 아니다.
제 2 실시예
제 1 실시예에서는 금속기저층의 언더컷 보상 방법이 재배선층에 솔더 범프가 형성된 웨이퍼 레벨 칩 스케일 패키지 제조 방법에 적용된 예를 개시하였지만, 도 9a 내지 도 9c에 도시된 바와 같이, 반도체 칩의 칩 패드(213)에 직접 솔더 범프(280)를 형성하는 웨이퍼 레벨 칩 스케일 패키지 제조 공정에도 적용할 수 있음은 물론이다.
제 2 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지 제조 공정을 도 6 및 도 9를 참조하여 설명하면 다음과 같다.
도 9a에 도시된 바와 같이, 반도체 칩(212)의 칩 패드들(213)이 노출되게 보호층을(214) 덮는 절연층(260)을 형성한다(도 6의 191). 칩 패드들(213)을 포함한 절연층(260)을 덮는 다층의 금속기저층(270)을 형성한다(도 6의 192). 칩 패드(213) 위의 금속기저층(270) 부분이 노출되게 개방부가 형성된 포토 마스크를 형성한다(도 6의 193). 건식 식각 공정(도 6의 194)으로 포토 마스크에 오목부를 형성한 이후에 전해도금으로 돌출부(284)를 갖는 솔더 도금층(282)을 형성한다(도 6의 195). 그리고 포토 마스크를 제거한다(도 6의 196).
한편 제 2 실시예에서는 솔더 도금층(192)이 기둥 형태로 형성된 예를 개시하였지만, 버섯 형태로도 형성될 수 있다.
다음으로 도 9b에 도시된 바와 같이, 솔더 도금층(282)을 마스크로 하여 금 속기저층(270)을 습식 식각으로 제거한다(도 6의 197). 물론 금속기저층(270)의 언더컷이 발생되지만, 솔더 도금층의 돌출부(284)로 인하여 금속기저층(270)의 언더컷을 보상한다.
마지막으로 도 9c에 도시된 바와 같이, 솔더 도금층을 리플로우하여 칩 패드(213) 위에 반구형의 솔더 범프(280)를 형성함으로써 공정은 완료된다.
도시되지는 않았지만, 이후에 웨이퍼 절단(sawing) 공정을 진행함으로써 개별 칩 스케일 패키지를 얻을 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
본 발명의 제조 방법에 따르면, 금속기저층에 가까운 도금층 부분을 상대적으로 넓게 형성함으로써, 도금층을 마스크로 한 금속기저층의 습식 식각하는 과정에서 발생되는 언더컷 부분을 넓게 형성된 금속기저층 부분이 보상하기 때문에, 언더컷에 따른 영향을 최소화하고 도금층이 형성할 재배선층 또는 솔더 범프의 물리적, 전기적 신뢰성을 향상시킬 수 있다.
즉 재배선층 아래의 제 1 금속기저층과 제 2 절연층 사이의 접촉 면적을 확보할 수 있기 때문에, 재배선층을 형성한 이후에 제 2 절연층을 스핀 코팅으로 형 성할 때 재배선층이 제 1 절연층에서 벗여지는 것을 억제할 수 있다.
아울러 제 2 금속기저층 상에 형성된 솔더 범프를 적정한 높이로 형성하고, 솔더 범프의 전단응력을 일정하게 유지할 수 있다.
Claims (19)
- 금속기저층의 언더컷 보상 방법으로,(a) 반도체 웨이퍼 위에 절연층을 형성하는 단계와;(b) 상기 절연층을 덮는 다층의 금속기저층을 형성하는 단계와;(c) 상기 금속기저층 위에 개방부를 갖는 포토 마스크를 형성하는 단계와;(d) 상기 금속기저층에 근접한 상기 개방부 내벽의 하단부 안쪽으로 라운드지게 오목부가 형성되도록 상기 포토 마스크를 건식 식각하는 단계와;(e) 상기 오목부를 포함한 상기 개방부를 충전하는 도금층을 형성하는 단계와;(f) 상기 포토 마스크를 제거하는 단계와;(g) 상기 도금층 외측의 상기 금속기저층을 습식 식각으로 제거하는 단계;를 포함하며,상기 (g) 단계에서 상기 오목부에 충전된 상기 도금층의 돌출부가 상기 돌출부 상단의 도금층 외측면 안쪽으로 상기 금속기저층이 식각되는 것을 줄여 상기 도금층 아래의 금속기저층의 면적을 확보해 주는 것을 특징으로 하는 금속기저층의 언더컷 보상 방법.
- 제 1항에 있어서, 상기 도금층은 재배선층인 것을 특징으로 하는 금속기저층의 언더컷 보상 방법.
- 제 1항에 있어서, 상기 도금층은 솔더 범프용 솔더 도금층인 것을 특징으로 하는 금속기저층의 언더컷 보상 방법.
- 제 2항 또는 3항에 있어서, 상기 (d) 단계는 공정 가스로 O2, CF4, N2 가스를 사용하는 것을 특징으로 하는 금속기저층의 언더컷 보상 방법.
- 제 4항에 있어서, 상기 (d) 단계는 O2, CF4, N2 가스의 비율이 10~20:1~5:1~3인 것을 특징으로 하는 금속기저층의 언더컷 보상 방법.
- 제 5항에 있어서, 상기 (d) 단계는 125℃, 100mTorr~300mTorr, RF 파워 300W~1000W에서 진행되는 것을 특징으로 하는 금속기저층의 언더컷 보상 방법.
- 제 5항에 있어서, 상기 (d) 단계에서 형성되는 상기 오목부의 폭은 0.5㎛~0.7㎛인 것을 특징으로 하는 금속기저층의 언더컷 보상 방법.
- 금속기저층의 언더컷 보상 방법을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조 방법으로,(a) 칩 패드들이 노출되게 상기 웨이퍼 상부면에 제 1 절연층을 형성하는 단 계와;(b) 상기 칩 패드를 포함한 상기 제 1 절연층을 덮는 다층의 제 1 금속기저층을 형성하는 단계와;(c) 상기 제 1 금속기저층 위에 제 1 개방부를 갖는 제 1 포토 마스크를 형성하는 단계와;(d) 상기 제 1 금속기저층에 근접한 상기 제 1 개방부 내벽의 하단부 안쪽으로 라운드지게 제 1 오목부가 형성되도록 상기 제 1 포토 마스크를 건식 식각하는 단계와;(e) 상기 제 1 오목부를 포함한 상기 제 1 개방부를 충전하는 제 1 도금층을 형성하는 단계와;(f) 상기 제 1 포토 마스크를 제거하는 단계와;(g) 상기 제 1 도금층 외측의 상기 제 1 금속기저층을 습식 식각으로 제거하는 단계;를 포함하며,상기 (g) 단계에서 상기 제 1 오목부에 충전된 상기 제 1 도금층의 돌출부가 상기 돌출부 상단의 제 1 도금층 외측면 안쪽으로 상기 제 1 금속기저층이 식각되는 것을 줄여 상기 제 1 도금층 아래의 제 1 금속기저층의 면적을 확보해 주는 것을 특징으로 하는 금속기저층의 언더컷 보상 방법을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
- 제 8항에 있어서, 제 1 도금층은 솔더 도금층인 것을 특징으로 하는 금속기 저층의 언더컷 보상 방법을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
- 제 9항에 있어서, (h) 상기 제 1 도금층을 리플로우하여 솔더 범프를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
- 제 10항에 있어서, 상기 솔더 범프는 상기 칩 패드 상부의 제 1 금속 기저층 위에 형성되는 것을 특징으로 하는 금속기저층의 언더컷 보상 방법을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
- 제 9항에 있어서, 상기 제 1 도금층은 재배선층인 것을 특징으로 하는 금속기저층의 언더컷 보상 방법을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
- 제 12항에 있어서,(h) 상기 제 1 도금층의 일부가 노출되게 상기 제 1 도금층과 상기 제 1 절연층을 덮는 제 2 절연층을 형성하는 단계와;(i) 상기 제 2 절연층을 통하여 노출된 상기 제 1 도금층에 솔더 범프를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 금속기저층의 언더컷 보상 방법을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
- 제 13항에 있어서, 상기 (i) 단계는,(i1) 상기 제 2 절연층을 통하여 노출된 상기 제 1 도금층과 상기 제 2 절연층을 덮는 다층의 제 2 금속기저층을 형성하는 단계와;(i2) 상기 제 2 금속기저층 위에 제 2 개방부를 갖는 제 2 포토 마스크를 형성하는 단계와;(i3) 상기 제 2 금속기저층에 근접한 상기 제 2 개방부 내벽의 하단부 안쪽으로 라운드지게 제 2 오목부가 형성되도록 상기 제 2 포토 마스크를 건식 식각하는 단계와;(i4) 상기 제 2 오목부를 포함한 상기 제 2 개방부를 충전하는 솔더 도금층을 형성하는 단계와;(i5) 상기 제 2 포토 마스크를 제거하는 단계와;(i6) 상기 제 2 도금층 외측의 상기 제 2 금속기저층을 습식 식각으로 제거하는 단계와;(i7) 상기 솔더 도금층을 리플로우하여 상기 솔더 범프를 형성하는 단계;를 포함하는 것을 특징으로 하는 금속기저층의 언더컷 보상 방법을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
- 제 9항 또는 12항에 있어서, 상기 건식 식각용 공정 가스로 O2, CF4, N2 가스를 사용하는 것을 특징으로 하는 금속기저층의 언더컷 보상 방법을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
- 제 15항에 있어서, 상기 O2, CF4, N2 가스의 비율이 10~20:1~5:1~3인 것을 특징으로 하는 금속기저층의 언더컷 보상 방법을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
- 제 16항에 있어서, 상기 건식 식각 공정은 125℃, 100mTorr~300mTorr, RF 파워 300W~1000W에서 진행되는 것을 특징으로 하는 금속기저층의 언더컷 보상 방법을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
- 제 17항에 있어서, 상기 오목부의 폭은 0.5㎛~0.7㎛인 것을 특징으로 하는 금속기저층의 언더컷 보상 방법을 이용한 웨이퍼 레벨 칩 스케일 패키지 제조 방법.
- 금속기저층의 언더컷 보상 방법을 이용한 솔더 범프 형성 방법으로,(a) 반도체 웨이퍼 위에 절연층을 형성하는 단계와;(b) 상기 절연층을 덮는 다층의 금속기저층을 형성하는 단계와;(c) 상기 금속기저층 위에 개방부를 갖는 포토 마스크를 형성하는 단계와;(d) 상기 금속기저층에 근접한 상기 개방부 내벽의 하단부 안쪽으로 라운드 지게 오목부가 형성되도록 상기 포토 마스크를 건식 식각하는 단계와;(e) 상기 오목부를 포함한 상기 개방부를 충전하는 솔더 도금층을 형성하는 단계와;(f) 상기 포토 마스크를 제거하는 단계와;(g) 상기 솔더 도금층 외측의 상기 금속기저층을 습식 식각으로 제거하는 단계와;(h) 상기 솔더 도금층을 리플로우하여 솔더 범프를 형성하는 단계;를 포함하며,상기 (g) 단계에서 상기 오목부에 충전된 상기 솔더 도금층의 돌출부가 상기 돌출부 상단의 도금층 외측면 안쪽으로 상기 금속기저층이 식각되는 것을 줄여 상기 솔더 도금층 아래의 금속기저층의 폭을 확보해 주는 것을 특징으로 하는 금속기저층의 언더컷 보상 방법을 이용한 솔더 범프 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050072883A KR100639703B1 (ko) | 2005-08-09 | 2005-08-09 | 금속기저층의 언더컷 보상 방법 및 그를 이용한 웨이퍼레벨 칩 스케일 패키지 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050072883A KR100639703B1 (ko) | 2005-08-09 | 2005-08-09 | 금속기저층의 언더컷 보상 방법 및 그를 이용한 웨이퍼레벨 칩 스케일 패키지 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100639703B1 true KR100639703B1 (ko) | 2006-10-30 |
Family
ID=37621156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050072883A KR100639703B1 (ko) | 2005-08-09 | 2005-08-09 | 금속기저층의 언더컷 보상 방법 및 그를 이용한 웨이퍼레벨 칩 스케일 패키지 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100639703B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103219305A (zh) * | 2013-04-18 | 2013-07-24 | 南通富士通微电子股份有限公司 | 凸点底部保护结构 |
| CN103247585A (zh) * | 2013-04-18 | 2013-08-14 | 南通富士通微电子股份有限公司 | 半导体封装结构 |
| US11538782B2 (en) | 2020-04-09 | 2022-12-27 | Samsung Electronics Co., Ltd. | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003068779A (ja) | 2001-08-29 | 2003-03-07 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2005
- 2005-08-09 KR KR1020050072883A patent/KR100639703B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003068779A (ja) | 2001-08-29 | 2003-03-07 | Toshiba Corp | 半導体装置及びその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103219305A (zh) * | 2013-04-18 | 2013-07-24 | 南通富士通微电子股份有限公司 | 凸点底部保护结构 |
| CN103247585A (zh) * | 2013-04-18 | 2013-08-14 | 南通富士通微电子股份有限公司 | 半导体封装结构 |
| US11538782B2 (en) | 2020-04-09 | 2022-12-27 | Samsung Electronics Co., Ltd. | Semiconductor device |
| US11887957B2 (en) | 2020-04-09 | 2024-01-30 | Samsung Electronics Co., Ltd. | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6914331B2 (en) | Semiconductor device having an inductor formed on a region of an insulating film | |
| US7456090B2 (en) | Method to reduce UBM undercut | |
| TWI429042B (zh) | 半導體元件及其製法 | |
| KR100319813B1 (ko) | 유비엠 언더컷을 개선한 솔더 범프의 형성 방법 | |
| US6756294B1 (en) | Method for improving bump reliability for flip chip devices | |
| US7364998B2 (en) | Method for forming high reliability bump structure | |
| US20060175686A1 (en) | Semiconductor device and fabrication method thereof | |
| KR100605314B1 (ko) | 재배선 보호 피막을 가지는 웨이퍼 레벨 패키지의 제조 방법 | |
| US8097941B2 (en) | Semiconductor device having projecting electrode formed by electrolytic plating, and manufacturing method thereof | |
| US20030104686A1 (en) | Semiconductor device and method for manufacturing the same | |
| US20060234489A1 (en) | Method of forming low stress multi-layer metallurgical structures and high reliable lead free solder termination electrodes | |
| JPH0778826A (ja) | チップバンプの製造方法 | |
| US20060164110A1 (en) | Semiconductor device and method of fabricating the same | |
| KR100818902B1 (ko) | 상호 접속 구조체 제조 방법 및 장치 | |
| US6649507B1 (en) | Dual layer photoresist method for fabricating a mushroom bumping plating structure | |
| US6639314B2 (en) | Solder bump structure and a method of forming the same | |
| KR100639703B1 (ko) | 금속기저층의 언더컷 보상 방법 및 그를 이용한 웨이퍼레벨 칩 스케일 패키지 제조 방법 | |
| KR101926713B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| US7358177B2 (en) | Fabrication method of under bump metallurgy structure | |
| US7365429B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP2019083250A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US20060183312A1 (en) | Method of forming chip-type low-k dielectric layer | |
| US7045894B2 (en) | Semiconductor device and manufacturing method thereof | |
| US20210091023A1 (en) | Semiconductor device | |
| KR20230031769A (ko) | 반도체 디바이스 및 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |