JP3700563B2 - バンプの形成方法及び半導体装置の製造方法 - Google Patents

バンプの形成方法及び半導体装置の製造方法 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、バンプの形成方法及び半導体装置の製造方法に関する。
【0002】
【発明の背景】
半導体チップのパッドに、無電解メッキなどを適用して金属バンプを形成する方法がある。この半導体チップは、例えば、金属バンプ上にハンダを設け、そのハンダを溶融させることで、基板の配線パターン(リード)に電気的に接続する。これによれば、リードを加熱及び加圧してパッドとの接続を図る形態と異なり、ハンダの溶融で接続できるので、半導体チップの面に加える圧力を抑えることができる。これによって、例えば、半導体チップの端部だけでなく素子形成領域にもパッドを配置できるので、多くのパッドを広いピッチで配置できる。さらに、ハンダを使用することで、金バンプを形成するよりも低コストで半導体装置を製造できる。
【0003】
しかしながら、この形態によれば、各パッドのハンダが、配線パターンとの接続時の溶融によって隣のパッドに流れてしまい、パッド同士のショートが起こる場合があった。これは、各パッドに設けるハンダを少量にするだけでは解決できなかった。
【0004】
本発明はこの問題点を解決するためのものであり、その目的は、高い信頼性をもって、狭ピッチに適応したバンプの形成方法及び半導体装置の製造方法に関する。
【0005】
【課題を解決するための手段】
(1)本発明に係るバンプの形成方法は、
パッド上に貫通穴を有するようにレジスト層を形成し、前記貫通穴の形状に合わせて前記パッドと電気的に接続する第1の金属層を形成する工程を含み、
前記レジスト層を、前記貫通穴の内側面に突起するように形成し、
前記第1の金属層を前記貫通穴の高さ以下に形成して、前記第1の金属層の側面にロウ材を収容する凹部を形成し、
前記レジスト層を除去する。
【0006】
本発明によれば、貫通穴の形状に合わせて、バンプを所定の形状に形成する。バンプはロウ材を収容する凹部を有する。これによって、ロウ材を、バンプ凹部に入り込ませて、バンプの外側に広がりにくくすることができる。すなわち、例えば、バンプ上の溶融したロウ材が隣のパッドに流れることを防止できる。したがって、パッド同士のショートをなくして、その後の製造時の歩留りを高めることができる。
【0007】
【0008】
【0009】
)このバンプの形成方法において、前記貫通穴を、その中央部に前記レジスト層の一部が残るように形成してもよい。
【0010】
これによれば、バンプの中央部にロウ材を収容する領域を形成することができる。これによって、バンプの中央部の領域にロウ材を入り込ませて、ロウ材を外側に広がりにくくすることができる。
【0011】
)このバンプの形成方法において、前記レジスト層を、1つの前記パッドと少なくとも一部で平面的に重なる複数の前記貫通穴を有するように形成し、
前記第1の金属層をそれぞれの前記貫通穴に形成してもよい
【0012】
これによれば、1つのパッドにおける隣同士のバンプの間に設けた領域に、ロウ材を入り込ませることで外側に広がりにくくすることができる。
【0013】
)このバンプの形成方法において、前記レジスト層が形成された状態で、前記第1の金属層を形成し、前記第1の金属層上にさらに第2の金属層を形成してもよい。
【0014】
これによれば、例えば、第1の金属層よりもロウ材がつきやすい部材を第2の金属層として使用した場合に、バンプの上面のみにロウ材を設けることができる。すなわち、ロウ材がバンプの外側に広がることをより確実に妨げることができる。
【0015】
)このバンプの形成方法において、前記第1の金属層を、前記レジスト層が形成された状態で形成し、
前記レジスト層を除去した後、前記第1の金属層の表面を覆って第2の金属層を形成してもよい。
【0016】
これによれば、第1の金属層の表面が酸化することを防止できる。
【0017】
)このバンプの形成方法において、前記パッドは絶縁膜によって覆われ、前記レジスト層を、前記絶縁膜上に形成し、
前記レジスト層に前記貫通穴を形成した後、前記絶縁膜に、前記パッドの少なくとも一部を露出する開口部を形成し、
前記レジスト層が形成された状態で、前記パッド上に前記第1の金属層を形成してもよい。
【0018】
これによれば、一度形成したレジスト層の貫通穴を使用して、絶縁膜に開口部を形成し、パッドと電気的に接続するバンプを形成するので、簡単な工程でバンプを形成できる。
【0019】
)このバンプの形成方法において、前記第1及び第2の金属層を、無電解メッキによって形成してもよい。
【0020】
)このバンプの形成方法において、前記第1の金属層は、ニッケルを含む材料からなり、
前記パッド上に亜鉛層を形成し、
前記第1の金属層を前記亜鉛層上に形成してもよい。
【0021】
)このバンプの形成方法において、前記第2の金属層は、金を含む材料から形成してもよい。
【0022】
10)本発明に係る半導体装置の製造方法は、上記方法によって半導体チップの複数のパッド上に形成されてなる複数のバンプと、複数のリードと、をロウ材を介して接合する工程を含み、
前記ロウ材を溶融させたときに、前記ロウ材を、隣のパッドに広がることを妨げるように前記凹部に入り込ませる。
【0023】
本発明によれば、バンプとリードとの間に設けるロウ材を、バンプの凹部に入り込ませて外側に広がりにくくすることができる。すなわち、バンプ上の溶融したロウ材が隣のパッドに流れることを防止できる。したがって、パッド同士のショートをなくして、製造時の歩留りを高めることができる。
【0024】
【0025】
【0026】
【0027】
【0028】
【0029】
【0030】
【0031】
【0032】
【0033】
【0034】
【0035】
【0036】
【0037】
【0038】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
【0039】
(第1の実施の形態)
図1〜図6(C)は、本発明を適用した第1の実施の形態に係るバンプの形成方法を示す図である。本実施の形態では、半導体チップにバンプを形成する例を説明するが、本発明に係るバンプの形成方法は、これに限定されるものではなく、リードにバンプを形成する方法として適用してもよい。リードは、基板に形成された配線パターンであってもよい。その場合、配線パターンのランドがパッドに相当する。また、本発明は、半導体ウェーハに形成されたパッドにバンプを形成するときに適用してもよい。
【0040】
本実施の形態では、図1に示すように、半導体チップ10を用意する。半導体チップ10は、直方体(立方体を含む)であることが多いが、例えば球状に形成されてもよい。半導体チップ10の厚みは限定されず、薄く研削されてなる半導体チップ10を使用してもよい。
【0041】
半導体チップ10は、複数のパッド12を有する。パッド12は、内部に形成された集積回路の電極となる。パッド12は、半導体チップ10における集積回路が形成された面の側に形成されることが一般的である。この場合に、パッド12は、集積回路の領域の外側に形成されてもよく、あるいは集積回路の領域の内側に形成されてもよい。パッド12は、半導体チップ10の端部又は中央部に、1列又は複数列に並んで形成される。あるいは、パッド12は、半導体チップ10の面で、マトリクス状に複数行複数列に並んで形成されてもよい。
【0042】
パッド12の平面形状は、矩形又は円形であってもよい。パッド12は、アルミニウムを含む成分から形成されることが多いが、銅などを含む成分から形成されてもよい。
【0043】
半導体チップ10のパッド12が形成された面には、絶縁膜14が形成されている。本実施の形態では、図示するように、絶縁膜14は、各パッド12を覆って形成されている。すなわち、半導体チップ10は、各パッド12が絶縁膜14から露出していない状態のものを使用してもよい。本実施の形態では、各パッド12を絶縁膜14から開口させるために形成するレジスト層を使用して、パッド12上にバンプを形成する。
【0044】
絶縁膜14は、単一層又は複数層で形成される。また、絶縁膜14の厚みは限定されない。絶縁膜14は、パッシベーション膜と称してもよい。絶縁膜14は、例えばSiO2、SiN又はポリイミド樹脂などで形成される。
【0045】
本実施の形態に係る半導体装置の製造方法は、上述の半導体チップ10を使用して以下の工程を行う。なお、以下に説明する内容は、半導体ウェーハ処理においても同様に適用することができる。
【0046】
図2及び図3(A)に示すように、半導体チップ10にレジスト層20を形成する。図2は半導体チップ10の平面図であり、図3は半導体チップ10の断面図である。半導体チップ10のパッド12の形成された面に、すなわち絶縁膜14上に、レジスト層20を形成する。レジスト層20の厚みは、後に形成するバンプの高さに応じて自由に決めることができる。レジスト層20を、例えば20μm程度の厚さで設けてもよい。
【0047】
レジスト層20は、パッド12の上方に、すなわち絶縁膜14上に、貫通穴22を有する。詳しくは、貫通穴22は、少なくとも一部(一部又は全部)がパッド12と平面的に重なるように形成する。貫通穴22とパッド12とが一部で重なれば、貫通穴22で形成するバンプを、パッド12と電気的に接続することができる。
【0048】
本実施の形態では、図2に示すように、貫通穴22を内側面に突起を有するように形成する。言い換えると、レジスト層20の貫通穴22に接する壁面に複数の突起を形成する。レジスト層20の突起部24は、1つ又は複数形成する。貫通穴22の平面形状は、パッド12の相似形状から、各辺ごとに内側に向かってレジスト層20の一部が突起して形成されてもよい。あるいは、貫通穴22の平面形状は、円形の平面形状から、内側に向かってレジスト層20の一部が突起して形成されてもよい。レジスト層20の突起部24を形成することで、バンプの側面に凹部36(図5参照)を形成することができる。貫通穴22は、同じ平面形状で、レジスト層20の厚さ方向に貫通して形成されてもよい。
【0049】
レジスト層20の形成方法として、フォトリソグラフィ技術を適用してもよい。すなわち、図示しないマスクを介して感光性のレジスト層20にエネルギーを照射、現像して貫通穴22を形成してもよい。マスクの形状を、レジスト層20が貫通穴22の内側に突起するように形成すれば、貫通穴22を所定の形状に形成できる。レジスト層20は、ポジ型又はネガ型レジストのいずれであってもよい。
【0050】
あるいは、非感光性のレジスト層20をエッチングすることで、所定の形状に貫通穴22を形成してもよい。また、レジスト層20は、所定の形状に貫通穴22を形成できれば、スクリーン印刷又はインクジェット方式を適用して形成してもよい。
【0051】
図示するように、貫通穴22は、パッド12の外周を超えずに形成してもよい。これによれば、各パッド12間のピッチが極めて狭くても、隣接するパッド12がショート(短絡)することなくバンプを形成できる。もしくは、貫通穴22は、パッド12の外周を超えて形成してもよい。あるいは、貫通穴22は、その外周の一部においてパッド12の外周と交差するように形成してもよい。
【0052】
図3(B)に示すように、レジスト層20の貫通穴22を介して、絶縁膜14の一部を除去する。すなわち、貫通穴22内の絶縁膜14の部分を除去して、パッド12の少なくとも一部(一部又は全部)を露出させる開口部26を形成する。開口部26は、エッチングによって形成してもよい。エッチングの手段は、化学的又は物理的方法のいずれであってもよく、これらを組み合わせた方法であってもよい。また、エッチングの特性は、等方性又は異方性のいずれであってもよい。等方性のエッチングを適用した場合に、貫通穴22の外周を超えて、絶縁膜14の開口部26が形成されてもよい。なお、絶縁膜14の開口部26は、パッド12の外周を超えずに形成してもよく、あるいはパッド12の外周を超えて形成してもよい。パッド12における開口部26からの露出部の大きさは限定されず、例えば一辺が20μm程度の角形であってもよい。
【0053】
図3(C)に示すように、貫通穴22の形状に合わせて第1の金属層30を形成する。
詳しくは、貫通穴22の内面に沿って、第1の金属層30を形成する。第1の金属層30は、貫通穴22を満たしてレジスト層20の表面と面一となってもよい。あるいは、第1の金属層30は、レジスト層20の表面を超えても、その表面の高さ以下であってもよい。いずれにしても、第1の金属層30を貫通穴22の内面に沿って形成することで、第1の金属層30を所定の形状に形成できる。
【0054】
貫通穴22は、絶縁膜14の開口部26に連通しているので、貫通穴22に第1の金属層30を形成することで、パッド12に電気的に接続するバンプを形成することができる。第1の金属層30は、図示するように単一層であってもよく、あるいは複数層で形成してもよい。第1の金属層30は、ニッケルを含む材料であってもよい。第1の金属層30としてニッケル層を使用すれば、比較的短時間で形成できて、かつ、低コストのバンプを形成できる。あるいは、第1の金属層30は、金を含む材料で形成してもよい。
【0055】
第1の金属層30は、無電解メッキによって形成してもよい。以下に、アルミニウムからなるパッド12に、ニッケル層(第1の金属層30)を形成する方法を示す。
【0056】
パッド12の表面(アルミニウム)を、ジンケート処理によって亜鉛に置換してもよい。詳しくは、各パッド12の表面にアルカリ性亜鉛溶液を設けて、アルミニウムを亜鉛に置換する。この場合に、半導体チップ10を、アルカリ性亜鉛溶液に浸してもよい。このために、予めレジスト層20を、100〜200℃程度で数分間、加熱しておくことが好ましい。これによって、レジスト層20における強アルカリ性の溶液に対する耐性を高めることができる。すなわち、レジスト層20を溶解しにくくすることができる。また、レジスト層20の熱による変形を防止するために、レジスト層20に紫外線を照射してもよい。紫外線は254nmを主波長とするものが好ましく、照射量はレジスト層20の厚みにより調整すればよい。また、紫外線の照射は、減圧下でレジスト層20に含まれる溶剤を揮発させながら行うと効果的である。また、紫外線の照射時に、レジスト層20等を100〜200℃程度で加熱することも効果的である。
【0057】
パッド12をアルカリ性亜鉛溶液に浸す前に、予め半導体チップ10の絶縁膜14の残さを溶解することが好ましい。半導体チップ10を弱フッ酸溶液に浸すことで、絶縁膜14の残さを溶解してもよい。さらに、絶縁膜14の残さを溶解した後に、パッド12をアルカリ性溶液に浸して、パッド12の露出部の酸化膜を除去することが好ましい。こうすることで、確実にパッド12の表面を露出させ、パッド12の表面のアルミニウムを亜鉛に置換できる。
【0058】
パッド12の表面に亜鉛を析出させるときに、パッド12をアルカリ性亜鉛溶液に浸した後に、置換した亜鉛を硝酸によって溶解させ、再びアルカリ性亜鉛溶液に浸してパッド12に亜鉛を析出させてもよい。これによって、パッド12の表面に確実に亜鉛を形成できる。
【0059】
次に、パッド12を無電解ニッケル溶液に浸して、貫通穴22でニッケル層(第1の金属層30)を形成する。この場合に、溶液を加熱してもよい。例えば、pH4.5の無電解ニッケル溶液を90℃程度に加熱し、その溶液に半導体チップ10を45分間程度浸して、厚さ20μm程度のニッケル層(第1の金属層30)を形成してもよい。第1の金属層30の厚さは、貫通穴22の高さ以下であっても、その高さを越えて形成してもよい。
なお、第1の金属層30の厚さは、パッド12を溶液に浸す時間などによって自由に決めることができる。
【0060】
なお、パッド12と第1の金属層30との間に他の金属層が介在してもよい。例えば、ジンケート処理で第1の金属層30をパッド12上に形成する場合に、アルミニウム(パッド12)上の亜鉛層が一部残って、第1の金属層30とパッド12の間に亜鉛層が介在してもよい。
【0061】
あるいは、上述とは別に、パッド12に、パラジウムなどの還元剤を含む溶液を設けて、その後に無電解ニッケル溶液を設けることによって、パラジウムを核としてニッケル層(第1の金属層30)を形成してもよい。
【0062】
これまでの工程によれば、各パッド12を露出させるために形成するレジスト層20を残して、貫通穴22に第1の金属層30を形成する。すなわち、一度形成したレジスト層20を使用して、絶縁膜14に開口部26を形成し、パッド12と接続する第1の金属層30を形成するので、簡単な工程でバンプを形成できる。
【0063】
図4(A)に示すように、第1の金属層30を形成した後、レジスト層20を除去する。第1の金属層30は、上述の工程で貫通穴22によって、その形状に合わせて形成される。
【0064】
図4(B)に示すように、必要に応じて、第1の金属層30の表面に第2の金属層32を形成してもよい。第2の金属層32は、図示するように単一層であってもよく、あるいは複数層であってもよい。第2の金属層32は、第1の金属層30の形状に合わせて形成されることが好ましい。すなわち、第1の金属層30における凹部を埋めないように、第2の金属層32は薄く形成することが好ましい。第2の金属層32は、第1の金属層30の表面を覆って形成してもよい。これによれば、第1の金属層30の表面の酸化を防止できる。第2の金属層32は、少なくとも表面が金を含む材料で形成することが好ましい。
【0065】
第2の金属層32は、無電解メッキによって形成してもよい。例えば、半導体チップ10を無電解金メッキ液に浸して、ニッケル層(第1の金属層30)の表面に金層(第2の金属層32)を形成してもよい。金層(第2の金属層32)は、第1の金属層30の表面に形成できればよく、その厚みは問わない。例えば、金層(第2の金属層32)は、0.15μm程度の厚みで形成してもよい。
【0066】
無電解メッキによって第1又は第2の金属層30、32を形成するときに、半導体チップ10を所望の溶液に浸す場合には、半導体チップ10の側面及び裏面を予め保護膜で覆うことが好ましい。保護膜として、レジスト層を使用してもよい。この場合のレジスト層は、非感光性レジストであってもよい。レジスト層は、半導体チップ10の側面及び裏面に2μm程度の厚みで形成してもよい。このように保護膜を形成することで、溶液に浸したことで生じる半導体チップ10の各パッド12の電位変化を防止できる。すなわち、各パッド12に対する無電解メッキによる金属の析出などの処理を均一化することができる。
【0067】
さらに、半導体チップ10を所望の溶液に浸す間は、光を遮断して行うことが好ましい。これによって、半導体チップ10の各パッドの電位変化を防止できる。
【0068】
こうして、図4(C)に示すように、第1及び第2の金属層30、32からなるバンプ34を形成できる。図示するように、第2の金属層32上に、さらにロウ材40を設けてもよい。ロウ材40は、それぞれの第2の金属層32上に設ける。ロウ材40は、ハンダであってもよい。例えば、バンプ34の上面(第2の金属層32の一部)をハンダ浴に浸すことで、バンプ34上にハンダボール(ロウ材40)を形成してもよい。ハンダは、金層(第2の金属層32)に付着しやすいので、バンプ34上に容易にハンダ(ロウ材40)を設けることができる。ハンダは、例えば、スズ及び銀を含む材料から形成してもよい。ハンダボール(ロウ材40)の高さは、限定されず、例えば15μm程度であってもよい。なお、半導体チップ10にロウ材40を設ける場合には、第1及び第2の金属層30、32と、ロウ材40と、を含んでバンプと称してもよい。
【0069】
図5は、バンプ34(第1及び第2の金属層30、32)における、半導体チップ10の平面視と平行な横断面図である。図示するように、バンプ34は少なくとも1つの凹部36(ロウ材40を収容する領域)を側面に有する。詳しくは、第1の金属層30が貫通穴22の形状に合わせて形成することで、レジスト層20の突起部24(図2参照)によって、第1の金属層30を一部において窪んで形成する。第2の金属層32は第1の金属層30の形状に合わせて形成し、第1の金属層30の窪んだ部分は、バンプ34の凹部36として形成される。
【0070】
これによれば、バンプ34上でロウ材40を溶融させた場合に、ロウ材40をバンプ34の凹部36に入り込ませることができる。凹部36はバンプ34の内側に向かって形成されるので、ロウ材40をバンプ34の内側に吸収することができる。これによって、バンプ34に設けたロウ材40のうち、溶融してバンプ34からはみ出して流れる一部を、半導体チップ10の面と平行な方向(横方向)に広がることを防いで、バンプ34の高さ方向(縦方向)に吸収することができる。したがって、各パッド12間が狭ピッチであっても、隣のパッド12にロウ材40が流れずに、すなわちショートさせずにロウ材40を使用することができる。
【0071】
図示するように、バンプ34の凹部36は、中央部に三角形の頂点が向くように窪んで形成してもよい。あるいは、バンプ34の中央部に向かって、四角形もしくは半円形の形状で窪んで形成してもよく、その他の形状で形成してもよい。半導体チップ10の平面視において、バンプ34の一辺が20μm程度であって、各パッド12のピッチが40μm程度である場合に、バンプ34の凹部36は、中央部に向かって、端部から5μm程度に窪んで形成してもよい。これによれば、ロウ材40を効果的に吸収できる。
【0072】
図示する例とは別に、バンプ34における凹部36は、隣のパッド12(バンプ34)を向く側のみに形成してもよい。例えば、パッド12が半導体チップ10の端部に1列に形成される場合には、1つのパッド12上のバンプ34において、両隣を向く側面のみに凹部36を形成してもよい。これによれば、ロウ材40がバンプ34における隣のパッド12の方向に広がることを防いで、各パッド12のショートを防止することができる。なお、各パッド12が例えばマトリクス状に形成される場合には、バンプ34における凹部36は、あらゆる側に形成されることが好ましい。
【0073】
図6(A)〜図6(C)に本実施の形態の変形例に係るバンプの形成方法を示す。本変形例では、第2の金属層33の形態が上述と異なる。
【0074】
図6(A)に示すように、第2の金属層33を、レジスト層20の貫通穴22で形成する。すなわち、レジスト層20を形成した状態で、第1の金属層30の上面に第2の金属層33を形成する。第2の金属層33は、少なくとも表面が金を含む材料で形成してもよい。金層(第2の金属層33)は、0.1μm程度に形成してもよい。第2の金属層33は、無電解メッキで形成してもよく、その他の形成方法及び形態は上述の通りである。
【0075】
図6(B)に示すように、第2の金属層33を形成した後に、レジスト層20を除去する。第1及び第2の金属層30、33は、貫通穴22で、その形状に合わせて形成される。
【0076】
図6(C)に示すように、第1の金属層30の上面に第2の金属層33が形成されてなるバンプ35を形成できる。言い換えると、バンプ35は、上面のみに、例えば金層(第2の金属層33)を有する。これによって、例えば、バンプ34をハンダ浴に浸すことで、バンプ35の上面のみにハンダボール(ロウ材40)を形成できる。すなわち、バンプ35の側面に金層(第2の金属層33)を形成しないことで、ハンダ(ロウ材40)を溶融させたときに、ハンダがバンプ35の側面から横方向に広がることをより確実に防ぐことができる。
【0077】
上述した例では、各パッド12を絶縁膜14から開口するために使用するレジスト層20をそのまま使用してバンプ34を形成したが、これとは別に一旦、レジスト層を剥離した後に、改めてレジスト層を形成してバンプ34を形成してもよい。この場合に、最初に形成する、絶縁膜14を開口させるためのレジスト層の貫通穴は、単なる角形又は円形であってもよい。後に形成する、金属層(例えば第1の金属層30)を形成するためのレジスト層を、上述の貫通穴22を有するように形成することで、凹部36を有するバンプ34を形成できる。
【0078】
本実施の形態に係るバンプの形成方法によれば、貫通穴22の形状に合わせて、金属層(バンプ34)を所定の形状に形成する。金属層(バンプ34)は、ロウ材40を収容する領域を有する。これによって、ロウ材40を、金属層(バンプ34)の領域に入り込ませて、金属層(バンプ34)の外側に広がりにくくすることができる。すなわち、例えば、金属層(バンプ34)上の溶融したロウ材40が隣のパッド12に流れることを防止できる。したがって、パッド12同士のショートをなくして、その後の製造時の歩留りを高めることができる。
【0079】
なお、パッド12が銅を含む材料からなる場合には、例えば銅上にニッケル層(第1の金属層30)を形成する場合に、パラジウムなどの還元剤を含む溶液をパッド12に設けて、その後に無電解ニッケル溶液を設けることによって、パラジウムを核としてニッケル層(第1の金属層30)を形成すればよい。
【0080】
これまでに記載の金属及び溶液は、一例であって、これに限定されるものではなく、例えば無電解メッキで使用する金属として銅を使用してもよい。
【0081】
本実施の形態に係る半導体装置の製造方法は、図7に示すように、半導体チップ10の複数のパッド12と接続して設けられた金属層(第1及び第2の金属層30、32)と、複数のリード(配線パターン52)と、をロウ材40を介して接合する工程を含む。ここで金属層は、ロウ材40を収容する領域を有する。金属層は、上述の形成方法によって、凹部36が形成されたバンプ34(第1及び第2の金属層30、32)であってもよい。
すなわち、ロウ材40を収容する領域が、バンプ34の凹部36に相当する。
【0082】
それぞれのバンプ34は、いずれかのリードとロウ材40を介して電気的に接続する。リードは、基板50に形成された配線パターン52であってもよい。この場合に、半導体チップ10は、基板50にフェースダウンボンディングしてもよい。バンプ34は、配線パターン52のランドと接合してもよい。
【0083】
バンプ34は、配線パターン52との接合時に、凹部36によって、溶融したロウ材40を吸収する。詳しくは、ロウ材40を、隣のパッド12(バンプ34)に広がることを妨げるように、バンプ34の凹部36に入り込ませる。言い換えると、ロウ材40のうち、溶融してバンプ34からはみ出して流れる一部を、半導体チップ10の面と平行な方向(横方向)に広がることを防いで、バンプ34の高さ方向(縦方向)に吸収する。これによって、各パッド12同士のショートをなくして、半導体装置の製造時の歩留りを高めることができる。
【0084】
なお、ロウ材40は、半導体チップ10のバンプ34側に設けた後に、バンプ34と配線パターン52(ランド)とを接合してもよい。あるいは、予め基板50の配線パターン52(ランド)に塗布しておいて、溶融時のロウ材40の表面張力によって、バンプ34と配線パターン52(ランド)とを接合してもよい。
【0085】
また、リードは、上述の他にTAB技術が適用される場合のインナーリードであってもよく、ロウ材40を介して接合する全ての導電部材であってもよい。
【0086】
本実施の形態に係る半導体装置は、複数のパッド12を有する半導体チップ10と、それぞれのパッド12に接続された金属層(バンプ34)と、複数のリード(配線パターン52)と、を含む。金属層は、ロウ材40が内側に入り込む領域を有する。それぞれの金属層は、いずれかのリードとロウ材40を介して接合される。この場合に、それぞれの金属層には、ロウ材40を収容する領域を有する。ここで、金属層は、上述のバンプ34であってもよい。ロウ材40の一部は、バンプ34の凹部36に入り込む。その他の構成は、上述の通りである。なお、リードとは基板50に形成された配線パターン52であってもよい。
【0087】
基板50には、配線パターン52と接続して外部端子54が形成されてもよい。例えば、基板50に形成された図示しないスルーホールを介して、配線パターン52と接続する外部端子54が形成されてもよい。外部端子54は、ハンダボールで形成してもよい。あるいは、外部端子54を積極的に形成せずに、回路基板の配線パターンにハンダクリームを塗布して、溶融時の表面張力によって半導体装置を回路基板に搭載する形態を適用してもよい。
【0088】
本実施の形態によれば、ロウ材40の一部が金属層(バンプ34)の領域(凹部36)に入り込むことで、ロウ材40を金属層の外側に広がりにくくすることができる。すなわち、金属層上の溶融したロウ材40が隣のパッド12に流れることを防止できる。したがって、パッド12同士のショートをなくして、信頼性の高い半導体装置を提供できる。
【0089】
(第2の実施の形態)
図8〜図11は、本発明を適用した第2の実施の形態に係るバンプの形成方法を示す図である。本実施の形態では、金属層(バンプ74)の形成方法及び形態が異なる。以下の実施の形態でも、上述した第1の実施の形態で説明した内容を可能な限り適用することができる。
【0090】
図8及び図9(A)に示すように、半導体チップ10にレジスト層60を形成する。レジスト層60は、1つのパッド12と少なくとも一部(一部又は全部)で平面的に重なる複数の貫通穴62を有する。複数の貫通穴62は、パッド12の内側に配置してもよく、あるいはパッド12の外周からはみ出して配置してもよい。複数の貫通穴62を形成するために、パッド12の内側にレジスト層60の一部64を残して形成する。それぞれの貫通穴62の形状は、図示するように矩形であってもよく、あるいは円形であってもよく限定されない。レジスト層60の一部64は、後に金属層(第1及び第2の金属層70、72)による領域76を形成するためのものであり、ロウ材40が入り込む程度の大きさで形成する。また、貫通穴62の配置及び数は、ロウ材40を入り込ませる大きさを考慮して自由に決めることができる。
【0091】
図9(B)に示すように、レジスト層60の複数の貫通穴62を介して、絶縁膜14の一部を除去する。詳しくは、それぞれの貫通穴62によって、1つのパッド12に対して、絶縁膜14に複数の開口部66を形成する。言い換えると、1つのパッド12に対して、複数の露出する部分を形成する。これによって、1つのパッド12に、それと接続する複数のバンプを形成できる。なお、パッド12における複数の露出する部分の大きさは限定されないが、例えば1つの露出部を一辺が20μm程度の角形で形成してもよい。
【0092】
図9(C)に示すように、第1及び第2の金属層70、72を形成する。例えば、それぞれの貫通穴62で第1の金属層70を形成し、その後にレジスト層60を除去して、第2の金属層72を第1の金属層70の表面を覆うように形成してもよい。こうして、第1及び第2の金属層70、72を含むバンプ74を形成する。1つのパッド12に複数の貫通穴62が形成されることで、1つのパッド12に複数のバンプ74を形成できる。
【0093】
こうして、図示するように、1つのパッド12における隣同士のバンプ74の間に領域76を形成する。詳しくは、レジスト層60の一部64を残すことよって、バンプ74の領域76を形成する。なお、第2の金属層72を、レジスト層60を除去した後に形成する場合には、第2の金属層72は、領域76を埋めてしまわない程度に薄く形成することが好ましい。
【0094】
第1及び第2の金属層70、72の形成方法及びその他の構成は、上述と同様であってもよい。また、本実施の形態においても、上述の実施の形態で示したように側面に少なくとも1つの凹部(図5参照)を有するように、第1の金属層70を形成してもよい。
【0095】
バンプ74にロウ材80を設けてもよい。ロウ材80は、ハンダであってもよく上述の通りである。ハンダは、例えばハンダ浴に浸すことで、それぞれのバンプ74に設けてもよい。これによれば、1つのパッド12に複数のバンプ74を形成することで、バンプ74に設けるハンダを少量にして、リードとの接合時において、余分なハンダが流れ出ることを抑えることができきる。
【0096】
図10は、バンプ74(第1及び第2の金属層70、72)における、半導体チップ10の平面視と平行な横断面図である。1つのパッド12における隣同士のバンプ74の間によって形成される領域76は、ロウ材80が入り込む大きさを有する。領域76は、レジスト層60における貫通穴62の数及び配置によって自由に決めることができる。
【0097】
本実施の形態によれば、バンプ74上でロウ材80を溶融させた場合に、ロウ材80をバンプ74の外側に広がることを防ぐことができる。詳しくは、1つのパッド12における隣同士のバンプ74の間の領域76によって、溶融してバンプ74の外側にはみ出して流れるロウ材80の一部を吸収することができる。すなわち、溶融したロウ材80を、半導体チップ10の面と平行な方向(横方向)に広がることを防いで、バンプ74の高さ方向(縦方向)に吸収することができる。
【0098】
図11は、本実施の形態の変形例に係るバンプの形成方法を示す図である。図示するように、第2の金属層73は、第1の金属層70の上面に形成してもよい。第2の金属層73は、レジスト層60の複数の貫通穴62で形成すればよい。これによって、バンプ75の側面に金層(第2の金属層73)を形成しないことで、ハンダ(ロウ材40)を溶融させたときに、ハンダがバンプ75の側面から横方向に広がることをより確実に防ぐことができる。
【0099】
(第3の実施の形態)
図12(A)及び図12(B)は、本発明を適用した第3の実施の形態に係るバンプの形成方法を示す図である。本実施の形態では、金属層(バンプ100)の形成方法及び形態が異なる。
【0100】
図12(A)に示すように、半導体チップ10にレジスト層90を形成する。レジスト層90は、パッド12と少なくとも一部(一部又は全部)で平面的に重なる貫通穴92を有する。半導体チップ10の平面視において、レジスト層90の貫通穴92を、その中央部にレジスト層90の一部が残るように形成する。例えば、貫通穴92を、中央部(レジスト層90の一部94)を囲む環状(リング状)に形成する。
【0101】
貫通穴92の形状は、角リング状であっても丸リング状であってもよい。レジスト層90の一部94は、後に形成するバンプ100(第1及び第2の金属層を含む)の領域(凹部102)を形成するためのものである。レジスト層90の一部94は、バンプ100がパッド12と確実に接続する程度に小さく形成し、後にバンプ100の凹部102として、ロウ材を入り込ませる程度に大きく形成することが好ましい。
【0102】
図12(B)は、バンプ100における、半導体チップ10の平面視と平行な横断面図である。バンプ100は、半導体チップ10の平面視において、中央部に凹部102を有するように環状に形成されている。凹部102は、バンプ100の高さ方向に窪んで形成されている。凹部102の底面として、パッド12の一部が露出してもよい。なお、凹部102の形状は、円形であってもよく角形であってもよい。また、凹部102は、1つであってもよく、あるいは複数形成してもよい。
【0103】
本実施の形態によれば、バンプ100の凹部102によって、溶融してバンプ100の外側にはみ出して流れるロウ材の一部を吸収することができる。すなわち、溶融したロウ材を、半導体チップ10の面と平行な方向(横方向)に広がることを防いで、バンプ74の高さ方向(縦方向)に吸収することができる。また、バンプ100の中央部に凹部102が形成されることで、溶融したロウ材を、いずれかの方向に偏って外側に流れ出すことを防止できる。すなわち、余分なロウ材をほぼ均一に吸収できる。
【0104】
なお、上述の実施の形態のいずれかを本実施の形態に適用してもよい。すなわち、本実施の形態においてもバンプ100の側面に少なくとも1つの凹部を有してもよく、あるいはバンプ100を1つのパッド12に複数形成してもよく、あるいはこれらを組み合わせてバンプを形成してもよい。
【0105】
図13には、本実施の形態に係る半導体装置1を実装した回路基板200が示されている。回路基板200には例えばガラスエポキシ基板やポリイミドフィルム等の有機系基板あるいは液晶表示体基板などのガラス基板を用いることが一般的である。回路基板200には例えば銅などからなる配線パターンが所望の回路となるように形成されていて、それらの配線パターンと半導体装置1の外部端子54とを機械的に接続することでそれらの電気的導通を図る。
【0106】
そして、本発明を適用した半導体装置1を有する電子機器として、図14にはノート型パーソナルコンピュータ300、図15には携帯電話400が示されている。
【図面の簡単な説明】
【図1】 図1は、本発明を適用した第1の実施の形態に係るバンプの形成方法を示す図である。
【図2】 図2は、本発明を適用した第1の実施の形態に係るバンプの形成方法を示す図である。
【図3】 図3(A)〜図3(C)は、本発明を適用した第1の実施の形態に係るバンプの形成方法を示す図である。
【図4】 図4(A)〜図4(C)は、本発明を適用した第1の実施の形態に係るバンプの形成方法を示す図である。
【図5】 図5は、本発明を適用した第1の実施の形態に係るバンプの形成方法を示す図である。
【図6】 図6(A)〜(C)は、本発明を適用した第1の実施の形態の変形例に係るバンプの形成方法を示す図である。
【図7】 図7は、本発明を適用した第1の実施の形態に係る半導体装置及びその製造方法を示す図である。
【図8】 図8は、本発明を適用した第2の実施の形態に係るバンプの形成方法を示す図である。
【図9】 図9(A)〜図9(C)は、本発明を適用した第2の実施の形態に係るバンプの形成方法を示す図である。
【図10】 図10は、本発明を適用した第2の実施の形態に係るバンプの形成方法を示す図である。
【図11】 図11は、本発明を適用した第2の実施の形態の変形例に係るバンプの形成方法を示す図である。
【図12】 図12(A)及び図12(B)は、本発明を適用した第3の実施の形態に係るバンプの形成方法を示す図である。
【図13】 図13は、本発明を適用した実施の形態に係る半導体装置が実装された回路基板を示す図である。
【図14】 図14は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【図15】 図15は、本発明を適用した実施の形態に係る半導体装置を有する電子機器を示す図である。
【符号の説明】
10 半導体チップ
12 パッド
14 絶縁膜
20 レジスト層
22 貫通穴
24 突起部
26 開口部
30 第1の金属層
32 第2の金属層
33 第2の金属層
34 バンプ
35 バンプ
36 凹部
40 ロウ材
52 配線パターン
60 レジスト層
62 貫通穴
66 開口部
70 第1の金属層
72 第2の金属層
73 第2の金属層
74 バンプ
75 バンプ
76 領域
80 ロウ材
90 レジスト層
92 貫通穴
100 バンプ
102 凹部

Claims (11)

  1. パッド上に貫通穴を有するようにレジスト層を形成し、前記貫通穴の形状に合わせて前記パッドと電気的に接続する第1の金属層を形成する工程を含み、
    前記レジスト層を、前記貫通穴の内側面に突起するように形成し、
    前記第1の金属層を前記貫通穴の高さ以下に形成して、前記第1の金属層の側面にロウ材を収容する凹部を形成し、
    前記レジスト層を除去するバンプの形成方法。
  2. 請求項1記載のバンプの形成方法において、
    前記貫通穴を、その中央部に前記レジスト層の一部が残るように形成するバンプの形成方法。
  3. 請求項1又は請求項2記載のバンプの形成方法において、
    前記レジスト層を、1つの前記パッドと少なくとも一部で平面的に重なる複数の前記貫通穴を有するように形成し、
    前記第1の金属層をそれぞれの前記貫通穴に形成するバンプの形成方法。
  4. 請求項1から請求項3のいずれかに記載のバンプの形成方法において、
    前記レジスト層が形成された状態で、前記第1の金属層を形成し、前記第1の金属層上にさらに第2の金属層を形成するバンプの形成方法。
  5. 請求項1から請求項3のいずれかに記載のバンプの形成方法において、
    前記第1の金属層を、前記レジスト層が形成された状態で形成し、
    前記レジスト層を除去した後、前記第1の金属層の表面を覆って第2の金属層を形成するバンプの形成方法。
  6. 請求項4又は請求項5記載のバンプの形成方法において、
    前記パッドは絶縁膜によって覆われ、前記レジスト層を、前記絶縁膜上に形成し、
    前記レジスト層に前記貫通穴を形成した後、前記絶縁膜に、前記パッドの少なくとも一部を露出する開口部を形成し、
    前記レジスト層が形成された状態で、前記パッド上に前記第1の金属層を形成するバンプの形成方法。
  7. 請求項4から請求項6のいずれかに記載のバンプの形成方法において、
    前記第1及び第2の金属層を、無電解メッキによって形成するバンプの形成方法。
  8. 請求項7記載のバンプの形成方法において、
    前記第1の金属層は、ニッケルを含む材料からなり、
    前記パッド上に亜鉛層を形成し、
    前記第1の金属層を前記亜鉛層上に形成するバンプの形成方法。
  9. 請求項7記載のバンプの形成方法において、
    前記第1の金属層は、ニッケルを含む材料からなり、
    前記パッド上にパラジウム層を形成し、
    前記第1の金属層を前記パラジウム層上に形成するバンプの形成方法。
  10. 請求項4から請求項9のいずれかに記載のバンプの形成方法において、
    前記第2の金属層は、金を含む材料から形成するバンプの形成方法。
  11. 請求項1から請求項10のいずれかに記載の方法によって半導体チップの複数のパッド上に形成されてなる複数のバンプと、複数のリードと、をロウ材を介して接合する工程を含み、
    前記ロウ材を溶融させたときに、前記ロウ材を、隣のパッドに広がることを妨げるように前記凹部に入り込ませる半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3700563B2 (ja) * 2000-09-04 2005-09-28 セイコーエプソン株式会社 バンプの形成方法及び半導体装置の製造方法
US6818545B2 (en) 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
JP2003203940A (ja) * 2001-10-25 2003-07-18 Seiko Epson Corp 半導体チップ及び配線基板並びにこれらの製造方法、半導体ウエハ、半導体装置、回路基板並びに電子機器
CN1309067C (zh) * 2003-09-24 2007-04-04 财团法人工业技术研究院 弹性凸块结构及其制造方法
JP2005223268A (ja) * 2004-02-09 2005-08-18 Seiko Epson Corp 薄膜トランジスタの製造方法、ディスプレイの製造方法及びディスプレイ
CN100361297C (zh) * 2004-03-03 2008-01-09 友达光电股份有限公司 薄膜晶体管基板及制造方法
JP4646296B2 (ja) * 2004-07-30 2011-03-09 コーア株式会社 電子部品
WO2006051916A1 (ja) * 2004-11-12 2006-05-18 Murata Manufacturing Co., Ltd. セラミック多層基板
US7952206B2 (en) * 2005-09-27 2011-05-31 Agere Systems Inc. Solder bump structure for flip chip semiconductor devices and method of manufacture therefore
US8592977B2 (en) * 2006-06-28 2013-11-26 Megit Acquisition Corp. Integrated circuit (IC) chip and method for fabricating the same
KR101407614B1 (ko) * 2008-01-30 2014-06-13 삼성전자주식회사 인쇄회로기판, 반도체 패키지, 카드 및 시스템
GB0807485D0 (en) * 2008-04-24 2008-06-04 Welding Inst Method of applying a bump to a substrate
KR101485105B1 (ko) * 2008-07-15 2015-01-23 삼성전자주식회사 반도체 패키지
KR101036388B1 (ko) 2008-08-19 2011-05-23 삼성전기주식회사 인쇄회로기판 및 이의 제조 방법
KR101096030B1 (ko) * 2008-09-10 2011-12-19 주식회사 하이닉스반도체 반도체 칩 및 이를 이용한 반도체 패키지
DE102008042107A1 (de) * 2008-09-15 2010-03-18 Robert Bosch Gmbh Elektronisches Bauteil sowie Verfahren zu seiner Herstellung
US9524945B2 (en) 2010-05-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with L-shaped non-metal sidewall protection structure
TWI455263B (zh) * 2009-02-16 2014-10-01 Ind Tech Res Inst 晶片封裝結構及晶片封裝方法
US8536458B1 (en) 2009-03-30 2013-09-17 Amkor Technology, Inc. Fine pitch copper pillar package and method
JP5320165B2 (ja) * 2009-05-27 2013-10-23 パナソニック株式会社 半導体装置
US8377816B2 (en) * 2009-07-30 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming electrical connections
US9543262B1 (en) 2009-08-18 2017-01-10 Cypress Semiconductor Corporation Self aligned bump passivation
US8324738B2 (en) 2009-09-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned protection layer for copper post structure
US8659155B2 (en) 2009-11-05 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps
JP5685807B2 (ja) * 2009-12-03 2015-03-18 富士通株式会社 電子装置
US8610270B2 (en) 2010-02-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and semiconductor assembly with lead-free solder
TWI419284B (zh) * 2010-05-26 2013-12-11 Chipmos Technologies Inc 晶片之凸塊結構及凸塊結構之製造方法
US9018758B2 (en) * 2010-06-02 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall spacer and metal top cap
US20130020698A1 (en) * 2011-07-22 2013-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Pillar Design for Conductive Bump
US9105533B2 (en) 2011-07-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure having a single side recess
US10833033B2 (en) 2011-07-27 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Bump structure having a side recess and semiconductor structure including the same
US8853853B2 (en) * 2011-07-27 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures
KR20130116643A (ko) * 2012-04-16 2013-10-24 에스케이하이닉스 주식회사 범프를 갖는 기판, 반도체칩, 및 반도체 패키지와, 그 제조방법
US9373609B2 (en) * 2012-10-18 2016-06-21 Infineon Technologies Ag Bump package and methods of formation thereof
US9620468B2 (en) 2012-11-08 2017-04-11 Tongfu Microelectronics Co., Ltd. Semiconductor packaging structure and method for forming the same
CN102945836B (zh) * 2012-11-08 2016-03-16 南通富士通微电子股份有限公司 半导体封装结构
CN102931111B (zh) * 2012-11-08 2015-06-10 南通富士通微电子股份有限公司 半导体封装结构的形成方法
JP6045971B2 (ja) * 2013-04-19 2016-12-14 新電元工業株式会社 半導体装置
US9768142B2 (en) 2013-07-17 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming bonding structures
KR20160040988A (ko) 2014-10-06 2016-04-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 단일 측부 리세스를 갖는 범프 구조물
JP6439389B2 (ja) * 2014-11-05 2018-12-19 富士電機株式会社 半導体装置
KR102248876B1 (ko) * 2014-12-24 2021-05-07 엘지디스플레이 주식회사 표시장치 어레이 기판 및 표시장치
US10192840B2 (en) * 2015-09-25 2019-01-29 Intel Corporation Ball pad with a plurality of lobes
US20170141041A1 (en) * 2015-11-12 2017-05-18 Mediatek Inc. Semiconductor package assembly
KR102373440B1 (ko) * 2017-03-17 2022-03-14 삼성디스플레이 주식회사 디스플레이 패널 및 이를 구비하는 디스플레이 장치
US11177229B2 (en) * 2019-04-05 2021-11-16 Synaptics Incorporated IC chip layout for minimizing thermal expansion misalignment
CN113823616A (zh) * 2020-06-18 2021-12-21 华邦电子股份有限公司 导电柱凸块及其制造方法
CN117790445A (zh) * 2022-09-19 2024-03-29 长鑫存储技术有限公司 一种半导体结构及其制备方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4205099A (en) * 1978-04-14 1980-05-27 Sprague Electric Company Method for making terminal bumps on semiconductor wafers
JPS5574163A (en) * 1978-11-29 1980-06-04 Nec Corp Semiconductor device
JPS5851512A (ja) 1981-09-22 1983-03-26 Mitsubishi Electric Corp 半導体装置の電極形成方法
JPS6031245A (ja) 1983-08-01 1985-02-18 Nec Corp 半導体装置
US5310699A (en) * 1984-08-28 1994-05-10 Sharp Kabushiki Kaisha Method of manufacturing a bump electrode
JPH01191451A (ja) 1988-01-27 1989-08-01 Hitachi Ltd 半導体装置の製造方法
US4935803A (en) * 1988-09-09 1990-06-19 Motorola, Inc. Self-centering electrode for power devices
US5349495A (en) * 1989-06-23 1994-09-20 Vlsi Technology, Inc. System for securing and electrically connecting a semiconductor chip to a substrate
US5130275A (en) * 1990-07-02 1992-07-14 Digital Equipment Corp. Post fabrication processing of semiconductor chips
JPH0513418A (ja) 1991-07-04 1993-01-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH05335315A (ja) 1992-06-02 1993-12-17 Seiko Epson Corp 電極の製造方法
JP2784122B2 (ja) 1992-10-29 1998-08-06 ローム株式会社 半導体装置の製法
US5329423A (en) * 1993-04-13 1994-07-12 Scholz Kenneth D Compressive bump-and-socket interconnection scheme for integrated circuits
US5477086A (en) * 1993-04-30 1995-12-19 Lsi Logic Corporation Shaped, self-aligning micro-bump structures
JP3263875B2 (ja) 1993-08-24 2002-03-11 ソニー株式会社 表面実装型電子部品の製造方法及び表面実装型電子部品
JPH0837190A (ja) * 1994-07-22 1996-02-06 Nec Corp 半導体装置
JPH0997791A (ja) 1995-09-27 1997-04-08 Internatl Business Mach Corp <Ibm> バンプ構造、バンプの形成方法、実装接続体
JPH0917795A (ja) 1995-06-30 1997-01-17 New Japan Radio Co Ltd バンプ構造
JP3201957B2 (ja) * 1996-06-27 2001-08-27 インターナショナル・ビジネス・マシーンズ・コーポレーション 金属バンプ、金属バンプの製造方法、接続構造体
JPH10209210A (ja) * 1997-01-20 1998-08-07 Sharp Corp 半導体装置及びその製造方法並びにその検査方法
JPH11111753A (ja) * 1997-10-01 1999-04-23 Mitsubishi Electric Corp 半導体装置
US6130148A (en) * 1997-12-12 2000-10-10 Farnworth; Warren M. Interconnect for semiconductor components and method of fabrication
JP3654485B2 (ja) * 1997-12-26 2005-06-02 富士通株式会社 半導体装置の製造方法
JP2000323534A (ja) * 1999-05-13 2000-11-24 Sony Corp 半導体素子の実装構造及び実装方法
US6570251B1 (en) * 1999-09-02 2003-05-27 Micron Technology, Inc. Under bump metalization pad and solder bump connections
US6414849B1 (en) * 1999-10-29 2002-07-02 Stmicroelectronics, Inc. Low stress and low profile cavity down flip chip and wire bond BGA package
US6191023B1 (en) * 1999-11-18 2001-02-20 Taiwan Semiconductor Manufacturing Company Method of improving copper pad adhesion
JP3700563B2 (ja) * 2000-09-04 2005-09-28 セイコーエプソン株式会社 バンプの形成方法及び半導体装置の製造方法

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