CN117790445A - 一种半导体结构及其制备方法 - Google Patents
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Abstract
本公开实施例公开了一种半导体结构及其制备方法，其中，所述半导体结构包括：基板；芯片堆叠体，通过多个第一导电结构设置在所述基板上；其中，所述第一导电结构包括第一导电凸块，所述第一导电凸块包括至少一个凹面，相邻所述第一导电凸块上的所述凹面相对设置。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。
背景技术
通常，高带宽存储器(HBM)芯片可以堆叠在封装基底的上表面上。HBM芯片可以经由导电凸块而与封装基底电连接。3D封装堆叠技术的发展，高带宽和低功耗的需求推动更高的芯片堆叠和更密集的硅通孔(Through-Silicon Via，TSV)互连。但是HBM的集成度越高，会导致互连的寄生参数越大。
发明内容
有鉴于此，本公开实施例提供一种半导体结构及其制备方法。
根据本公开实施例的第一方面，提供了一种半导体结构，包括：
基板；
芯片堆叠体，通过多个第一导电结构设置在所述基板上；
其中，所述第一导电结构包括第一导电凸块，所述第一导电凸块包括至少一个凹面，相邻所述第一导电凸块上的所述凹面相对设置。
在一些实施例中，所述第一导电结构呈四方排布，每个四方排布的多个所述第一导电结构中，对角线位置处的两个所述第一导电结构的第一导电凸块的凹面相对设置。
在一些实施例中，每个四方排布的对角线交点处至每个所述第一导电凸块的凹面的距离为第一距离，所述第一导电凸块的凹面至所述第一导电凸块的中心的距离为第二距离，所述第一距离与所述第二距离的比值为5:3～5:2。
在一些实施例中，所述第一导电凸块还包括至少一个凸面，所述凸面与所述凹面相邻设置。
在一些实施例中，每个四方排布的多个所述第一导电结构中，每个所述第一导电结构的所述第一导电凸块包括多个凹面，相邻两个所述凹面之间设置有所述凸面，所述凹面的面积大于所述凸面的面积。
在一些实施例中，所述第一导电结构还包括第一硅通孔和第一测试垫，所述第一硅通孔位于所述第一导电凸块上，所述第一测试垫位于所述第一硅通孔和所述第一导电凸块之间。
在一些实施例中，所述第一导电凸块包括第一焊盘和第一焊球，所述第一焊盘位于所述第一焊球上；
其中，所述第一焊盘在所述基板上的正投影位于所述第一焊球在所述基板上的正投影内部。
在一些实施例中，所述第一焊盘包括第一子焊盘和第二子焊盘，所述第一子焊盘位于所述第二子焊盘上；
其中，所述第一子焊盘的体积小于所述第二子焊盘的体积。
在一些实施例中，所述芯片堆叠体包括多个依次堆叠的芯片，每个芯片内包括n个第一导电结构，n大于或等于2；
在沿垂直于所述基板的平面方向的投影中，相邻两层芯片内相对应的第一导电结构的第一硅通孔的投影不重叠。
在一些实施例中，还包括：
第二导电结构，所述第二导电结构位于每个四方排布的对角线交点处；所述第二导电结构包括第二导电凸块，所述第二导电凸块包括至少一个凹面。
在一些实施例中，所述第二导电凸块的每个凹面和与其相邻的所述第一导电凸块的其中一个凹面相对设置。
在一些实施例中，所述第一导电结构为信号导电结构，所述第二导电结构为接地导电结构。
根据本公开实施例的第二方面，提供了一种半导体结构的制备方法，包括：
提供基板；
形成芯片堆叠体，在所述芯片堆叠体上形成多个第一导电结构；所述芯片堆叠体通过所述第一导电结构设置在所述基板上；
其中，所述第一导电结构包括第一导电凸块，所述第一导电凸块包括至少一个凹面，相邻所述第一导电凸块上的所述凹面相对设置。
在一些实施例中，所述形成第一导电结构，包括：
形成初始第一导电结构，所述初始第一导电结构包括初始第一导电凸块，所述初始第一导电凸块的形状为圆形；
在每个所述初始第一导电凸块上形成至少一个第一掩膜层，所述第一掩膜层覆盖部分所述初始第一导电凸块的外围；
刻蚀去除所述初始第一导电凸块被所述第一掩膜层覆盖的部分，以形成第一导电结构。
在一些实施例中，所述第一导电结构呈四方排布，每个四方排布的多个所述第一导电结构中，对角线位置处的两个所述第一导电结构的第一导电凸块的凹面相对设置。
在一些实施例中，还包括：
在每个四方排布的对角线交点处形成第二导电结构，所述第二导电结构包括第二导电凸块，所述第二导电凸块包括至少一个凹面。
在一些实施例中，所述形成第二导电结构，包括：
在每个四方排布的对角线交点处形成初始第二导电结构；所述初始第二导电结构包括初始第二导电凸块，所述初始第二导电凸块的形状为圆形；
在所述初始第二导电凸块的中间位置上形成第二掩膜层，所述第二掩膜层包括至少一个凹面；
刻蚀去除所述初始第二导电凸块未被所述第二掩膜层覆盖的部分，以形成第二导电结构。
本公开实施例中，当信号经过其中一个第一导电凸块时，由于边缘场辐射效应，导致其周围的其他第一导电凸块引入寄生的RLC，且与距离成反比，距离越远，边缘场辐射效应越弱，因此，通过将相邻的第一导电凸块的凹面相对设置，从而减弱边缘场在空间的交叠范围，从而减少有边缘场辐射带来的寄生参数。同时将第一导电凸块设置成包括至少一个凹面，如此，第一导电凸块的体积减小，从而减小了第一导电凸块本身的寄生电容。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中的第一导电结构的结构示意图；
图2为本公开实施例提供的第一导电结构的立体图；
图3为本公开实施例提供的第一导电结构的结构示意图；
图4为第一导电凸块的凸面的放大图；
图5a和图5b为本公开实施例提供的第一导电结构的其他示例；
图6a为本公开另一实施例提供的第一导电结构的结构示意图；
图6b为本公开另一实施例提供的第一导电结构的立体图；
图7为本公开实施例提供的半导体结构的结构示意图；
图8为相邻两层芯片之间通过第一互连线连接的示意图；
图9为本公开实施例提供的半导体结构的制备方法的流程图；
图10a至10h为本公开实施例提供的半导体结构在制备过程中的结构示意图。
附图标记说明：
10-基板；
20-芯片堆叠体；21-芯片；
30、30’-第一导电结构；31、31’-第一导电凸块；311-第一焊盘；311a-第一子焊盘；311b-第二子焊盘；312-第一焊球；301-凹面；302-凸面；32-第一硅通孔；33-第一测试垫；300-初始第一导电结构；310-初始第一导电凸块；
40-第二导电结构；41-第二导电凸块；400-初始第二导电结构；410-初始第二导电凸块；
61-第一掩膜层；62-第二掩膜层；
71-第一互连线。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
在现有技术中，如图1所示，第一导电结构30’中的第一导电凸块31’的形状为圆形，圆形形状的第一导电凸块31’的RLC寄生参数较大，对信号的完整性影响越来越大，进而影响了存储器的性能。
本公开实施例提供了一种半导体结构。
图2为本公开实施例提供的第一导电结构的立体图，图3为本公开实施例提供的第一导电结构的结构示意图。
如图2和图3所示，所述第一导电结构30包括第一导电凸块31，所述第一导电凸块31包括至少一个凹面301，相邻所述第一导电凸块31上的所述凹面301相对设置。
本公开实施例中，当信号经过其中一个第一导电凸块时，由于边缘场辐射效应，导致其周围的其他第一导电凸块引入寄生的RLC，且与距离成反比，距离越远，边缘场辐射效应越弱，因此，通过将相邻的第一导电凸块的凹面相对设置，从而减弱边缘场在空间的交叠范围，从而减少有边缘场辐射带来的寄生参数。同时将第一导电凸块设置成包括至少一个凹面，如此，第一导电凸块的体积减小，从而减小了第一导电凸块本身的寄生电容。
在一实施例中，所述第一导电结构30呈四方排布，每个四方排布的多个所述第一导电结构30中，对角线位置处的两个所述第一导电结构30的第一导电凸块31的凹面301相对设置。
本实施例中，对角线位置处的第一导电凸块的凹面相对设置，如此，第一导电凸块之间的距离增大，从而第一导电凸块之间的边缘场减小，进而减少了RLC寄生参数。
在一些实施中，如图3所示，所述第一导电结构30呈正四方排布，即四个导电结构呈一个矩形。在其他一些实施例中，四个所述第一导电结构也可以形成为一个菱形或梯形形状。
在一实施例中，参见图3，所述第一导电凸块31还包括至少一个凸面302，所述凸面302与所述凹面301相邻设置。通过设置凸面，便于第一导电结构后续进行焊接，保证第一导电凸块31的焊接质量。
图4为第一导电凸块的凸面的放大图，如图4所示，所述凸面302呈向外凸出的形状。
如图3所示，每个四方排布的多个所述第一导电结构30中，每个所述第一导电结构30的所述第一导电凸块31包括多个凹面301，相邻两个所述凹面301之间设置有所述凸面302，所述凹面301的面积大于所述凸面302的面积。
设置凹面是为了增大两个第一导电凸块之间的距离，进而减少RLC寄生参数，因此将凹面的面积设置的大一些，便于减小寄生参数，而设置凸面是为了方便焊接，保证焊接质量，因为无需将凸面的面积设置的过大，只需便于焊接即可。
在一些实施例中，如图5a所示，所述第一导电凸块31包括一个凹面301，所述凹面与每个四方排布的中心位置相对设置。本实施例中，每个第一导电凸块只设置了一个凹面，但该凹面与每个第一导电凸块的凹面都相对设置，因此，可以在一定程度上减少寄生参数，同时可以减少工艺步骤，降低制作成本。
在另一些实施例中，如图5b所示，所述第一导电凸块31包括两个凹面301，相邻两个第一导电凸块31的凹面301相对设置。本实施例中，设置了两个凹面，可以进一步减少寄生参数，同时因为只设置了两个凹面，因此凸面的面积相对较大，增加了焊接面积，保证了焊接的质量。
在另一些实施例中，如图3所示，每个第一导电结构30的第一导电凸块31包括多个凹面301。
在一实施例中，如图3所示，每个四方排布的对角线交点处至每个所述第一导电凸块31的凹面301的距离为第一距离h1，所述第一导电凸块31的凹面301至所述第一导电凸块31的中心的距离为第二距离h2，所述第一距离h1与所述第二距离h2的比值为5:3～5:2。
如果第一距离与第二距离的比值设置的过大，则说明第一导电凸块的凹面过于接近第一导电凸块的中心，如此，则会导致第一导电凸块的面积过小，影响第一导电凸块的导电性能；而如果第一距离和第二距离的比值设置的过小，则说明第一导电凸块的凹面接近对角线的交点处，如此，相邻第一导电凸块之间的距离减少，从而增大了寄生参数。因此，将第一距离和第二距离的比值设置成5:3～5:2，既保证了第一导电凸块的导电性能，又减少了寄生参数。
在一实施例中，如图2所示，所述第一导电结构30还包括第一硅通孔32和第一测试垫33，所述第一硅通孔32位于所述第一导电凸块31上，所述第一测试垫33位于所述第一硅通孔32和所述第一导电凸块31之间。
所述第一硅通孔和所述第一导电凸块保证了后续基板和芯片堆叠体之间的电连接，所述第一测试垫可用于测试功能。
所述第一硅通孔32内部的导电材料包括但不限于Cu，所述导电材料外面包裹了一层绝缘材料，所述绝缘材料包括但不限于SiO2。所述第一测试垫33的材料包括但不限于Al。
在一实施例中，如图3所示，所述第一导电凸块31包括第一焊盘311和第一焊球312，所述第一焊盘311位于所述第一焊球312上；其中，所述第一焊盘311在基板上的正投影位于第一焊球312在所述基板上的正投影内部。
如图2所示，所述第一焊盘311包括第一子焊盘311a和第二子焊盘311b，所述第一子焊盘311a位于所述第二子焊盘311b上；其中，所述第一子焊盘311a的体积小于所述第二子焊盘311b的体积。
在一些实施例中，在形成第一子焊盘311a和第二子焊盘311b时，先在第一测试垫上绝缘层，绝缘层覆盖第一测试垫，然后对绝缘层进行曝光，在第一测试垫上形成开口，也就是说开口的深度等于绝缘层在第一测试垫上的厚度，也就是说开口的宽度可以小于第一测试垫的宽度，从而使得第一子焊盘311a的体积较小，第二子焊盘311b的体积较大。如果在曝光时，想要形成较大宽度的开口，例如开口的宽度大于第一测试垫的宽度，则导致开口的深度增加，在曝光时则会受到漫反射的影响，导致曝光图形异常。由此形成体积较小的第一子焊盘311a，形成较大体积的第一子焊盘311b。需要说明的是，第一子焊盘311a和第二子焊盘311b可以同时形成。
在一些实施例中，当第一导电凸块31为八边形时，还可以在该第一导电凸块31上设置八个凹面，从而能够减少第一导电凸块31产生的寄生参数。
表1为现有技术中的每个四方排布的第一导电结构的仿真数据，表2为本公开实施例中的每个四方排布的第一导电结构的仿真数据，需要解释的是，现有技术中，第一导电结构的第一导电凸块的形状为如图1所示的圆形。
表1
表2
| R(mΩ) | L(pH) | C(fF) | |
| 第一导电结构1 | 137.28 | 35.2 | 48.12 |
| 第一导电结构2 | 137.27 | 35.2 | 48.12 |
| 第一导电结构3 | 137.26 | 35.2 | 48.11 |
| 第一导电结构4 | 137.24 | 35.2 | 48.15 |
通过表1和表2的对比可以看出，本公开实施例中的第一导电结构的寄生电阻R、寄生电感L和寄生电容C分别减少了11.52％、2.28％和7.96％。由此，本公开实施例提供的第一导电结构可以减少寄生参数，提高器件性能。
在一实施例中，如图6a和图6b所示，所述半导体结构还包括：第二导电结构40，所述第二导电结构40位于每个四方排布的对角线交点处；所述第二导电结构40包括第二导电凸块41，所述第二导电凸块41包括至少一个凹面。
在呈四方排布的第一导电结构30的中间加一个第二导电结构40，且所述第一导电结构30为信号导电结构，即第一导电结构30传输高电压信号，所述第二导电结构40为接地导电结构，第二导电结构40传输低电压信号，由于信号在传输过程中，会就近选择地或者电源作为回流路径，而第二导电结构离第一导电结构较近，电磁流向接地导电结构即第二导电结构的容量增大，流向第一导电结构的容量就会相对减少，从而能够有效减少边缘场效应，从而减少在回流路径段的RLC寄生参数。
在一实施例中，所述第二导电凸块41的每个凹面和与其相邻的所述第一导电凸块31的其中一个凹面相对设置。第二导电凸块的凹面与第一导电凸块的凹面相对设置，则第一导电凸块和第二导电凸块之间的距离增大，如此，能减小相互之间的串扰。
表3为加了第二导电结构后的每个四方排布的第一导电结构的仿真数据。
表3
| R(mΩ) | L(pH) | C(fF) | |
| 第一导电结构1 | 136.91 | 35.02 | 38.76 |
| 第一导电结构2 | 136.86 | 35.01 | 38.75 |
| 第一导电结构3 | 136.86 | 35.00 | 38.70 |
| 第一导电结构4 | 136.85 | 35.00 | 38.71 |
通过表2和表3的对比可以看出，加了第二导电结构后的第一导电结构的寄生电阻R、寄生电感L和寄生电容C分别减少了0.3％、0.57％和19.61％。由此可以看出，加了第二导电结构后，可以减少寄生参数，尤其是寄生电容，进而能够提高器件性能。
在一实施例中，如图7所示，所述第一导电结构可以用于多芯片堆叠的结构中，用于电连接相邻的芯片，并对连接方式进行改进，进一步减少RLC寄生参数。
具体地，如图7所示，所述半导体结构包括：基板10；芯片堆叠体20，通过多个第一导电结构30设置在所述基板10上。
在一实施例中，所述基板10可以是印刷电路板(PCB)或再分布基板或逻辑芯片。
所述基板可以包括基底(未图示)以及分别位于所述基底的上表面和下表面上的上绝缘介质层和下绝缘介质层(未图示)。
所述基底可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
所述上绝缘介质层和所述下绝缘介质层可以为阻焊层，例如所述上绝缘介质层和所述下绝缘介质层的材料可以为绿漆。
在一实施例中，相邻两层芯片21也可以通过第一导电凸块31和第一硅通孔32进行连接，接着，对图7中所示的芯片堆叠体中相邻芯片之间的连接方式进行进一步描述。
在一实施例中，如图7和图8所示，所述芯片堆叠体20包括多个依次堆叠的芯片21，每个芯片21内包括n个第一导电结构30，n大于或等于2；
在沿垂直于所述基板10的平面方向的投影中，相邻两层芯片21内相对应的第一导电结构30的第一硅通孔32的投影不重叠。
本公开实施例中，相邻两层芯片内相对应的第一导电结构的第一硅通孔的投影不重叠，说明相邻两层芯片内相对应的第一硅通孔以一定角度错位设置，如此，同一个信号在多个芯片堆叠形成的结构内旋转上升，可以减少不同信号之间的串扰。同时优化了空间结构，可以形成更高带宽的存储器。
在一实施例中，如图8所示，所述半导体结构还包括：第一互连线71，相邻两层所述芯片21内的相对应的第一导电结构30通过第一互连线71连接。通过在芯片中形成第一互连线71，从而实现第一导电结构30螺旋排列时的连接，从而保证信号正常传输。
具体地，如图8所示，例如每层芯片内可以包括多个第一导电结构30，分别为CH0、CH1、CH2和CH3，其中，每层芯片内对应的CH0通过第一互连线71连接，且以一定角度旋转上升，同时，CH1、CH2和CH3也是同样的通过第一互连线71连接，且以一定角度旋转上升。同一层内连接相对应的两个第一导电结构的第一互连线之间以一定角度偏转，因此减少了第一互连线彼此之间的正对面积，从而减少了第一互连线之间的串扰。
在一实施例中，所述第一互连线的一端与所述第一硅通孔连接，所述第一互连线的另一端与所述第一导电凸块连接。
所述第一互连线为金属线，如图8所示，包括金属线M0至M4。
如图8所示，所述第一互连线71的一端为M0，M0与其中一层芯片内的第一导电结构的第一硅通孔或第一导电凸块连接，则另一端M4与相邻芯片内相对应的第一导电结构的第一导电凸块或第一硅通孔连接，即一端与第一硅通孔连接，另一端就与第一导电凸块连接，反之亦然。其中，M0和M4之间通过M1、M2和M3连接。
需要解释的是，图8中M0连接的下层芯片中的CH0的端面与M4连接的上层芯片中的CH0的端面应在同一个水平面上，即第一互连线应平行于所述芯片的平面。具体地，参见图7，信号沿箭头方向传输，从一层芯片内的第一导电结构传输到相邻层芯片内相对应的第一导电结构内，其中，第一互连线位于平行于所述芯片的平面的箭头所示的位置处。
如图8所示，该半导体结构内的第一导电结构30(例如CH0和CH1)在堆叠方向上螺旋排列，而不是竖直排列，也就是相邻两层芯片内同一个第一导电结构30(例如CH0)的距离会增加。如果半导体结构内的第一导电结构30(例如CH0和CH1)竖直排列，则芯片内的第一导电结构30均会由于边缘场效应产生信号串扰，同时由于第一导电结构30竖直排列，即相邻芯片中相同的第一导电结构30距离较近，则会出现串扰效应的叠加，同时随着第一导电结构30形成的信号的长度越长，则串扰效应叠加效果更强，最终在顶层的芯片中会导致信号发生畸变。
而本实施例中，由于第一导电结构30(例如CH0和CH1)螺旋排列，也就是相邻两层芯片内同一个第一导电结构30(例如CH0)的距离会增加，由此在同一个芯片内当两个不同的信号发生串扰时，由于串扰效应不会叠加到另一个芯片中，由此改善了串扰对信号的影响。
如图8所示，第一导电结构30可以为硅通孔结构，CH0和CH1可以表示不同的硅通孔，也就是传输不同信号的硅通孔。
本公开实施例还提供了一种半导体结构的制备方法，具体请参见附图9，如图所示，所述方法包括以下步骤：
步骤901：提供基板；
步骤902：形成芯片堆叠体，在所述芯片堆叠体上形成多个第一导电结构；所述芯片堆叠体通过所述第一导电结构设置在所述基板上；其中，所述第一导电结构包括第一导电凸块，所述第一导电凸块包括至少一个凹面，相邻所述第一导电凸块上的所述凹面相对设置。
下面结合具体实施例对本公开实施例提供的半导体结构的制备方法再作进一步详细的说明。
图10a至10h为本公开实施例提供的半导体结构在制备过程中的结构示意图。
先参见图10a，执行步骤901，提供基板10。
在一实施例中，所述基板10可以是印刷电路板(PCB)或再分布基板或逻辑芯片。
所述基板可以包括基底(未图示)以及分别位于所述基底的上表面和下表面上的上绝缘介质层和下绝缘介质层(未图示)。
所述基底可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底或GOI(绝缘体上锗，Germanium On Insulator)衬底等，还可以为包括其他元素半导体或化合物半导体的衬底，例如玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
所述上绝缘介质层和所述下绝缘介质层可以为阻焊层，例如所述上绝缘介质层和所述下绝缘介质层的材料可以为绿漆。
接着，参见图10b至图10e，执行步骤902，形成芯片堆叠体20，在所述芯片堆叠体20上形成多个第一导电结构30；所述芯片堆叠体20通过所述第一导电结构30设置在所述基板10上；其中，所述第一导电结构30包括第一导电凸块31，所述第一导电凸块31包括至少一个凹面301，相邻所述第一导电凸块31上的所述凹面301相对设置。
先参见图10b，在所述基板10上形成芯片堆叠体20，所述芯片堆叠体20包括多个依次堆叠的芯片21。
接着，参见图10c至图10e，对第一导电结构的制备过程进行详细的说明。
所述形成第一导电结构30，包括：
形成初始第一导电结构300，所述初始第一导电结构300包括初始第一导电凸块310，所述初始第一导电凸块310的形状为圆形；
在每个所述初始第一导电凸块310上形成至少一个第一掩膜层61，所述第一掩膜层61覆盖部分所述初始第一导电凸块310的外围；
刻蚀去除所述初始第一导电凸块310被所述第一掩膜层61覆盖的部分，以形成第一导电结构30。
在一实施例中，所述第一掩膜层61的形状为圆形，以使所述初始第一导电凸块310被去除部分后形成的第一导电凸块包括至少一个凹面。
可以理解的是，所述第一掩膜层也可为其他弧形结构。
在一实施例中，所述第一导电结构30呈四方排布，每个四方排布的多个所述第一导电结构30中，对角线位置处的两个所述第一导电结构30的第一导电凸块31的凹面301相对设置。
本实施例中，对角线位置处的第一导电凸块的凹面相对设置，如此，第一导电凸块之间的距离增大，从而第一导电凸块之间的边缘场减小，进而减少了RLC寄生参数。
在一些实施中，如图10e所示，所述第一导电结构30呈正四方排布，即四个导电结构呈一个矩形。在其他一些实施例中，四个所述第一导电结构也可以形成为一个菱形或梯形形状。
在一实施例中，参见图10e，所述第一导电凸块31还包括至少一个凸面302，所述凸面302与所述凹面301相邻设置。通过设置凸面，便于第一导电结构后续进行焊接，保证第一导电凸块31的焊接质量。
如图10e所示，每个四方排布的多个所述第一导电结构30中，每个所述第一导电结构30的所述第一导电凸块31包括多个凹面301，相邻两个所述凹面301之间设置有所述凸面302，所述凹面301的面积大于所述凸面302的面积。
设置凹面是为了增大两个第一导电凸块之间的距离，进而减少RLC寄生参数，因此将凹面的面积设置的大一些，便于减小寄生参数，而设置凸面是为了方便焊接，因为无需将凸面的面积设置的过大，只需便于焊接即可。
在一实施例中，如图10e所示，每个四方排布的对角线交点处至每个所述第一导电凸块31的凹面301的距离为第一距离h1，所述第一导电凸块31的凹面301至所述第一导电凸块31的中心的距离为第二距离h2，所述第一距离h1与所述第二距离h2的比值为5:3～5:2。
如果第一距离与第二距离的比值设置的过大，则说明第一导电凸块的凹面过于接近第一导电凸块的中心，如此，则会导致第一导电凸块的面积过小，影响第一导电凸块的导电性能；而如果第一距离和第二距离的比值设置的过小，则说明第一导电凸块的凹面接近对角线的交点处，如此，相邻第一导电凸块之间的距离减少，从而增大了寄生参数。因此，将第一距离和第二距离的比值设置成5:3～5:2，既保证了第一导电凸块的导电性能，又减少了寄生参数。
在一实施例中，如图2所示，所述第一导电结构30还包括第一硅通孔32和第一测试垫33，所述第一硅通孔32位于所述第一导电凸块31上，所述第一测试垫33位于所述第一硅通孔32和所述第一导电凸块31之间。
所述第一硅通孔和所述第一导电凸块保证了后续基板和芯片堆叠体之间的电连接，所述第一测试垫可用于测试功能。
所述第一硅通孔32内部的导电材料包括但不限于Cu，所述导电材料外面包裹了一层绝缘材料，所述绝缘材料包括但不限于SiO2。所述第一测试垫33的材料包括但不限于Al。
在一实施例中，如图10e所示，所述第一导电凸块31包括第一焊盘311和第一焊球312，所述第一焊盘311位于所述第一焊球312上；其中，所述第一焊盘311在所述基板10上的正投影位于所述第一焊球312在所述基板10上的正投影内部。
如图2所示，所述第一焊盘311包括第一子焊盘311a和第二子焊盘311b，所述第一子焊盘311a位于所述第二子焊盘311b上；其中，所述第一子焊盘311a的体积小于所述第二子焊盘311b的体积。
所述第一子焊盘与第一测试垫连接，因此第一子焊盘的体积较小，可以减少与第一测试垫的接触面积，进而减少接触电阻。
接着，参见图10f至图10h，所述方法还包括：在每个四方排布的对角线交点处形成第二导电结构40，所述第二导电结构40包括第二导电凸块41，所述第二导电凸块41包括至少一个凹面。
在一实施例中，所述形成第二导电结构40，包括：
在每个四方排布的对角线交点处形成初始第二导电结构400；所述初始第二导电结构400包括初始第二导电凸块410，所述初始第二导电凸块410的形状为圆形；
在所述初始第二导电凸块410的中间位置上形成第二掩膜层62，所述第二掩膜层62包括至少一个凹面；
刻蚀去除所述初始第二导电凸块410未被所述第二掩膜层62覆盖的部分，以形成第二导电结构40。
在呈四方排布的第一导电结构30的中间加一个第二导电结构40，且所述第一导电结构30为信号导电结构，即第一导电结构30传输高电压信号，所述第二导电结构40为接地导电结构，第二导电结构40传输低电压信号，由于信号在传输过程中，会就近选择地或者电源作为回流路径，而第二导电结构离第一导电结构较近，电磁流向接地导电结构即第二导电结构的容量增大，流向第一导电结构的容量就会相对减少，从而能够有效减少边缘场效应，从而减少在回流路径段的RLC寄生参数。
在一实施例中，所述第二导电凸块41的每个凹面和与其相邻的所述第一导电凸块31的其中一个凹面相对设置。第二导电凸块的凹面与第一导电凸块的凹面相对设置，则第一导电凸块和第二导电凸块之间的距离增大，如此，能减小相互之间的串扰。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。
Claims (17)
1.一种半导体结构，其特征在于，包括：
基板；
芯片堆叠体，通过多个第一导电结构设置在所述基板上；
其中，所述第一导电结构包括第一导电凸块，所述第一导电凸块包括至少一个凹面，相邻所述第一导电凸块上的所述凹面相对设置。
2.根据权利要求1所述的半导体结构，其特征在于，
所述第一导电结构呈四方排布，每个四方排布的多个所述第一导电结构中，对角线位置处的两个所述第一导电结构的第一导电凸块的凹面相对设置。
3.根据权利要求2所述的半导体结构，其特征在于，
每个四方排布的对角线交点处至每个所述第一导电凸块的凹面的距离为第一距离，所述第一导电凸块的凹面至所述第一导电凸块的中心的距离为第二距离，所述第一距离与所述第二距离的比值为5:3～5:2。
4.根据权利要求2所述的半导体结构，其特征在于，
所述第一导电凸块还包括至少一个凸面，所述凸面与所述凹面相邻设置。
5.根据权利要求4所述的半导体结构，其特征在于，
每个四方排布的多个所述第一导电结构中，每个所述第一导电结构的所述第一导电凸块包括多个凹面，相邻两个所述凹面之间设置有所述凸面，所述凹面的面积大于所述凸面的面积。
6.根据权利要求1所述的半导体结构，其特征在于，
所述第一导电结构还包括第一硅通孔和第一测试垫，所述第一硅通孔位于所述第一导电凸块上，所述第一测试垫位于所述第一硅通孔和所述第一导电凸块之间。
7.根据权利要求1所述的半导体结构，其特征在于，
所述第一导电凸块包括第一焊盘和第一焊球，所述第一焊盘位于所述第一焊球上；
其中，所述第一焊盘在所述基板上的正投影位于所述第一焊球在所述基板上的正投影内部。
8.根据权利要求7所述的半导体结构，其特征在于，
所述第一焊盘包括第一子焊盘和第二子焊盘，所述第一子焊盘位于所述第二子焊盘上；
其中，所述第一子焊盘的体积小于所述第二子焊盘的体积。
9.根据权利要求6所述的半导体结构，其特征在于，
所述芯片堆叠体包括多个依次堆叠的芯片，每个芯片内包括n个第一导电结构，n大于或等于2；
在沿垂直于所述基板的平面方向的投影中，相邻两层芯片内相对应的第一导电结构的第一硅通孔的投影不重叠。
10.根据权利要求2所述的半导体结构，其特征在于，还包括：
第二导电结构，所述第二导电结构位于每个四方排布的对角线交点处；所述第二导电结构包括第二导电凸块，所述第二导电凸块包括至少一个凹面。
11.根据权利要求10所述的半导体结构，其特征在于，
所述第二导电凸块的每个凹面和与其相邻的所述第一导电凸块的其中一个凹面相对设置。
12.根据权利要求10所述的半导体结构，其特征在于，
所述第一导电结构为信号导电结构，所述第二导电结构为接地导电结构。
13.一种半导体结构的制备方法，其特征在于，包括：
提供基板；
形成芯片堆叠体，在所述芯片堆叠体上形成多个第一导电结构；所述芯片堆叠体通过所述第一导电结构设置在所述基板上；
其中，所述第一导电结构包括第一导电凸块，所述第一导电凸块包括至少一个凹面，相邻所述第一导电凸块上的所述凹面相对设置。
14.根据权利要求13所述的方法，其特征在于，
所述形成第一导电结构，包括：
形成初始第一导电结构，所述初始第一导电结构包括初始第一导电凸块，所述初始第一导电凸块的形状为圆形；
在每个所述初始第一导电凸块上形成至少一个第一掩膜层，所述第一掩膜层覆盖部分所述初始第一导电凸块的外围；
刻蚀去除所述初始第一导电凸块被所述第一掩膜层覆盖的部分，以形成第一导电结构。
15.根据权利要求13所述的方法，其特征在于，
所述第一导电结构呈四方排布，每个四方排布的多个所述第一导电结构中，对角线位置处的两个所述第一导电结构的第一导电凸块的凹面相对设置。
16.根据权利要求15所述的方法，其特征在于，还包括：
在每个四方排布的对角线交点处形成第二导电结构，所述第二导电结构包括第二导电凸块，所述第二导电凸块包括至少一个凹面。
17.根据权利要求16所述的方法，其特征在于，
所述形成第二导电结构，包括：
在每个四方排布的对角线交点处形成初始第二导电结构；所述初始第二导电结构包括初始第二导电凸块，所述初始第二导电凸块的形状为圆形；
在所述初始第二导电凸块的中间位置上形成第二掩膜层，所述第二掩膜层包括至少一个凹面；
刻蚀去除所述初始第二导电凸块未被所述第二掩膜层覆盖的部分，以形成第二导电结构。
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