JP5685807B2 - 電子装置 - Google Patents

電子装置 Download PDF

Info

Publication number
JP5685807B2
JP5685807B2 JP2009275497A JP2009275497A JP5685807B2 JP 5685807 B2 JP5685807 B2 JP 5685807B2 JP 2009275497 A JP2009275497 A JP 2009275497A JP 2009275497 A JP2009275497 A JP 2009275497A JP 5685807 B2 JP5685807 B2 JP 5685807B2
Authority
JP
Japan
Prior art keywords
electrode
protruding
protruding electrode
electronic device
connection medium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009275497A
Other languages
English (en)
Other versions
JP2011119453A (ja
Inventor
赤松　俊也
俊也 赤松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2009275497A priority Critical patent/JP5685807B2/ja
Publication of JP2011119453A publication Critical patent/JP2011119453A/ja
Application granted granted Critical
Publication of JP5685807B2 publication Critical patent/JP5685807B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Landscapes

  • Wire Bonding (AREA)

Description

本発明は、電子装置に関する。
LSI等の半導体素子の実装形態には様々なものがあるが、なかでもフリップチップ接続は多端子化に有利であるため、多くの半導体パッケージにおいて利用されている。そのようなフリップチップ接続の一形態として、突起電極を介して半導体素子とパッケージ基盤とを接続するものがある。
以下に、この技術について説明する。
図１（ａ）、（ｂ）は、従来例に係る電子装置の製造途中の断面図である。
まず、図１（ａ）に示すように、搭載基板１と半導体素子６とを用意し、フリップチップボンダ７でそれらの位置合わせを行う。
このうち、搭載基板１の表面には第１の電極２が設けられ、その上にはめっき法等により予備はんだ３が形成されている。
一方、半導体素子６の回路形成面には、第１の電極２に対応する位置に第２の電極５が設けられる。その第２の電極５の上には銅よりなる柱状の突起電極４が形成されている。
次いで、図１（ｂ）に示すように、フリップチップボンダ７で半導体素子６を把持しながら、搭載基板１に向けて半導体素子６を下ろし、予備はんだ３に突起電極４を当接させる。
そして、この状態で予備はんだ３をリフローして溶融すると、突起電極４を介して搭載基板１と半導体素子６とがフリップチップ接続されることになる。
このように突起電極４を利用すると、突起電極４の頂面４ａが予備はんだ３に広範に接触するので、突起電極４から供給された電流が予備はんだ３内に広く分散し、当該電流の電流密度が予備はんだ３内において高くなるのを抑制できる。そのため、各電極２、５の微細化が進んでも、電流の流れと共にはんだバンプ４の構成原子が移動するエレクトロマイグレーションを抑制できるようになる。
但し、このような実装形態では、図１（ｂ）の工程においてフリップチップボンダ７の高さの制御が雑だと、搭載基板１に半導体素子６を過剰な力で押し付けてしまい、リフローによって軟化した予備はんだ３が突起電極４の横にはみ出してしまう。こうなると、同図の点線円Aに示すように、隣接する予備はんだ３同士が電気的にショートしてしまい、電子装置の歩留まりが低下してしまう。
その一方、予備はんだ３のはみ出しを防止すべく、フリップチップボンダ７の押圧力を弱くしたのでは、突起電極４が予備はんだ３に当接しなくなり、搭載基板１と半導体素子６との間で接続不良が発生してしまう。
このような不都合を回避するため、本工程においては、フリップチップボンダ７の高さを極めて高精度に制御する必要がある。
しかしながら、フリップチップボンダ７が予備はんだ３から受ける反発力は、予備はんだ３の溶融前後で大きく異なり、溶融時には、予備はんだ３が固体から液体に変化する際に反発力が激減する。このように反発力が急激に変化するので、フリップチップボンダ７の高さを高精度に制御して予備はんだ３のはみ出しを防止するのは極めて困難である。
しかも、フリップチップボンダ７の高さを制御する際には、搭載基板１と半導体素子６の各々の熱膨張や反りなども考慮しなければならず、これによってもフリップチップボンダ７の高精度な制御が困難となる。
電子装置において、歩留まりを向上させることを目的とする。
以下の開示の一観点によれば、第１の電極が設けられた第１の電子部品と、第２の電極が設けられた第２の電子部品と、前記第２の電極上に形成され、前記第１の電極に対向する頂面と該頂面に連続する側面とを備えた突起電極と、前記突起電極と前記第１の電極とを接続する接続媒体とを有し、前記突起電極が複数設けられ、前記突起電極の前記側面に、前記頂面に表出する窪みが形成され、隣接する二つの前記突起電極において、前記窪みを互いに対向しない位置に形成し、該窪みに前記接続媒体が流入したことを特徴とする電子装置が提供される。
以下の開示によれば、突起電極の側面に窪みを形成したので、溶融した接続媒体がその窪み内に逃げるようになり、突起電極の横に接続媒体がはみ出るのを防止でき、隣接する突起電極同士がはみ出した接続媒体で電気的にショートするのを防止できる。
図１（ａ）、（ｂ）は、従来例に係る電子装置の製造途中の断面図である。 図２（ａ）は、第１実施形態に係る電子装置の製造途中の平面図（その１）であり、図２（ｂ）は図２（ａ）のA1−A1線に沿う断面図である。 図３（ａ）は、第１実施形態に係る電子装置の製造途中の平面図（その２）であり、図３（ｂ）は図３（ａ）のA2−A2線に沿う断面側面図である。 図４（ａ）は、第１実施形態に係る電子装置の製造途中の平面図（その３）であり、図４（ｂ）は図４（ａ）のA3−A3線に沿う断面側面図である。 図５（ａ）は、第１実施形態に係る電子装置の製造途中の平面図（その４）であり、図５（ｂ）は図５（ａ）のA4−A4線に沿う断面側面図である。 図６（ａ）、（ｂ）は、第１実施形態に係る電子装置の製造途中の断面側面図（その１）である。 図７（ａ）、（ｂ）は、第１実施形態に係る電子装置の製造途中の断面側面図（その２）である。 図８は、第１実施形態に係る電子装置の製造途中の断面側面図である。 図９（ａ）、（ｂ）は、突起電極の窪みの断面形状の例について示す断面図（その１）である。 図１０は、突起電極の窪みの断面形状の例について示す断面図（その２）である。 図１１は、突起電極の窪みの向きの一例を示す平面図である。 図１２（ａ）は、第２実施形態に係る電子装置の製造途中の平面図（その１）であり、図１２（ｂ）は図１２（ａ）のB1−B1線に沿う断面図である。 図１３（ａ）は、第２実施形態に係る電子装置の製造途中の平面図（その２）であり、図１３（ｂ）は図１３（ａ）のB2−B2線に沿う断面側面図である。 図１４（ａ）は、第２実施形態に係る電子装置の製造途中の平面図（その３）であり、図１４（ｂ）は図１４（ａ）のB3−B3線に沿う断面側面図である。 図１５（ａ）は、第２実施形態に係る電子装置の製造途中の平面図（その４）であり、図１５（ｂ）は図１５（ａ）のB4−B4線に沿う断面側面図である。 図１６（ａ）、（ｂ）は、第２実施形態に係る電子装置の製造途中の断面側面図（その１）である。 図１７は、第２実施形態に係る電子装置の製造途中の断面側面図（その２）である。 図１８（ａ）、（ｂ）は、第３実施形態に係る電子装置の製造途中の断面側面図（その１）である。 図１９（ａ）、（ｂ）は、第３実施形態に係る電子装置の製造途中の断面側面図（その２）である。 図２０（ａ）、（ｂ）は、第３実施形態に係る電子装置の製造途中の断面側面図（その３）である。 図２１（ａ）〜（ｃ）は、第４実施形態において、突起電極にフラックスを供給する方法について示す断面側面図である。 図２２は、第４実施形態の比較例に係る側面図である。
以下に、各実施形態について添付図面を参照しながら詳細に説明する。
（第１実施形態）
図２は、本実施形態に係る電子装置の製造途中の平面図と断面図である。また、図３〜図５は、本実施形態に係る電子装置の製造途中の平面図と断面側面図であり、図６〜図８はその断面側面図である。
この電子装置は、いわゆるFC-BGA(Flip Chip - Ball Grid Array)型の半導体パッケージ（半導体装置）であって、以下のように製造される。
まず、図２（ａ）、（ｂ）に示すように、半導体素子２０が複数形成されたウエハを用意する。そのウエハの直径は特に限定されないが、本実施形態では６インチのウエハを用意する。
この半導体素子２０の回路形成面には、銅膜等をパターニングしてなる複数の第１の電極２１が形成される。本実施形態では５０μmのピッチで各電極２１を配置すると共に、各々の電極２１の平面形状を直径が約３０μmの円形とする。
そして、半導体素子２０の回路形成面の全面に厚さが０．１μmのクロム層と厚さが０．５μmの銅層とをこの順にスパッタ法で形成し、これらの層をシード層２２とする。
次に、図３（ａ）、（ｂ）に示すように、シード層２２の上にフォトレジストをスピンコートし、それを露光、現像してレジストパターン２３を形成する。
そのレジストパターン２３は、第１の電極２１の上方に窓２３ａを備えており、その窓２３ａからシード層２２が露出する。
窓２３ａの平面形状は特に限定されないが、本実施形態では、窓２３ａの内側に向かって突出した突部２３ｂを備えた形状に窓２３ａを形成する。
次いで、図４（ａ）、（ｂ）に示すように、シード層２２から給電を行いながら、窓２３ａ内に露出しているシード層２２の上に電解銅めっき膜を約４５μmの厚さに成長させ、その電解銅めっき膜を突起電極２４とする。
その後に、レジストパターン２３は除去される。
そして、図５（ａ）、（ｂ）に示すように、ドライエッチング又はウエットエッチングにより不要なシード層２２を除去する。なお、エッチングされずに残存するシード層２２は突起電極２４の一部として供せられる。
このようにして形成された突起電極２４は、図５（ｂ）に示されるように、頂面２４ｂとそれに連続する側面２４ｃとを有する。そして、その側面２４ｃには、レジストパターン２３の突部２３ｂ（図３（ａ）参照）に対応した窪み２４ａが形成される。その窪み２４ａは、突起電極２４の頂面２４ｂに垂直な方向に延在する溝状であって、その終端部分が頂面２４ｂに表出する。
また、その窪み２４ａの断面形状は、一辺の長さLが約５μmの正方形状である。更に、本実施形態では、突起電極２４の中心から見て左右方向にその窪み２４ａを二つ形成する。
なお、後述のはんだ等の接続媒体との濡れ性を向上させるため、必要に応じて、突起電極２４の表面に金めっきやニッケルめっきを施してもよい。
また、上記のようにして形成した突起電極２４の頂面２４ｂに更にバリアメタル膜としてニッケル膜を形成し、その上にSnAgはんだを形成してもよい。この場合、このSnAgはんだと後述の搭載基板に形成された予備はんだとが接続されることになる。
この後は、突起電極２４を介して半導体素子２０と搭載基板とを接続する工程に移る。
まず、図６（ａ）に示すように、搭載基板３０を新たに用意する。その搭載基板３０の表面には、銅膜等をパターニングしてなる複数の第２の電極３１が形成される。
第２の電極３１は、突起電極２４の頂面２４ｂと対向する位置に形成されており、第２の電極３１の大きさと配列ピッチは第１の電極２１のそれらと同じである。
また、この第２の電極３１の上には、接続媒体３２として予備はんだを予め形成しておく。接続媒体３２は、例えば、スパッタ法により不図示のシード層を形成した後、第２の電極３１上に厚さが約２μmの銅膜と厚さが約３μmのニッケル膜とをめっき法によりこの順に形成し、この上にめっき法によりSnAg等のはんだを約１０μm〜１５μmの厚さに成長させることで形成され得る。その後、ウエットエッチング等により不要な部分のシード層は除去される。
そして、ダイシングによりシリコンウエハをダイシングして複数の半導体素子２０に個片化した後、フリップチップボンダ２９により半導体素子２０を把持しながら、突起電極２４と第２の電極３１との位置合わせを行う。なお、個片化後の半導体素子２０の外形は、例えば、長辺の長さが７mmで短辺の長さが５mmの矩形状である。
次いで、図６（ｂ）に示すように、フリップチップボンダ２９を用いて半導体素子２０を下方に下ろし、接続媒体３２に突起電極２４の頂面２４ｂを当接させる。
そして、フリップチップボンダ２９による押圧力を一つの突起電極２４あたり約５gf〜１０gfに維持しながら、接続媒体３２を約２５０℃に加熱して溶融する。その後、接続媒体３２が冷却して凝固すると、回路基板３０と半導体素子２０が突起電極２４を介して電気的かつ機械的に接続されることになる。
ここで、本実施形態では、突起電極２４の側面に窪み２４ａを設けたので、溶融した接続媒体３２が窪み２４ａ内を上方に流動し、接続媒体３２が突起電極２４の横にはみ出し難くなる。そのため、はみ出した接続媒体３２によって隣接する突起電極２４同士が電気的にショートするのが防止され、電子装置の不良率を低減できる。
更に、このように接続媒体３２がはみ出し難くなるので、フリップチップボンダ２９の高さを高精度に制御する必要がなくなり、その制御精度を緩和することもできる。
次に、図７（ａ）に示すように、搭載基板３０と半導体素子２０の間の隙間にアンダーフィル樹脂３５を充填する。これにより、搭載基板３０と半導体素子２０との接続強度がアンダーフィル樹脂３５によって補強され、これらの接続信頼性が高められる。
次いで、図７（ｂ）に示すように、半導体素子２０の上面と搭載基板３０の所定領域上に接着層３７を形成し、その接着層３７により半導体素子２０と搭載基板３０の各々に金属製のリッド３８を接着する。
そして、図８に示すように、搭載基板３０が備える第３の電極３９上にはんだバンプ４０を接合し、本実施形態に係る電子装置の基本構造を完成させる。
以上説明した本実施形態によれば、図６（ｂ）に示したように、突起電極２４の窪み２４ａ内に溶融した接続媒体３２を逃がすようにしたので、接続媒体３２が突起電極２４の横にはみ出すのを抑制できる。その結果、はみ出した接続媒体３２が原因で隣接する突起電極２４同士が電気的にショートするのを防止でき、電子装置の不良率を低減できる。
更に、窪み２４ａ内に接続媒体３２が流入することで、窪み２４ａがない場合と比較して接続媒体３２と突起電極２４との接触面積が増え、接続媒体３２と突起電極２４との接続強度を補強することもできる。
本願発明者の調査によれば、本実施形態のように突起電極２４に窪み２４ａを設けると、隣接する突起電極２４同士が電気的にショートする確率は１％以下となった。
これに対し、窪み２４ａがない突起電極２４を利用した場合は、隣接する突起電極２４同士が電気的にショートする確率は約１０％となった。
このことから、突起電極２４の側面に窪み２４ａを設けることが、電子装置の不良率の低減に有効であることが確かめられた。
このような利点を得るための窪み２４ａの個数は特に限定されない。
上記では、一つの突起電極２４あたり二つの窪み２４ａを形成したが、窪み２４ａを一つのみ形成してもよいし、或いは三つ以上形成してもよい。
更に、窪み２４ａの断面形状も矩形状に限定されない。
図９（ａ）、（ｂ）及び図１０は、窪み２４ａの断面形状の例について示す断面図である。
窪み２４ａの断面形状は、図９（ａ）に示すような半円状であってもよいし、図９（ｂ）に示すような楕円状であってもよい。
さらに、図１０の断面図に示すように、突起電極２４の断面形状を十字型としてもよい。この場合、突起電極２４を内包する矩形Dから突起電極２４を除いた部分が窪み２４ａとして供せられる。
また、各突起電極２４における窪み２４ａの向きも特に限定されない。
図１１は、その窪み２４ａの向きの一例を示す平面図である。
この例では、各突起電極２４の中心から見た窪み２４ａの位置を隣接する二つの突起電極２４において９０°だけずらし、これら隣接する突起電極２４のそれぞれの窪み２４ａを互いに対向しない位置に形成した。
ここで、窪み２４ａが形成されていない部位Bでは、突起電極２４の横に接続媒体３２がはみ出す場合がある。そのような場合でも、部位Bに対向する突起電極２４の部位Cにおいては、窪み２４ａが形成されているため、接続媒体３２のはみ出しが抑制される。このように、各部位B、Cから同じ方向に接続媒体３２がはみ出す事態を回避でき、はみ出した接続媒体３２が原因で隣接する突起電極２４同士が電気的にショートする危険性を低減できるようになる。
本願発明者の調査によれば、このように各窪み２４ａの向きを変えることで、隣接する突起電極２４同士が電気的にショートする確率は１％以下となり、窪み２４ａを形成しない場合の確率（１０％）よりも電子装置の不良率が低減できることが確認された。
上記では、図６（ａ）に示したように、半導体素子２０側に突起電極２４を設けたが、搭載基板３０側に突起電極２４を設けるようにしてもよい。
更に、図６（ａ）のように第２の電極３１に接続媒体３２を設けるのではなく、突起電極２４の頂面２４ｂに接続媒体３２を設けるようにしてもよい。
（第２実施形態）
図１２は、本実施形態に係る電子装置の製造途中の平面図と断面図である。また、図１３〜図１５は、本実施形態に係る電子装置の製造途中の平面図と断面側面図であり、図１６〜図１７はその断面側面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
本実施形態でも、第１実施形態と同様に、電子装置としてFC-BGA型の半導体パッケージを製造する。
但し、第１実施形態では突起電極２４の材料として銅を使用したが、本実施形態では樹脂コア部を利用して以下のように突起電極を形成する。
まず、図１２（ａ）、（ｂ）に示すように、第１実施形態と同様にしてシリコン基板２０の上側全面にシード層２２を形成する。そして、第１の電極２１の上方のシード層２２上にスクリーン印刷により熱硬化性エポキシ樹脂を選択的に印刷し、柱状の樹脂コア部４１を形成する。
樹脂コア部４１の高さは、例えば４０μm程度である。
その後、樹脂コア部４１を加熱して熱硬化させる。
次いで、図１３（ａ）、（ｂ）に示すように、上方から樹脂コア部４１にCO2レーザ、ＵＶレーザ、ＹＡＧレーザ等のレーザ光４４を照射することにより、樹脂コア部４１の側面の一部を蒸散させ、窪み４１ａを形成する。
その窪み４１ａは、直径Dが約５μmの半円形状の断面形状を有しており、樹脂コア部４１の中心から見て左右方向に二つ形成される。
次に、図１４（ａ）、（ｂ）に示すように、無電解めっきにより樹脂コア部４１の窪み４１ａを含む全表面に、金、銅、及びニッケルのいずれかを含む金属膜４２を形成する。更に、シード層２２を給電層にする電解めっきによりその金属膜４２を５μm程度の厚さにまで成長させる。
次いで、図１５（ａ）、（ｂ）に示すように、樹脂コア部４１の側面に金属膜４２を残しながら、シリコン基板２０上の不要なシード層２２と金属膜４２とをドライエッチングによりエッチングして除去する。
ここまでの工程により、樹脂コア部４１とその表面に形成された金属膜４２とを備えた突起電極４３が形成されたことになる。
このようにして形成された突起電極４３は、図１５（ｂ）に示されるように、頂面４３ｂとそれに連続する側面４３ｃとを有する。そして、その側面４３ｃには、既述の窪み４１ａが形成される。その窪み４１ａは、突起電極４３の頂面４３ｂに垂直な方向に延在する溝状であって、その終端部分が頂面４３ｂに表出する。
この後は、突起電極４３を介して半導体素子２０と搭載基板とを接続する工程に移る。
まず、図１６（ａ）に示すように、第１実施形態で説明した搭載基板３０を用意すると共に、フリップチップボンダ２９で半導体素子２０を把持しながら、突起電極４３と第２の電極３１との位置合わせを行う。
次いで、図１６（ｂ）に示すように、フリップチップボンダ２９を用いて半導体素子２０を下方に下ろし、接続媒体３２に突起電極４３の頂面４３ｂを当接させる。
そして、フリップチップボンダ２９による押圧力を一つの突起電極４３あたり約５gf〜１０gfに維持しながら、接続媒体３２を約２５０℃に加熱して溶融する。これにより、金属膜４２を介して回路基板３０と半導体素子２０とが電気的に接続され、かつ、これらが突起電極４３により機械的に接続される。
ここで、本実施形態でも、第１実施形態と同様に突起電極４３の側面に窪み４１ａを形成したので、溶融した接続媒体３２がその窪み４１ａ内に逃げるようになり、接続媒体３２が突起電極４３の横にはみ出るのを防止できる。その結果、はみ出た接続媒体３２が原因で隣接する突起電極４３が電気的にショートするのを抑制でき、電子装置の不良率を低減できる。
しかも、本実施形態では、窪み４１ａ内に金属膜４２を形成することにより、突起電極４３上での接続媒体３２の濡れ性を良好にした。そのため、溶融した接続媒体３２が窪み４１ａ内を上方に這い上がりやすくなり、接続媒体３２が横方向にはみ出る危険性を更に低減できるようになる。
このような利点を得るには、金属膜４２の材料として、接続媒体３２中のはんだと合金を作ってはんだの濡れ性を向上させる金属、例えば金、銅、ニッケル等を使用するのが好ましい。
更に、樹脂コア部４１を有する突起電極４３は、金属のみからなる突起電極と比較して弾性力が高いので、第２の電極３１との接触によって突起電極４３が受ける反発力を樹脂コア部４１によって緩和できる。そのため、その反発力が原因で半導体素子２０内にクラック等のダメージが発生するのを抑制できるようになる。
この後は、第１実施形態で説明した図７（ａ）〜図８の工程を行うことにより、図１７に示すようなFC-BGA型の半導体パッケージを完成させる。
以上説明した本実施形態によれば、樹脂コア部４１を備えた突起電極４３を形成した。
その樹脂コア部４１の弾性力により、図１６（ｂ）の工程で半導体素子２０が搭載基板３０から受ける反発力を軽減でき、半導体素子２０のダメージを緩和することが可能となる。
更に、窪み４１ａの表面の金属膜４２により、突起電極４３上での接続媒体３２の濡れ性が良好になるので、溶融した接続媒体３２の上方への流動が促され、接続媒体３２が横方向にはみ出て隣接する突起電極４３同士が電気的にショートする危険性を低減できる。
（第３実施形態）
上記した第１、第２実施形態では、電子装置としてFC-BGA型の半導体パッケージを製造した。その半導体パッケージにおいては、突起電極による接続対象は半導体素子と搭載基板であった。
しかしながら、接続対象となる電子部品はこれらに限定されず、二つの半導体素子を突起電極により接続するようにしてもよい。
本実施形態では、電子装置として以下のようにしてCOC(Chip on Chip)型の半導体パッケージ（半導体装置）を製造する。
図１８〜図２０は、本実施形態に係る電子装置の製造途中の断面側面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
まず、図１８（ａ）に示すように、第１の半導体素子６０と第２の半導体素子５０を用意する。
このうち、第１の半導体素子６０の表面には、第１実施形態で説明した第１の電極２１と突起電極２４とが形成される。
一方、第２の半導体素子５０は、その表面に銅等をパターニングしてなる第２の電極５１を備えており、更にその第２の電極５１の上には接続媒体３２として予備はんだが形成されている。
その接続媒体３２の材料や厚さは特に限定されない。本実施形態では、スパッタ法により不図示のシード層を形成し、めっき法により第２の電極５１上に厚さが約２μmの銅膜と厚さが約３μmのニッケル膜とをこの順に形成し、この上にめっき法によりSnAg膜を約１０μm〜１５μmの厚さに成長させることで接続媒体３２を形成する。
なお、各半導体素子５０、６０の外形サイズは特に限定されない。第１の半導体素子６０は、例えば、短辺の長さが約５mmで長辺の長さが約７mmの矩形状である。一方、第２の半導体素子５０は、一辺の長さが約１０mmの正方形状である。
そして、フリップチップボンダ２９で第１の半導体素子６０を把持しながら、突起電極２４と第２の電極５１との位置合わせを行う。
次いで、図１８（ｂ）に示すように、フリップチップボンダ２９による押圧力を一つの突起電極２４あたり約１０gf〜１５gfにすると共に、接続媒体３２を約２５０℃に加熱して溶融し、突起電極２４を介して各半導体素子５０、６０を電気的かつ機械的に接続する。
このとき、第１実施形態で説明したように、溶融した接続媒体３２は突起電極２４の窪み２４ａ内に逃げるので、接続媒体３２が突起電極２４の横にはみ出るのが防止される。
これ以降では、このように接続された各半導体素子５０、６０を搭載基板に実装する工程が行われる。
その実装に際しては、まず、図１９（ａ）に示すように、各半導体素子５０、６０の間の隙間にアンダーフィル樹脂６５を充填し、各半導体素子５０、６０の接続信頼性を高める。
次いで、図１９（ｂ）に示すように、第２の半導体素子５０の両主面のうち、第１の半導体素子６０が搭載されていない側の主面を接着層６７を介して搭載基板６６に接着する。その搭載基板６６は、複数の配線層が積層された多層回路基板であってもよいし、単層の配線層のみを備えた回路基板であってもよい。
続いて、図１９（ｃ）に示すように、搭載基板６６と第２の半導体素子５０の各々が備える各ボンディングパッド６８、７０を金線等のボンディングワイヤ６９により接続する。
その後、図２０（ａ）に示すように、各半導体素子５０、６０とボンディングワイヤ６９とを封止樹脂７３により封止した後、図２０（ｂ）のように搭載基板６６が備える第３の電極７７上にはんだバンプ７８を接合する。
以上により、本実施形態に係る電子装置の基本構造が完成したことになる。
上記した本実施形態でも、図１８（ｂ）に示したように、突起電極２４の窪み２４ａに溶融した接続媒体３２を逃がすようにした。そのため、COC型の半導体パッケージのように半導体素子５０、６０が積層された構造であっても、接続媒体３２が突起電極２４の横にはみ出るのを防止でき、その接続媒体３２が原因で突起電極２４同士が電気的にショートするのを防止できる。
なお、上記では第１実施形態の突起電極２４を使用したが、これに代えて第２実施形態で説明したような樹脂コア部４１を備えた突起電極４３（図１５（ａ）、（ｂ）参照）を使用してもよい。
（第４実施形態）
本実施形態では、はんだ等の接続媒体の濡れ性を向上させるために有用なフラックスを突起電極に供給する方法について説明する。
図２１（ａ）〜（ｃ）は、フラックスの供給方法について説明するための断面側面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
フラックスの供給に際しては、まず、図２１（ａ）に示すように、SUSの板９０の上にロジン等の樹脂を含む液状のフラックス９１を滴下し、それを不図示のスキージで板９０上に均一に延ばす。
次いで、図２１（ｂ）に示すように、突起電極２４の頂面２４ｂをフラックス９１に接触させる。
その後、フラックス９１から突起電極２４を引き上げることで、図２１（ｃ）に示すように、突起電極２４にフラックス９１を供給することができる。このような突起電極２４へのフラックス９１の供給方法は転写法とも呼ばれる。
このとき、既述の第１〜第３実施形態のように突起電極２４の側面に窪み２４ａを形成することで、その窪み２４ａ内に多くのフラックス９１が取り込まれ、窪み２４ａがない場合よりも突起電極２４に供給されるフラックス９１の量を多くすることができる。
フラックス９１は、はんだ等の接続媒体の濡れ性を向上させる機能を有する。よって、例えば第１実施形態の図６（ｂ）の工程の前に、突起電極２４にフラックス９１を供給しておくことで、接続媒体３２の濡れ性が良好となる。これにより、突起電極２４と接続媒体３２とのはんだ付け性が向上し、これらの間の接続不良を低減できる。
図２２は、比較例に係る側面図である。
この比較例では、窪み２４ａがない突起電極２４に対し、上記の図２１（ａ）〜（ｃ）に従ってフラックス９１を供給した場合の断面図である。
この場合、突起電極２４には窪み２４ａがないので、フラックス９１は突起電極２４の頂面２４ｂのみにしか供給されず、本実施形態と比較して接続媒体のはんだ付け性が低下する。
以上説明した各実施形態に関し、更に以下の付記を開示する。
（付記１） 頂面と、
前記頂面に連続する側面とを有し、
前記側面に窪みが形成され、該窪みが前記頂面に表出したことを特徴とする突起電極。
（付記２） 前記窪みが形成された樹脂コア部と、
前記樹脂コア部の前記窪みに形成された金属膜とを更に有することを特徴とする付記１に記載の突起電極。
（付記３） 前記金属膜は、はんだとの間で合金を作る膜であることを特徴とする付記２に記載の突起電極。
（付記４） 前記窪みは、前記頂面に垂直な方向に延在する溝であることを特徴とする付記１〜３のいずれかに記載の突起電極。
（付記５） 第１の電極が設けられた第１の電子部品と、
第２の電極が設けられた第２の電子部品と、
前記第２の電極上に形成され、前記第１の電極に対向する頂面と該頂面に連続する側面とを備えた突起電極と、
前記突起電極と前記第１の電極とを接続する接続媒体とを有し、
前記突起電極の前記側面に、前記頂面に表出する窪みが形成され、該窪みに前記接続媒体が流入したことを特徴とする電子装置。
（付記６） 前記突起電極は、
前記窪みが形成された樹脂コア部と、
前記樹脂コア部の前記窪みに形成された金属膜とを有することを特徴とする付記５に記載の電子装置。
（付記７） 前記突起電極が複数設けられ、
隣接する二つの前記突起電極において、前記窪みを互いに対向しない位置に形成したことを特徴とする付記５又は付記６に記載の電子装置。
（付記８） 第１の電子部品の第１の電極と、第２の電子部品の第２の電極上に形成された突起電極とを対向させる工程と、
前記突起電極を、溶融した接続媒体を介して前記第１の電極に接続する工程とを有し、
前記突起電極として、互いに連続した頂面と側面とを備えると共に、該頂面に露出する窪みが前記側面に形成された電極を使用することを特徴とする電子装置の製造方法。
（付記９） 前記突起電極を前記第１の電極に接続する工程の前に、前記突起電極の前記頂面にフラックスを供給する工程を更に有することを特徴とする付記８に記載の電子装置の製造方法。
（付記１０） 前記第２の電極上に樹脂コア部を形成する工程と、
レーザの照射により前記樹脂コア部の側面の一部を蒸散させ、該側面に前記窪みを形成する工程と、
少なくとも前記窪みの表面に金属膜を形成し、該金属膜と前記樹脂コア部とを前記突起電極にする工程とを更に有することを特徴とする付記８又は付記９に記載の電子装置の製造方法。
（付記１１） 基板と、
前記基板上に形成された突起電極と、を有し、
前記突起電極は、
頂面と、
前記頂面に連続する側面とを有し、
前記側面に窪みが形成され、該窪みが前記頂面に表出したことを特徴とする半導体装置。
１…搭載基板、２…第１の電極、３…予備はんだ、４…突起電極、４ａ…頂面、５…第２の電極、６…半導体素子、７…フリップチップボンダ、２０…半導体素子、２１…第１の電極、２２…シード層、２３…レジストパターン、２３ａ…窓、２３ｂ…突部、２４…突起電極、２４ａ…窪み、２４ｃ…側面、２４ｂ…頂面、２９…フリップチップボンダ、３０…搭載基板、３１…第２の電極、３２…接続媒体、３５…アンダーフィル樹脂、３７…接着層、３８…リッド、３９…第３の電極、４０…はんだバンプ、４１…樹脂コア部、４１ａ…窪み、４２…金属膜、４３…突起電極、４３ｂ…頂面、４３ｃ…側面、５０…第２の半導体素子、５１…第２の電極、６０…第１の半導体素子、６５…アンダーフィル樹脂、６６…搭載基板、６７…接着層、６８、７０…ボンディングパッド、６９…ボンディングワイヤ、７３…封止樹脂、７７…第３の電極、７８…はんだバンプ、９０…板、９１…フラックス。

Claims (1)

  1. 第１の電極が設けられた第１の電子部品と、
    第２の電極が設けられた第２の電子部品と、
    前記第２の電極上に形成され、前記第１の電極に対向する頂面と該頂面に連続する側面とを備えた突起電極と、
    前記突起電極と前記第１の電極とを接続する接続媒体とを有し、
    前記突起電極が複数設けられ、
    前記突起電極の前記側面に、前記頂面に表出する窪みが形成され、
    隣接する二つの前記突起電極において、前記窪みを互いに対向しない位置に形成し、該窪みに前記接続媒体が流入したことを特徴とする電子装置。
JP2009275497A 2009-12-03 2009-12-03 電子装置 Expired - Fee Related JP5685807B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009275497A JP5685807B2 (ja) 2009-12-03 2009-12-03 電子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009275497A JP5685807B2 (ja) 2009-12-03 2009-12-03 電子装置

Publications (2)

Publication Number Publication Date
JP2011119453A JP2011119453A (ja) 2011-06-16
JP5685807B2 true JP5685807B2 (ja) 2015-03-18

Family

ID=44284444

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009275497A Expired - Fee Related JP5685807B2 (ja) 2009-12-03 2009-12-03 電子装置

Country Status (1)

Country Link
JP (1) JP5685807B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014017454A (ja) * 2012-07-11 2014-01-30 Fujitsu Semiconductor Ltd 半導体装置、半導体パッケージの製造方法及び半導体パッケージ
JP6439389B2 (ja) * 2014-11-05 2018-12-19 富士電機株式会社 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3564311B2 (ja) * 1999-01-27 2004-09-08 新光電気工業株式会社 柱状電極付き半導体ウエハの製造方法及び半導体装置の製造方法
JP3879816B2 (ja) * 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
JP3700563B2 (ja) * 2000-09-04 2005-09-28 セイコーエプソン株式会社 バンプの形成方法及び半導体装置の製造方法
JP4165495B2 (ja) * 2004-10-28 2008-10-15 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、回路基板、電気光学装置、電子機器
JP4790439B2 (ja) * 2006-02-09 2011-10-12 富士通株式会社 電極、電子部品及び基板

Also Published As

Publication number Publication date
JP2011119453A (ja) 2011-06-16

Similar Documents

Publication Publication Date Title
JP5664392B2 (ja) 半導体装置、半導体装置の製造方法、及び配線基板の製造方法
JP4729963B2 (ja) 電子部品接続用突起電極とそれを用いた電子部品実装体およびそれらの製造方法
JP4660643B2 (ja) プリ半田構造を形成するための半導体パッケージ基板及びプリ半田構造が形成された半導体パッケージ基板、並びにこれらの製法
TWI496259B (zh) 封裝裝置及其製造方法
JP5138277B2 (ja) 配線基板およびその製造方法
JPWO2018047861A1 (ja) 配線基板及び配線基板の製造方法
WO2012137714A1 (ja) 半導体装置および半導体装置の製造方法
US9508594B2 (en) Fabricating pillar solder bump
TW201201289A (en) Semiconductor device and semiconductor device manufacturing method
US7956472B2 (en) Packaging substrate having electrical connection structure and method for fabricating the same
JP2012089724A (ja) 半導体装置及びその製造方法
TW201417196A (zh) 晶片封裝基板和結構及其製作方法
JP5272922B2 (ja) 半導体装置及びその製造方法
CN106463427B (zh) 半导体装置及其制造方法
TWI502666B (zh) Electronic parts mounting body, electronic parts, substrate
JP4835629B2 (ja) 半導体装置の製造方法
KR100764668B1 (ko) 플립칩 접속용 기판 및 그 제조방법
JP5685807B2 (ja) 電子装置
JP6495130B2 (ja) 半導体装置及びその製造方法
JP7196936B2 (ja) 半導体装置用配線基板の製造方法、及び半導体装置用配線基板
JP2011091087A (ja) 半導体装置とその製造方法
CN113707639A (zh) 封装结构及其制造方法
JP2020004926A (ja) 配線基板及び配線基板の製造方法
JP2013251350A (ja) 電子部品の実装構造体およびその製造方法
JP2012028437A (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120815

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130919

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131001

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131202

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140805

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141028

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20141105

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141224

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150106

R150 Certificate of patent or registration of utility model

Ref document number: 5685807

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees