JP2012089724A - 半導体装置及びその製造方法 - Google Patents

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俊寛 岩崎
Takemi Kato
武海 加藤
Takanori Okita
孝典 沖田
Yoshikazu Shimote
義和 下手
Shinji Baba
伸治 馬場
Kazuyuki Nakagawa
和之 中川
Michitaka Kimura
通孝 木村
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
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    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
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    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/041—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L31/00
    • H01L25/043—Stacked arrangements of devices
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
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    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0756—Stacked arrangements of devices
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Abstract

【課題】半導体装置のフリップチップ接続における接続信頼性の向上を図る。
【解決手段】フリップチップ接続する前に基板上のフリップチップ接続用のはんだバンプ５ａにフラックス９を塗布し、さらにリフロー／洗浄してからフリップチップ接続を行うことで、はんだバンプ５ａの表面の酸化膜を薄くするとともに、前記酸化膜の均一化を図ることができ、これにより、フリップチップ接続時に局所的なはんだはみ出しの発生を抑制してはんだブリッジの発生を低減し、半導体装置のフリップチップ接続における接続信頼性の向上を図る。
【選択図】図２

Description

本発明は、半導体装置及びその製造技術に関し、特に、はんだバンプによるフリップチップ接続に適用して有効な技術に関する。
半導体装置（半導体パッケージ）の製造工程において、モールド樹脂がボール面側に露出した半導体装置を配線基板にフリップチップ接合し、両者の間にアンダーフィル樹脂を充填する技術が、例えば、特開２００７−２２７５５５号公報（特許文献１）に記載されている。
特開２００７−２２７５５５号公報
半導体装置において、半導体チップ（以降、単にチップともいう）上に形成された複数のはんだバンプとそれに対応する位置の基板の主面上に形成されたはんだバンプとをフリップチップ接続によって電気的に接続するフリップチップ接続型の半導体装置が知られている。フリップチップ接続型の半導体装置では、ワイヤボンディング型に比較して、半導体チップの実装面積を低減することができる、あるいは半導体チップの表面電極の数を増やすことができる、さらには半導体チップ−基板間の信号速度を速くすることができる等のメリットがある。
近年、半導体装置の機能の向上により、半導体装置は多ピン化傾向にある。これにより、半導体チップ上のバンプピッチも狭ピッチ化の傾向にある。したがって、バンプ間の隙間も狭いため、フラックスを用いたフリップチップ接続を実施する場合、フラックス洗浄時、洗浄液がチップと基板間に入り込まない場合やチップと基板間から洗浄液が排出されにくく残渣が発生する場合があり、フラックスを洗浄しきれないことがある。
そこで、本発明者は、フラックスレスのフリップチップ接続について検討を行った。
図２７〜図３０は、本発明者が検討を行った比較例のフラックスレスのフリップチップ接続の手順を示す図、図３１〜図３３は比較例のはんだバンプ接続においてはんだブリッジに至る図である。
まず、図２７に示すように、配線基板２を、はんだ融点近くの温度に加熱されたボンディングステージ１９の上面の所定の位置に位置決めして載置する。ボンディングステージ１９には、排気系１９ａが設けられており、この排気系１９ａから真空排気して配線基板２を吸着保持する。
一方、半導体チップ４の裏面を、予めはんだ融点より高い所定の予熱温度に加熱されたボンディングヘッド１８の下面で吸着保持する。ボンディングヘッド１８には排気系１８ａが設けられており、この排気系１８ａから真空排気して半導体チップ４を吸着保持する。半導体チップ４は、ボンディングヘッド１８の水平方向への移動により、所定の位置に位置決め（アラインメント）された状態で配線基板２の上方に位置している。ボンディングヘッド１８がはんだ融点より高い所定の予熱温度に加熱されているため、この状態で半導体チップ４上に形成されたはんだバンプ５（５ｂ）は溶融している。
続いて、図２８に示すように、ボンディングヘッド１８を下降させて半導体チップ４を配線基板２上の所定の位置に載置する。半導体チップ４はボンディングヘッド１８の下面に吸着されているため、水平方向に位置決めされた状態で、鉛直方向に下降し、所定の配線基板２と半導体チップ４の間隔を保って所定時間保持し、配線基板２上にフリップチップ搭載される。
これにより、半導体チップ４上に形成されたはんだバンプ５（５ｂ）と配線基板２上に形成されたはんだバンプ５（５ａ）とが接触し、基板側のはんだバンプ５（５ａ）はチップ側のはんだバンプ５（５ｂ）から加熱されてはんだ融点以上となる。
その後、図２９に示すように、一体となったはんだバンプ５を溶融した状態で、水平方向Ｘまたは鉛直方向Ｙのいずれかの方向へ周期的に律動（スクラブ）させる。
この結果、はんだバンプ５の表面を覆っている酸化膜が破壊され、はんだバンプ５の中に取り込まれ、フラックスを用いることなくボンディングを行うことができる。その後、図３０に示すように、ボンディングヘッド１８による半導体チップ４の吸着を解除するとともに、ボンディングヘッド１８を上昇させてフリップチップ接続を終了させる。
ここで、前述のフリップチップ接続の際に、チップ側のはんだバンプ５と基板側のはんだバンプ５のうち、何れか一方が非溶融状態で、かつ他方が溶融状態で接触・押し込みを行う場合、例えば、図３１に示すように、溶融はんだバンプ（はんだバンプ５ｂ）が、溶融していないはんだバンプ５ａに接触して押し込まれると、その押し込まれた分、溶融はんだが凹状に変形し、溶融していないはんだは変形せず凸状となって、図３２に示すように、溶融しているはんだ（はんだバンプ５ｂ）が溶融していないはんだ（はんだバンプ５ａ）を覆うように変形して、溶融していないはんだバンプ５ａは急激に昇温され溶融する。
その後、はんだバンプ５ａは押し込みによる外側への変形が妨げられ、局所的なはんだはみ出し５ｃとなってはんだはみ出し方向５ｄにはみ出し、図３３に示すように、隣接バンプ間でのはんだブリッジが発生し易くなることが課題である。
これは、フラックスレスにおいては基板側のはんだバンプ５ａの表面の酸化膜が不均一に形成されているためであり、チップ側のはんだバンプ５ｂを押し込んだ際の前記酸化膜の破れ具合によってはんだはみ出し５ｃが形成される。すなわち、フラックスレスのフリップチップ接続では、はんだブリッジに至ること（課題）を本発明者は見い出した。
なお、前記特許文献１（特開２００７−２２７５５５号公報）には、ベアチップの半田ボールと配線基板の半田ボールとを接触させた後に、半田の融点より高温に加熱して、さらにベアチップに超音波振動を印加してボール表面の酸化膜を除去するフラックスレスのフリップチップ接続技術が開示されている。
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置のフリップチップ接続における接続信頼性の向上を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
代表的な実施の形態による半導体装置は、上面と、前記上面と反対側の下面とを有し、前記上面に複数のフリップチップ接続用電極が形成された配線基板と、前記配線基板の前記上面にフリップチップ接続によって搭載された半導体チップと、前記配線基板の前記下面に設けられた複数の外部端子と、を有するものである。さらに、前記フリップチップ接続の隣り合ったバンプ間において、前記フリップチップ接続用電極の平面視の外形パターンと前記フリップチップ接続用電極の平面視のバンプ搭載部パターンとの距離が最も短くなる最短部分が、前記バンプ間でお互いに向かい合わない位置に配置されている。
また、代表的な実施の形態による半導体装置の製造方法は、（ａ）上面と、前記上面と反対側の下面とを有し、前記上面に複数のフリップチップ接続用電極が形成された配線基板を準備する工程と、（ｂ）複数のバンプ電極それぞれが電極パッド上に形成された半導体チップを準備する工程と、（ｃ）前記配線基板の前記フリップチップ接続用電極それぞれにはんだボールを形成する工程と、（ｄ）前記（ｃ）工程の後、複数の前記はんだボールにフラックスを塗布し、その後、複数の前記はんだボールのリフロー／洗浄を行う工程と、（ｅ）前記半導体チップの前記複数のバンプ電極と前記配線基板の複数の前記はんだボールとをフリップチップ接続する工程と、を有するものである。
さらに、代表的な実施の形態による他の半導体装置の製造方法は、（ａ）上面と、前記上面と反対側の下面とを有し、前記上面に複数のフリップチップ接続用電極が形成された配線基板を準備する工程と、（ｂ）複数のバンプ電極それぞれが電極パッド上に形成された半導体チップを準備する工程と、（ｃ）前記配線基板の前記フリップチップ接続用電極それぞれにフラックスペーストを塗布する工程と、（ｄ）前記フリップチップ接続用電極それぞれの上の前記フラックスペーストにはんだボールを配置する工程と、（ｅ）前記（ｄ）工程の後、複数の前記はんだボールのリフロー／洗浄を行う工程と、（ｆ）前記半導体チップの前記複数のバンプ電極と前記配線基板の複数の前記はんだボールとをフリップチップ接続する工程と、を有するものである。
また、代表的な実施の形態による他の半導体装置の製造方法は、（ａ）上面と、前記上面と反対側の下面とを有し、前記上面の複数のフリップチップ接続用電極にはんだボールが形成された配線基板を準備する工程と、（ｂ）複数のバンプ電極それぞれが電極パッド上に形成された半導体チップを準備する工程と、（ｃ）前記半導体チップの前記複数のバンプ電極と前記配線基板の複数の前記はんだボールとをフリップチップ接続する工程と、を有し、前記（ｃ）工程での前記フリップチップ接続時に、前記半導体チップを第１押し込みと、前記第１押し込み後の第２押し込みとの２段階の押し込みによって前記配線基板に対して押し込んで前記フリップチップ接続を行うものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
フリップチップ接続におけるはんだブリッジの発生を低減して半導体装置のフリップチップ接続の接続信頼性の向上を図ることができる。
本発明の実施の形態１の半導体装置の構造の一例を示す断面図とフリップチップ接続部の拡大部分断面図である。 図１に示す半導体装置の組み立てにおける基板側の製造の一例を示す製造フロー図である。 図１に示す半導体装置の組み立てにおけるフリップチップ接続の一例を示す製造フロー図である。 図１に示す半導体装置の組み立てにおけるアンダーフィル塗布及びボールマウントの一例を示す製造フロー図である。 本発明の実施の形態１の半導体装置の組み立ての第１変形例を示すフロー図である。 図５に示すフローにおけるチップ側の組み立ての一部を示す製造フロー図である。 図５に示すフローにおけるチップ側の組み立ての一部を示す製造フロー図である。 図５に示すフローにおける基板側の組み立ての一部を示す製造フロー図である。 図５に示すフローにおける基板側の組み立ての一部を示す製造フロー図である。 本発明の実施の形態１の半導体装置の組み立ての第２変形例を示すフロー図である。 図１０に示すフローにおけるチップ側の組み立ての一部を示す製造フロー図である。 図１０に示すフローにおけるチップ側の組み立ての一部を示す製造フロー図である。 図１０に示すフローにおける基板側の組み立ての一部を示す製造フロー図である。 図１０に示すフローにおける基板側の組み立ての一部を示す製造フロー図である。 本発明の実施の形態１の半導体装置の組み立ての第３変形例を示す製造フロー図である。 本発明の実施の形態１の半導体装置の組み立ての第４変形例を示す部分断面図である。 本発明の実施の形態２の比較例の半導体装置におけるフリップチップ接続部の構造を示す拡大部分断面図である。 図１７に示す構造の配線基板の端子に対するソルダレジスト膜の開口部の位置を示す平面図である。 図１７に示すＡ線で切断した構造を上方から眺めたはんだブリッジ構造を示す平面図である。 本発明の実施の形態２の半導体装置における配線基板の端子に対するソルダレジスト膜の開口部の位置を示す平面図である。 図２０に示すソルダレジスト膜の開口部にはんだバンプを搭載した際のはんだはみ出し方向を示す平面図である。 本発明の実施の形態２の第１変形例の半導体装置における配線基板の端子に対するソルダレジスト膜の開口部の位置を示す平面図である。 図２２に示すソルダレジスト膜の開口部に搭載されたはんだバンプの構造を示す平面図である。 図２２に示すソルダレジスト膜の開口部にはんだバンプを搭載した際のはんだはみ出し方向を示す平面図である。 本発明の実施の形態２の第２変形例の半導体装置における配線基板のソルダレジスト膜の開口部にはんだバンプを搭載した際のはんだはみ出し方向を示す平面図である。 本発明の実施の形態２の第３変形例の半導体装置における配線基板のソルダレジスト膜の開口部にはんだバンプを搭載した際のはんだはみ出し方向を示す平面図である。 比較例のフラックスレスのフリップチップ接続の手順を示す部分断面図である。 比較例のフラックスレスのフリップチップ接続の手順を示す部分断面図である。 比較例のフラックスレスのフリップチップ接続の手順を示す部分断面図である。 比較例のフラックスレスのフリップチップ接続の手順を示す部分断面図である。 比較例のフラックスレスのフリップチップ接続の手順を示す部分拡大断面図である。 比較例のフラックスレスのフリップチップ接続の手順を示す部分拡大断面図である。 比較例のフラックスレスのフリップチップ接続によって形成されたはんだブリッジの構造を示す部分拡大断面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を示す断面図とフリップチップ接続部の拡大部分断面図、図２は図１に示す半導体装置の組み立てにおける基板側の製造の一例を示す製造フロー図、図３は図１に示す半導体装置の組み立てにおけるフリップチップ接続の一例を示す製造フロー図、図４は図１に示す半導体装置の組み立てにおけるアンダーフィル塗布及びボールマウントの一例を示す製造フロー図である。
本実施の形態１の半導体装置は、図１に示すように、基板上にフリップチップ接続によって半導体チップ４が搭載された半導体パッケージであり、本実施の形態１では、前記半導体装置の一例としてＢＧＡ（Ball Grid Array)１を取り上げて説明する。
図１に示すＢＧＡ１の構成について説明すると、上面２ａとその反対側の下面２ｂとを備えた基板である配線基板２と、配線基板２の上面２ａに複数のはんだバンプ（バンプ電極、はんだボール）５を介して搭載され、かつ半導体集積回路が形成された半導体チップ４と、複数のはんだバンプ５相互の周囲及び半導体チップ４の側面周囲に充填されたアンダーフィル３と、配線基板２の下面２ｂに設けられた複数の外部端子であるはんだボール７とを有している。複数のはんだボール７は、例えば、配線基板２の下面２ｂにおいて、格子状に配置されている。
したがって、半導体チップ４から送られる電気的信号は、はんだバンプ５や配線基板２の内部の図示しない配線及びスルーホール配線等を介して配線基板２の下面２ｂのはんだボール７に伝達される。
なお、半導体チップ４は、保護膜４ｄの開口部それぞれに複数の表面電極である電極パッド４ｃが形成された主面４ａと、この主面４ａの反対側の裏面４ｂとを有しており、配線基板２とフリップチップ接続によって電気的に接続されている。つまり、図１の拡大部分断面図に示すように、半導体チップ４はその複数の電極パッド４ｃにそれぞれ電気的に接続された複数のはんだバンプ５を介して配線基板２のフリップチップ接続用電極２ｃと電気的に接続されている。その際、半導体チップ４は、配線基板２にフリップチップ接続で搭載されているため、配線基板２上にフェイスダウン実装されており、配線基板２の上面２ａと半導体チップ４の主面４ａとが対向して配置され、したがって、半導体チップ４の裏面４ｂは上方を向いている。
また、配線基板２の上面２ａの半導体チップ４の周囲にはチップ部品６等の電子部品が実装されている。チップ部品６は、例えば、チップコンデンサやチップ抵抗等であり、配線基板２上にはんだ８を介してはんだ実装されている。
次に、本実施の形態１の半導体装置の製造方法について説明する。
まず、図２のステップＳ１に示す配線基板準備を行う。配線基板２は、図１に示すように、上面２ａと、この上面２ａと反対側の下面２ｂとを有しており、さらに上面２ａには複数のフリップチップ接続用電極２ｃが形成されている。また、配線基板２は、その配線形成、表層絶縁層形成及びランド表層処理等の処理が行われた基板であり、本実施の形態１では、主にチップ接続用バンプの表面状態に注目して説明する。
その後、ステップＳ２のはんだペースト塗布を行う。ここでは、フリップチップ接続用のはんだペースト塗布を行う。すなわち、チップ接続用バンプを形成するため、はんだペースト１０を図１に示すフリップチップ接続用電極２ｃに塗布する。例えばはんだペースト１０は、フラックスとはんだを約５０％ずつの体積比で含有させたペースト材であり、このはんだペースト１０をメタルマスクを用いた印刷法によって各フリップチップ接続用電極２ｃ上に塗布する。
その後、ステップＳ３のリフロー／洗浄を行う。ここでは、酸素濃度を例えば１００ｐｐｍ以下に管理した窒素リフロー炉によって加熱処理を行うことで所定のフリップチップ接続用電極２ｃ上にはんだバンプ（はんだボール）５ａを形成する。さらに、フラックス洗浄を行って、フラックス除去を実施する。
その後、ステップＳ４に示すはんだペースト塗布を行う。ここでは、周辺素子を搭載する部分のみに、例えば、周辺素子搭載用のはんだペースト１０をメタルマスクを用いた印刷法によって塗布する。
その後、ステップＳ５に示す周辺素子搭載、リフロー／洗浄を行う。ここでは、はんだペースト１０上にチップ部品６等の電子部品を配置し、ステップＳ３のリフロー／洗浄と同様の方法でリフロー／洗浄（フラックス洗浄）を行ってチップ部品６を配線基板２にはんだ実装する。
その後、ステップＳ６に示すフラックス塗布を行う。ここでは、フリップチップ接続用電極２ｃ上のはんだバンプ５ａにフラックス９を塗布する。さらに、ステップＳ７に示すリフロー／洗浄を行う。すなわち、フリップチップ接続用のはんだバンプ５ａにフラックス９を塗布し、その後、リフロー及び洗浄処理を実施する。
本実施の形態１の半導体装置の組み立てでは、このチップ部品６実装完了後のフラックス塗布、リフロー、洗浄（フラックス洗浄）の処理により、フリップチップ接続用のはんだバンプ５ａ上にフラックス９を残すことなく、リフロー処理を実施できるため、厚く、かつ不均一化したはんだバンプ５ａの表面酸化膜を、薄く均一な状態の表面酸化膜とすることができる。
ここで、フリップチップ接続用のはんだバンプ５ａは、例えば１５０μｍバンプピッチの場合に、バンプ径８０μｍで、かつバンプ高さ５０μｍである。その際、バンプ高さのバラツキも小さく抑える必要があるため、高精度なはんだ供給が必要となり、さらにバンプ搭載面に平坦性も必要なため、図２のフローに示すようにフリップチップ接続用のはんだバンプ５ａを先に形成して、その後、チップ部品６等の周辺素子（電子部品）を搭載することが好ましい。
すなわち、この場合、周辺素子搭載とフリップチップ接続用のはんだバンプ５ａ形成の順序が重要であり、ステップＳ２及び３におけるフリップチップ接続用のはんだバンプ５ａの形成方法は、はんだペースト印刷法でなく、別の形成方法を採用した場合でも同様である。
また、予め形成されたバンプをフラックス等酸化防止処理をせずにリフロー処理し、その後、再度フラックス塗布してリフロー／洗浄を行ったはんだバンプ５ａを用いてフリップチップ接続を行う場合にも同様の効果が得られる。
図２に示す組み立てにより配線基板２を準備した後、図３に示す組み立てによってフリップチップ接続を行う。
まず、複数のはんだバンプ５ｂそれぞれが図１に示す電極パッド４ｃ上に形成された半導体チップ４を準備し、その後、図３に示すように、半導体チップ４の複数のはんだバンプ（バンプ電極）５ｂと配線基板２の複数のはんだバンプ（はんだボール）５ａとをフリップチップ接続（フラックスレス）する。
フリップチップ接続では、最初に図３のステップＳ１１に示すチップバンプ加熱溶融、位置合わせを行う。まず、配線基板２を、はんだ融点近くの温度に加熱されたボンディングステージ１９の支持面の所定の位置に位置決めして載置する。ボンディングステージ１９には、排気系１９ａが設けられており、この排気系１９ａから真空排気して配線基板２を吸着保持する。
一方、半導体チップ４の裏面４ｂを、予めはんだ融点より高い所定の予熱温度に加熱したボンディングヘッド１８の吸着面で吸着保持する。ボンディングヘッド１８には排気系１８ａが設けられており、この排気系１８ａから真空排気して半導体チップ４を吸着保持する。半導体チップ４は、ボンディングヘッド１８の水平方向への移動により、所定の位置に位置決め（アラインメント）された状態で配線基板２の上方に位置している。なお、ボンディングヘッド１８がはんだ融点より高い所定の予熱温度に加熱されているため、この状態で半導体チップ４上に形成されたはんだバンプ５（５ｂ）は溶融している。
その後、ステップＳ１２のチップ／基板バンプ接触、押し込みを行う。ここでは、ボンディングヘッド１８を下降させて半導体チップ４を配線基板２上の所定の位置に載置する。すなわち、基板側のはんだバンプ５ａとチップ側のはんだバンプ５ｂの位置が合うように半導体チップ４を載置する。なお、半導体チップ４はボンディングヘッド１８の吸着面に吸着されているため、水平方向に位置決めされた状態で、鉛直方向に下降し、所定の配線基板２と半導体チップ４の間隔を保って所定時間保持し、配線基板２上にフリップチップ搭載される。
これにより、半導体チップ４上に形成されたはんだバンプ５ｂと配線基板２上に形成されたはんだバンプ５ａとが接触し、さらにチップ側のはんだバンプ５ｂが基板側のはんだバンプ５ａに押し込まれ、基板側のはんだバンプ５ａはチップ側のはんだバンプ５ｂによって加熱されてはんだ融点以上となる。
その後、ステップＳ１３のチップ／基板バンプ接続に示すように、一体となったはんだバンプ５を溶融した状態で、水平方向Ｘまたは鉛直方向Ｙのいずれかの方向へ周期的に律動（スクラブ）させる。
この結果、はんだバンプ５の表面を覆っている酸化膜が破壊され、はんだバンプ５の中に取り込まれてフリップチップ接続が行われる。
その後、ステップＳ１４のチップリリースに示すように、ボンディングヘッド１８による半導体チップ４の吸着を解除するとともに、ボンディングヘッド１８を上昇させてフリップチップ接続を完了させる。
フリップチップ接続完了後、図４のステップＳ１５に示すアンダーフィル塗布を行う。ここでは、アンダーフィル３を半導体チップ４の脇に滴下して半導体チップ４と配線基板２の間隙にアンダーフィル３を充填する。すなわち、アンダーフィル３をフリップチップ接続部に充填するとともに、半導体チップ４の側面にも供給して半導体チップ４の周囲をアンダーフィル３で覆い、これによって、フリップチップ接続部及び半導体チップ４を保護する。
その後、ステップＳ１６に示すアウターボールマウントを行う。ここでは、配線基板２の下面２ｂに所定数のはんだボール（外部端子）７を設ける。
これにより、ＢＧＡ１の組み立てが完了となる。
本実施の形態１のＢＧＡ１及びその組み立てによれば、フラックスレスでフリップチップ接続する前に基板上のフリップチップ接続用のはんだバンプ５ａにフラックス９を塗布し、さらにリフロー／洗浄（フラックス洗浄）してからフリップチップ接続を行うことで、はんだバンプ５ａの表面の酸化膜を比較的薄くかつ均一に形成した状態でフリップチップ接続できる。
すなわち、はんだペースト１０によってはんだバンプ５ａを形成した後、再度フラックス９を塗布し、再度リフロー／洗浄（フラックス洗浄）を行うことで、はんだバンプ５ａの表面酸化膜の均一化を図ることができる。
このように基板側のはんだバンプ５ａの表面酸化膜の均一化が図られた状態でフラックスレスによるフリップチップ接続を行うことで、はんだバンプ５ａが押圧された際のはんだの外側へのはんだはみ出し形状は、溶融はんだの表面張力によってバンプ（ボール）全周囲的（同心円状）に広がる。または、先端形状が丸みを有したはんだはみ出し形状となる。
すなわち、局所的なはんだはみ出し５ｃの発生を抑制することができ、フラックスレスのフリップチップ接続における隣接バンプ間でのはんだブリッジの発生を低減することができる。
その結果、ＢＧＡ１（半導体装置）のフリップチップ接続における接続信頼性の向上を図ることができる。
また、はんだ押し込み時のはんだのはみ出し状態を全周囲的(同心円状)もしくは丸みを有した形状にすることができるため、隣接バンプ間ブリッジが発生するチップ／基板間隔が小さくなりはんだ押し込み量を大きくすることができ、またはんだバンプ表面の酸化膜が比較的薄く均一であるためはんだバンプ表面の酸化膜の破壊が容易になり、接続に必要なはんだ押し込みを小さくすることができる。その結果、接続可能押し込み領域を大きく確保することができる。
なお、ＢＧＡ１は、半導体チップ４の周囲にチップ部品６がはんだ実装される構造の半導体装置である。つまり、フリップチップ接続用のはんだバンプ５ａをリフロー／洗浄して形成した後にチップ部品６のはんだ８をリフロー／洗浄しており、この段階ではんだバンプ５ａはフラックスが無い状態で、加熱溶融されて表面酸化膜が増厚するため、はんだバンプ５ａの表面酸化膜の均一化が図られていない状態となる。しかしながら、本実施の形態１のＢＧＡ１では、その後、再びはんだバンプ５ａにフラックス９を塗布してリフロー／洗浄（フラックス洗浄）を行ってからフリップチップ接続を行うため、はんだバンプ５ａの表面酸化膜はフラックスの酸化膜除去効果により比較的薄く均一化を図った状態でフリップチップ接続を行うことができる。つまり、半導体チップ４の周囲にチップ部品６等の電子部品をはんだ実装する構造のＢＧＡ１であっても、はんだブリッジの発生を低減してフリップチップ接続における接続信頼性の向上を図ることができる。
また、本実施の形態１のＢＧＡ１の組み立てでは、フリップチップ接続の際に、チップ側のはんだバンプ５ｂが溶融した状態で基板側のはんだバンプ５ａに接触させて押し込んでいる。このようにフリップチップ接続の際に、少なくとも何れか一方のバンプが溶融状態である場合にはバンプ押し込み時にはみ出しバンプが形成され易い。
これは、溶融はんだバンプが、溶融していないはんだバンプに接触して押し込まれると、溶融はんだが凹、溶融していないはんだが凸と、溶融しているはんだが溶融していないはんだを覆うように変形して、溶融していないはんだバンプは急激に昇温され、溶融後に均一に外側に変形することが妨げられるためであり、その結果、図３２に示すような局所的なはんだはみ出し５ｃとなり、隣接バンプ間はんだブリッジに至り易い。
しかしながら、本実施の形態１のＢＧＡ１のフリップチップ接続では、基板側のはんだバンプ５ａを、再度フラックス塗布及びリフロー／洗浄を行ってはんだバンプ５ａの表面酸化膜の均一化を図った上でフリップチップ接続を行うため、何れか一方のバンプが溶融状態である場合にも、溶融はんだの表面張力によってはんだはみ出しをバンプ全周囲的（同心円状）に広げることができ、はんだブリッジの発生を低減することができる。
次に、本実施の形態１の第１変形例について説明する。
図５は本発明の実施の形態１の半導体装置の組み立ての第１変形例を示すフロー図、図６は図５に示すフローにおけるチップ側の組み立ての一部を示す製造フロー図、図７は図５に示すフローにおけるチップ側の組み立ての一部を示す製造フロー図、図８は図５に示すフローにおける基板側の組み立ての一部を示す製造フロー図、図９は図５に示すフローにおける基板側の組み立ての一部を示す製造フロー図である。
本第１変形例は、チップ側のはんだバンプ５ｂを印刷方式で形成し、基板側のはんだバンプ５ａのみにフラックス塗布及びリフロー／洗浄を実施する組み立ての一例を示すものである。
まず、チップ側のフリップチップ接続用のバンプ形成について説明すると、図５のステップＳ２１に示すランド形成済みウエハ準備を行う。ここでは、図６のステップＳ４１に示すウエハ準備により、アルミ電極である複数の電極パッド４ｃと表面を保護する保護膜１２ａとを備えたウエハ（半導体ウエハ）１２を準備する。
その後、ステップＳ４２に示すバンプ下地金属膜形成を行う。ここでは、ウエハ１２の表面の電極パッド４ｃ及び保護膜１２ａ上にバンプ下地金属膜１２ｂを形成する。バンプ下地金属膜は例えばＴｉ、ＮｉＶ、Ｃｕ等が用いられる。
その後、ステップＳ４３に示すエッチングレジスト膜形成を行う。ここでは、フリップチップ接続用の複数のバンプ搭載部にエッチングレジスト膜１２ｃを形成する。
その後、ステップＳ４４に示す下地膜エッチング、レジスト膜除去を行う。まず、エッチングレジスト膜１２ｃをマスクとしてエッチングを行って不必要なバンプ下地金属膜１２ｂを除去し、除去後、エッチングレジスト膜１２ｃを除去する。これにより、ウエハ１２の各電極パッド４ｃ上にバンプ下地金属膜１２ｂが形成された状態となる。
その後、図５のステップＳ２２に示すはんだペースト塗布を行う。ここでは、図７のステップＳ４５のはんだペースト印刷により、メタルマスクである印刷マスク１４を用いた印刷法によりはんだペースト１０を前記バンプ搭載部のバンプ下地金属膜１２ｂ上に形成する。その際、まず、前記バンプ搭載部であるバンプ下地金属膜１２ｂの周囲に印刷マスク１４を配置し、配置後、スキージ１３を用いて印刷法によりバンプ下地金属膜１２ｂ上にはんだペースト１０を印刷する。
その後、図７のステップＳ４６の印刷マスク取り外しを行う。ここでは、ウエハ１２上の印刷マスク１４を取り外す。
その後、図５のステップＳ２３及び図７のステップＳ４７に示すリフロー／洗浄を行う。ここでは、ウエハ１２上のはんだペースト１０をリフローによって所定の温度で加熱して溶融するとともに洗浄（フラックス洗浄）して複数のはんだバンプ５ｂを形成する。
その後、図５のステップＳ２４に示すチップダイシング（図７のステップＳ４８に示すチップ個片化）を行う。ここでは、チップサイズにダイシングを行ってそれぞれに複数のはんだバンプ５ｂが搭載された各半導体チップ４を形成する。
なお、各半導体チップ４の厚さについては、はんだバンプ５ｂの形成後もしくは形成前に所定のウエハ厚までウエハ裏面研摩を行うことで所望のチップ厚に形成することができる。
一方、基板側のフリップチップ接続用のバンプ形成について説明すると、図５のステップＳ３１に示すランド形成済み基板準備を行う。ここでは、図８のステップＳ５１に示す基板準備により、銅ランドである複数のフリップチップ接続用電極２ｃと表面を保護するソルダレジスト膜１１ａと、裏面側に形成された複数のランド端子１１ｂとを備えた多層配線基板である多数個取り基板１１を準備する。
その後、図５のステップＳ３２に示すはんだペースト塗布を行う。ここでは、図８のステップＳ５２のはんだペースト印刷により、メタルマスクである印刷マスク１４を用いた印刷法によりはんだペースト１０を複数のフリップチップ接続用電極２ｃ上に形成する。なお、はんだペースト１０は、例えば、フラックスとはんだを約５０％ずつの体積比で含有させたペースト材であり、まず、フリップチップ接続用電極２ｃの周囲に印刷マスク１４を配置し、配置後、スキージ１３を用いて印刷法によりフリップチップ接続用電極２ｃ上にはんだペースト１０を印刷する。
その後、図８のステップＳ５３の印刷マスク取り外しを行う。ここでは、多数個取り基板１１上の印刷マスク１４を取り外す。
その後、図５のステップＳ３３及び図８のステップＳ５４に示すリフロー／洗浄を行う。ここでは、多数個取り基板１１のフリップチップ接続用電極２ｃ上のはんだペースト１０をリフローによって所定の温度で加熱して溶融するとともに洗浄して複数のはんだバンプ５ａを形成する。
その後、図９のステップＳ５５に示すプロービングを行う。ここでは、多数個取り基板１１上の複数のはんだバンプ５ａにプローブ１５を接触させて電気的検査を行う。
その後、図５のステップＳ３４（図９のステップＳ５６）に示すフラックス塗布を行う。すなわち、多数個取り基板１１上に設けられた複数のはんだバンプ５ａを覆うようにフラックス９を塗布（再塗布）する。
その後、図５のステップＳ３５に示すリフロー／洗浄（図９のステップＳ５７に示すフラックス洗浄）を行う。すなわち、多数個取り基板１１上のフラックス９が塗布された複数のはんだバンプ５ａをリフローによって所定の温度で加熱して洗浄（フラックス洗浄）することで、プロービング痕によるバンプ高さばらつきを無くし、複数のはんだバンプ５ａそれぞれに付着した表面酸化膜を薄くすることができるとともに、この表面酸化膜の均一化を図ることができる。
その後、図９のステップＳ５８に示す基板個片化を行って、それぞれにフリップチップ接続用の複数のはんだバンプ５ａが搭載された配線基板２を形成する。
その後、図５のステップＳ３６に示すフリップチップ接続を行う。ここでは、図７のステップＳ４８に示す複数のはんだバンプ５ｂが搭載された半導体チップ４と、図９のステップＳ５８に示す複数のはんだバンプ５ａが搭載された配線基板２とを用いてフリップチップ接続を行う。
その際、図３のステップＳ１１〜ステップＳ１４に示すフリップチップ接続の方法（フラックスレス）と同様の方法を用いて図７のステップＳ４８の半導体チップ４と、図９のステップＳ５８の配線基板２とをフリップチップ接続し、これにより組み立て完了となる。
次に、本実施の形態１の第２変形例について説明する。
図１０は本発明の実施の形態１の半導体装置の組み立ての第２変形例を示すフロー図、図１１は図１０に示すフローにおけるチップ側の組み立ての一部を示す製造フロー図、図１２は図１０に示すフローにおけるチップ側の組み立ての一部を示す製造フロー図、図１３は図１０に示すフローにおける基板側の組み立ての一部を示す製造フロー図、図１４は図１０に示すフローにおける基板側の組み立ての一部を示す製造フロー図である。
本第２変形例は、チップ側のはんだバンプ５ｂをめっき法によって形成し、一方、基板側のはんだバンプ５ａをマイクロはんだボール搭載方法によって形成するものであり、基板側のはんだバンプ５ａに対してフラックス塗布及びリフロー／洗浄を行う組み立ての一例を示すものである。
まず、チップ側のフリップチップ接続用のバンプ形成について説明すると、図１０のステップＳ６１に示すパッド開口形成済みウエハ準備を行う。ここでは、図１１のステップＳ８１に示すウエハ準備により、バンプ搭載部であり、かつアルミ電極である複数の電極パッド４ｃと、この電極パッド４ｃを開口によって露出させる保護膜１２ａとが形成されたウエハ（半導体ウエハ）１２を準備する。
その後、ステップＳ８２に示すバンプ下地金属膜形成を行う。ここでは、図１０のステップＳ６２に示すＵＢＭ（Under Bump Metal）スパッタにより、ウエハ１２の全面にスパッタ法によりバンプ下地金属膜１２ｂ（ＵＢＭ）を形成する。すなわち、スパッタ法によりウエハ１２の表面の電極パッド４ｃ及び保護膜１２ａ上にバンプ下地金属膜１２ｂを形成する。バンプ下地金属膜は、例えばＴｉ、Ｃｕ等が用いられる。
その後、ステップＳ８３に示すめっきレジスト膜形成を行う。ここでは、まず、図１０のステップＳ６３のめっきレジスト膜形成パターニングを行う。すなわち、ウエハ１２上にスピンコート法によりめっきレジスト膜１２ｄを塗布し、写真製版法によりバンプ搭載部の位置を開口する。
その後、ステップＳ８４に示すめっき膜形成を行う。ここでは、図１０のステップＳ６４のＮｉめっき膜、はんだめっき膜形成を行う。すなわち、図１１のステップＳ８４に示すようにバンプ下地金属膜１２ｂ上に、はんだの拡散バリアとして図示しないＮｉめっき膜を形成し、その後、はんだめっき膜１２ｅを形成する。
その後、ステップＳ８５に示すめっきレジスト膜除去を行う。すなわち、はんだめっき膜１２ｅの周囲のめっきレジスト膜１２ｄを除去する。
その後、図１２のステップＳ８６（図１０のステップＳ６５）に示すフラックス塗布を行う。ここでは、ウエハ１２上の複数のはんだめっき膜１２ｅに対してスピンコート法によりフラックス９を塗布する。
その後、ステップＳ８７のフラックス洗浄（図１０のステップＳ６６のリフロー／洗浄）を行う。ここでは、ウエハ１２上のはんだめっき膜１２ｅをリフローによって所定の温度で加熱して溶融するとともに洗浄して複数のはんだバンプ５ｂを形成する。
その後、ステップＳ８８に示す下地膜エッチングを行う。ここでは、図１０のステップＳ６７に示すＵＢＭエッチングにより、はんだバンプ５ｂの下部以外の露出したバンプ下地金属膜１２ｂを、はんだバンプ５ｂをマスクとしてエッチングして除去する。
なお、必要に応じてウエハ裏面研摩を行ってウエハ１２を所望の厚さにする。
その後、図１０のステップＳ６８に示すチップダイシング（図１２のステップＳ８９に示すチップ個片化）を行う。ここでは、チップサイズにダイシングを行ってそれぞれに複数のはんだバンプ５ｂが搭載された各半導体チップ４を形成する。
一方、基板側のフリップチップ接続用のバンプ形成について説明すると、図１０のステップＳ７１に示すランド形成済み基板準備を行う。ここでは、図１３のステップＳ９１に示す基板準備により、銅ランドである複数のフリップチップ接続用電極２ｃと表面を保護するソルダレジスト膜１１ａとを備えた多層配線基板である多数個取り基板１１を準備する。銅ランド上にはＮｉ／Ａｕめっき、Ｎｉ／Ｐｄ／Ａｕめっき、Ｓｎめっき等を施す場合もある。
その後、図１０のステップＳ７２に示すフラックスペースト塗布を行う。ここでは、図１３のステップＳ９２のフラックス印刷により、メタルマスクである印刷マスク１４を用いた印刷法によりペースト状のフラックス９（フラックスペースト）を複数のフリップチップ接続用電極２ｃ上に塗布する。なお、前記ペースト状のフラックス９は１００％フラックスである。
その後、図１０のステップＳ７３に示すマイクロボール搭載を行う。ここでは、まず、印刷マスク１４を取り除き、その後、図１４のステップＳ９３に示すはんだボール搭載により、バンプ搭載部であるフリップチップ接続用電極２ｃの位置に対応して開口が形成されたボール搭載マスク１６を多数個取り基板１１上の所定位置に配置する。さらに、配置後、ボール搭載マスク１６の前記開口にマイクロボールである小型はんだボール１７を振り入れる。これにより、フリップチップ接続用電極２ｃそれぞれの上のペースト状のフラックス９（フラックスペースト）上に小型はんだボール１７が配置された状態となる。
その後、図１０のステップＳ７４及び図１４のステップＳ９４に示すリフロー／洗浄を行う。ここでは、多数個取り基板１１のフリップチップ接続用電極２ｃのペースト状のフラックス９上に配置された小型はんだボール１７をリフローによって所定の温度で加熱して溶融するとともに洗浄（フラックス洗浄）して複数のはんだバンプ５ａを形成する。
これにより、複数のはんだバンプ５ａそれぞれに付着した表面酸化膜を薄くすることができるとともに、この表面酸化膜の均一化を図ることができる。
その後、図１４のステップＳ９５に示す基板個片化を行って、それぞれにフリップチップ接続用の複数のはんだバンプ５ａが搭載された配線基板２を形成する。
その後、図１０のステップＳ７５に示すフリップチップ接続を行う。ここでは、図１２のステップＳ８９に示す複数のはんだバンプ５ｂが搭載された半導体チップ４と、図１４のステップＳ９５に示す複数のはんだバンプ５ａが搭載された配線基板２とを用いてフリップチップ接続を行う。
その際、図３のステップＳ１１〜ステップＳ１４に示すフリップチップ接続の方法（フラックスレス）と同様の方法を用いて図１２のステップＳ８９の半導体チップ４と図１４のステップＳ９５の配線基板２とをフリップチップ接続し、これにより組み立て完了となる。
以上のように第１変形例及び第２変形例においても、半導体チップ４と配線基板２とをフリップチップ接続する前に基板側のはんだバンプ５ａにフラックス９を供給し、さらにリフロー／洗浄（フラックス洗浄）してからフリップチップ接続を行うことで、はんだバンプ５ａの表面酸化膜を薄くすることができるとともに、この表面酸化膜を均一に形成した状態でフリップチップ接続を行うことができる。
これにより、図２〜図４に示す半導体装置（ＢＧＡ１）の組み立てと同様に、フラックスレスのフリップチップ接続時の局所的なはんだはみ出し５ｃの発生を抑制することができ、その結果、フリップチップ接続における隣接バンプ間でのはんだブリッジの発生を低減することができるとともに、はんだバンプ表面の酸化膜が比較的薄く均一であるためはんだバンプ表面の酸化膜の破壊が容易になり、接続に必要なはんだ押し込みを小さくすることができ、はんだ接合不良の発生を低減することができる。
さらに、前記フリップチップ接続における接続信頼性の向上を図ることができる。
なお、第１変形例及び第２変形例によって得られるその他の効果については、図２〜図４に示す半導体装置（ＢＧＡ１）の組み立てによって得られるその他の効果と同様であるため、その重複説明は省略する。
ここで、フリップチップ接続方法としては、チップ側のはんだバンプ５ｂと基板側のはんだバンプ５ａとを接触させた後、さらに押し込んでバンプ接続を行うフリップチップ接続の手順により効果が得られるため、フリップチップ接続装置内でバンプ溶融接続まで実施する。このようなローカルリフロー方式のフリップチップ接続では、例えば図３で示すフローとチップバンプ加熱溶融での位置合わせをバンプ溶融させずに位置合わせし、その後、ボンディングツールを下降し、接触検知後、ボンディングツールを加熱して接続する場合や、フリップチップ接続時にチップ側のはんだバンプ５ｂにフラックス９を転写させ、チップ側のはんだバンプ５ｂと基板側のはんだバンプ５ａとを位置合わせし、その後、ボンディングツールを下降し、接触検知後、ボンディングツールを加熱して接続させても、ボンディングツール、基板等の膨張により、バンプは押し込まれるため、同様の効果を得ることができる。
次に、本実施の形態１の第３変形例について説明する。
図１５は本発明の実施の形態１の半導体装置の組み立ての第３変形例を示す製造フロー図である。
本第３変形例は、フリップチップ接続の際に、チップ側のはんだバンプ５ｂを基板側のはんだバンプ５ａに対して２段階の動作で押し込むものである。
すなわち、図１５に示すステップＳ１０１のチップ配置により、配線基板２上に基板側のはんだバンプ５ａとチップ側のはんだバンプ５ｂとが対向するように、ボンディングヘッド１８によって支持された半導体チップ４を配置し、その後、チップ側のはんだバンプ５ｂを基板側のはんだバンプ５ａに接触させ、接触後、ステップＳ１０２の第１押し込みに示すように半導体チップ４を配線基板２に対して押し込み量Ｙ１で押し込む。さらに、ステップＳ１０３の第１スクラブに示すように振幅Ｘ１で第１スクラブ動作（周期的な律動）を行う。
その後、ステップＳ１０４の第２押し込みにより押し込み量Ｙ２で半導体チップ４を押し込み、さらにステップＳ１０５の第２スクラブに示すように振幅Ｘ２で第２スクラブ動作を行う。
つまり、チップ側のはんだバンプ５ｂを基板側のはんだバンプ５ａに対して２段階の動作で押し込んでいる。その際、好ましくは第１押し込みの押し込み量Ｙ１を、前記第２押し込みの押し込み量Ｙ２より小さくする。すなわち、Ｙ１＜Ｙ２とする。
これは、はんだバンプ５ａ，５ｂには、高さが高いものと低いものとが存在するため、高さが高いはんだバンプ５ａ，５ｂを小さい押し込み量で先に押し込んでスクラブして接続し、高さが低いはんだバンプ５ａ，５ｂは後から押し込んでスクラブして接続するというものである。
これにより、図３２に示すような局所的なはんだはみ出し５ｃの長さを抑制することができる。すなわち、図１５の第１押し込みにおいて、接続時の溶融はんだバンプの表面酸化膜が破壊されやすい箇所で局所的にはんだのはみ出しが発生しても、第１押し込みの押し込み量Ｙ１が第２押し込みの押し込み量Ｙ２に比較して小さいため（Ｙ１＜Ｙ２）、はんだはみ出し量（長さ）を小さく抑えることができる。
つまり、一般的に隣接バンプ間ブリッジは、バンプ体積が大きく（高バンプ）、はみ出し量が多いものが発生しやすい。したがって、それらバンプに対して、第１押し込みの位置で振幅Ｘ１でスクラブ動作を行うことにより、局所的な表面酸化膜の破壊箇所がバンプの全周囲へ広がるようにし、その後の第２押し込み時も図３２に示すようなはんだはみ出し方向５ｄがバンプ全周囲的（同心円状）になるようにする。これにより、局所的なはんだはみ出し発生を抑制することができ、隣接バンプ間はんだブリッジの発生を防止することができる。
なお、半導体チップ４の前記押し込みでは、２ステップの押し込み動作（押し込みとスクラブとを分けた動作）について説明したが、ステップ動作ではなく、押し込みとスクラブとを同時に実施しても同様の効果を得ることができる。
次に、本実施の形態１の第４変形例について説明する。
図１６は本発明の実施の形態１の半導体装置の組み立ての第４変形例を示す部分断面図である。
図１６に示す第４変形例は、バンプ接続において、チップ側にのみはんだバンプ５ｂが形成されている場合を示すものである。つまり、はんだバンプ５ｂが半導体チップ４のみに設けられており、基板側にはバンプが設けられていない場合のはんだバンプ接続を示している。このようなバンプ接続であっても、溶融はんだバンプが接触後に押し込まれ、はんだバンプ５ｂの表面酸化膜が破壊されるフリップチップ接続であれば、前記図２〜図４に示す半導体装置（ＢＧＡ１）の組み立てや第１変形例〜第３変形例の効果と同様の効果を得ることができる。例えば、チップオンチップ構造のように配線基板がチップの場合や配線基板側にバンプを用いない構成や、チップ側もしくは基板側のいずれか一方にのみはんだバンプを形成した場合でも、局所的なはんだはみ出しを防止することができ、その結果、フリップチップ接続における隣接バンプ間でのはんだブリッジの発生を低減することができ、前記と同様の効果を得ることができる。
（実施の形態２）
図１７は本発明の実施の形態２の比較例の半導体装置におけるフリップチップ接続部の構造を示す拡大部分断面図、図１８は図１７に示す構造の配線基板の端子に対するソルダレジスト膜の開口部の位置を示す平面図、図１９は図１７に示すＡ線で切断した構造を上方から眺めたはんだブリッジ構造を示す平面図である。また、図２０は本発明の実施の形態２の半導体装置における配線基板の端子に対するソルダレジスト膜の開口部の位置を示す平面図、図２１は図２０に示すソルダレジスト膜の開口部にはんだバンプを搭載した際のはんだはみ出し方向を示す平面図、図２２は本発明の実施の形態２の第１変形例の半導体装置における配線基板の端子に対するソルダレジスト膜の開口部の位置を示す平面図である。さらに、図２３は図２２に示すソルダレジスト膜の開口部に搭載されたはんだバンプの構造を示す平面図、図２４は図２２に示すソルダレジスト膜の開口部にはんだバンプを搭載した際のはんだはみ出し方向を示す平面図、図２５は本発明の実施の形態２の第２変形例の半導体装置における配線基板のソルダレジスト膜の開口部にはんだバンプを搭載した際のはんだはみ出し方向を示す平面図、図２６は本発明の実施の形態２の第３変形例の半導体装置における配線基板のソルダレジスト膜の開口部にはんだバンプを搭載した際のはんだはみ出し方向を示す平面図である。
本実施の形態２は、フリップチップ接続が行われて組み立てられた半導体装置（例えば、図１に示すＢＧＡ１等）において、半導体チップとフリップチップ接続する配線基板２の構造により、フリップチップ接続時の局所的なはんだはみ出しの発生を抑制するものである。
なお、本実施の形態２では、図１７、図１９の比較例の図に示すはんだブリッジ（バンプ間ブリッジ）について、基板表面の絶縁膜の凹凸（開口部のパターン）を、フリップチップ接続用電極２ｃの外形パターン（ランドメタル形状）との関係で、隣接バンプ間ブリッジが発生しにくい平面視の形状とする場合を説明する。
はんだバンプにおいては、バンプ表面の酸化膜が薄く均一である場合、基板表面とチップ表面の間隙が狭くなるにつれて、図１９に示すようなはんだはみ出し５ｃが大きくなる傾向がある。
ここで、図１７、図１９におけるはんだバンプ５は、電源やグランドのようにそれぞれの複数バンプが共通の大きなメタルランド（フリップチップ接続用電極２ｃ）上に形成された場合であり、グランドと電源のように種類が違うメタルランド（フリップチップ接続用電極２ｃ）の境界の部分を示している。
例えば、配線基板２のメタルランド（フリップチップ接続用電極２ｃ）の形状により、基板表面の絶縁膜であるソルダレジスト膜２ｅに凹部２ｈがあると、図１７に示すように、はんだはみ出し方向５ｄはその方向（凹部２ｈに向かって）に進む傾向がある。したがって、最短ピッチの方向（最も近傍）へのはんだはみ出し５ｃとなるようなランド形状は、隣接バンプ間ブリッジが発生する押し込み量を減少させ、設定可能押し込み量の範囲が減少して接合マージンを低下させ、その結果、はんだブリッジに至る。
つまり、フリップチップ接続の隣り合ったバンプ間において、図１８に示すように、メタルランドであるフリップチップ接続用電極２ｃの平面視の外形パターン２ｆと、フリップチップ接続用電極２ｃの平面視のソルダレジスト膜２ｅの開口部パターン（バンプ搭載部パターン）２ｄとの距離が最も短くなる最短部分２ｇが、はんだバンプ５間でお互いに向かい合った位置に配置されていると、はんだブリッジを引き起こし易い。
そこで、本実施の形態２では、フリップチップ接続の隣り合ったバンプ間において、配線基板２におけるフリップチップ接続用電極２ｃの平面視の外形パターン２ｆと、フリップチップ接続用電極２ｃの平面視のソルダレジスト膜２ｅの開口部パターン（バンプ搭載部パターン）２ｄとの距離が最も短くなる最短部分２ｇが、前記バンプ間でお互いに向かい合わない位置に配置されている。
例えば、図２０に示すフリップチップ接続用電極２ｃの平面視の外形パターン２ｆと、フリップチップ接続用電極２ｃの平面視のソルダレジスト膜２ｅの開口部パターン２ｄとにおける最短部分２ｇは、外形パターン２ｆと開口部パターン２ｄとの平面視での距離Ｌが最短となる部分であり、図２１に示すように、それぞれ隣接するはんだバンプ５からのお互いのはんだはみ出し方向５ｄが同一の方向となるような位置に配置されている。
つまり、最短ピッチ（最も近傍）のバンプ（開口部パターン２ｄ）間の中点とランド（外形パターン２ｆ）間の中点の位置をずらすことで、はんだはみ出し方向５ｄが向かい合わないように最短部分２ｇを配置している。
また、図２２〜図２４に示す本実施の形態２の第１変形例においては、お互いに同一の方向を向いたはんだはみ出し方向５ｄが、はんだバンプ５の対角方向（斜め方向）になるようにそれぞれの最短部分２ｇが配置されており、この場合、さらにバンプ間スペースを設けることができるため、好ましい構造である。
図２５及び図２６は、シグナルバンプのように孤立ランドの場合の一例を示している。図２５に示す本実施の形態２の第２変形例では、孤立ランドであるフリップチップ接続用電極２ｃの最短部分２ｇが、前記バンプ間でお互いのはんだはみ出し方向５ｄがそれぞれ異なった方向となるような位置に配置されている。
さらに、図２６に示す本実施の形態２の第３変形例では、孤立ランドであるフリップチップ接続用電極２ｃの最短部分２ｇが、前記バンプ間でお互いのはんだはみ出し方向５ｄが同一の方向となるような位置に配置されている。図２６の構造では、最長ピッチ方向へはんだがはみ出す傾向を持たせることができる。
以上のように、第１変形例〜第３変形例を含む本実施の形態２の半導体装置によれば、配線基板２におけるフリップチップ接続用電極２ｃの平面視の外形パターン２ｆと、フリップチップ接続用電極２ｃの平面視のソルダレジスト膜２ｅの開口部パターン２ｄとの距離が最も短くなる最短部分２ｇが、バンプ間でお互いに向かい合わない位置に配置されていることで、フリップチップ接続における隣接バンプ間でのはんだブリッジの発生を低減することができる。
その結果、半導体装置のフリップチップ接続における接続信頼性の向上を図ることができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態２では、基板側のランド（フリップチップ接続用電極２ｃ）ではんだブリッジの発生を低減する手段を説明したが、前記実施の形態２の手段は、チップ側のランド（電極パッド４ｃ）に適用することも可能である。
また、前記実施の形態１で説明した基板側のはんだバンプ５ａに対して、フラックス９を塗布し、さらにリフロー／洗浄（フラックス洗浄）してからフリップチップ接続を行う技術は、チップ側のはんだバンプ５ｂに適用してもよく、基板側のはんだバンプ５ａに適用した場合と同様の効果を得ることができる。
また、前記実施の形態１で説明した図２〜図４に示す半導体装置の組み立て技術や第１変形例〜第４変形例の技術、さらに実施の形態２で説明した半導体装置の構造の技術や実施の形態２の第１変形例〜第３変形例の技術は、それぞれを組み合わせた技術としてもよく、それぞれ単独の技術としてもよい。
本発明は、フリップチップ接続が行われる電子装置の組み立てに好適である。
１ ＢＧＡ（半導体装置）
２ 配線基板
２ａ 上面
２ｂ 下面
２ｃ フリップチップ接続用電極
２ｄ 開口部パターン（バンプ搭載部パターン）
２ｅ ソルダレジスト膜
２ｆ 外形パターン
２ｇ 最短部分
２ｈ 凹部
３ アンダーフィル
４ 半導体チップ
４ａ 主面
４ｂ 裏面
４ｃ 電極パッド
４ｄ 保護膜
５，５ａ，５ｂ はんだバンプ（バンプ、バンプ電極、はんだボール）
５ｃ はんだはみ出し
５ｄ はんだはみ出し方向
６ チップ部品（電子部品）
７ はんだボール（外部端子）
８ はんだ
９ フラックス
１０ はんだペースト
１１ 多数個取り基板
１１ａ ソルダレジスト膜
１１ｂ ランド端子
１２ ウエハ
１２ａ 保護膜
１２ｂ バンプ下地金属膜
１２ｃ エッチングレジスト膜
１２ｄ めっきレジスト膜
１２ｅ はんだめっき膜
１３ スキージ
１４ 印刷マスク
１５ プローブ
１６ ボール搭載マスク
１７ 小型はんだボール
１８ ボンディングヘッド
１８ａ 排気系
１９ ボンディングステージ
１９ａ 排気系

Claims (16)

  1. 上面と、前記上面と反対側の下面とを有し、前記上面に複数のフリップチップ接続用電極が形成された配線基板と、
    前記配線基板の前記上面にフリップチップ接続によって搭載された半導体チップと、
    前記配線基板の前記下面に設けられた複数の外部端子と、
    を有し、
    前記フリップチップ接続の隣り合ったバンプ間において、前記フリップチップ接続用電極の平面視の外形パターンと前記フリップチップ接続用電極の平面視のバンプ搭載部パターンとの距離が最も短くなる最短部分が、前記バンプ間でお互いに向かい合わない位置に配置されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記最短部分が、前記バンプ間でお互いのはんだはみ出し方向が同一の方向となるような位置に配置されていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記最短部分が、前記バンプ間でお互いのはんだはみ出し方向が異なった方向となるような位置に配置されていることを特徴とする半導体装置。
  4. （ａ）上面と、前記上面と反対側の下面とを有し、前記上面に複数のフリップチップ接続用電極が形成された配線基板を準備する工程と、
    （ｂ）複数のバンプ電極それぞれが電極パッド上に形成された半導体チップを準備する工程と、
    （ｃ）前記配線基板の前記フリップチップ接続用電極それぞれにはんだボールを形成する工程と、
    （ｄ）前記（ｃ）工程の後、複数の前記はんだボールにフラックスを塗布し、その後、複数の前記はんだボールのリフロー／洗浄を行う工程と、
    （ｅ）前記半導体チップの前記複数のバンプ電極と前記配線基板の複数の前記はんだボールとをフリップチップ接続する工程と、
    を有することを特徴とする半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、前記（ｃ）工程では、前記フリップチップ接続用電極にはんだペーストを塗布した後、リフロー／洗浄を行って前記はんだボールを形成することを特徴とする半導体装置の製造方法。
  6. 請求項４記載の半導体装置の製造方法において、前記（ｅ）工程で前記フリップチップ接続を行う際に、少なくともチップ側の前記バンプ電極か、もしくは基板側の前記はんだボールの何れかを溶融した状態で接続することを特徴とする半導体装置の製造方法。
  7. 請求項４記載の半導体装置の製造方法において、前記配線基板の前記上面の前記半導体チップの周囲に電子部品がはんだ実装されていることを特徴とする半導体装置の製造方法。
  8. 請求項４記載の半導体装置の製造方法において、前記（ｅ）工程で前記フリップチップ接続を行う際に、前記半導体チップを第１押し込みと、前記第１押し込み後の第２押し込みとの２段階の押し込みによって前記配線基板に対して押し込んで前記フリップチップ接続を行うことを特徴とする半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、前記第１押し込みの押し込み量は、前記第２押し込みの押し込み量より小さいことを特徴とする半導体装置の製造方法。
  10. （ａ）上面と、前記上面と反対側の下面とを有し、前記上面に複数のフリップチップ接続用電極が形成された配線基板を準備する工程と、
    （ｂ）複数のバンプ電極それぞれが電極パッド上に形成された半導体チップを準備する工程と、
    （ｃ）前記配線基板の前記フリップチップ接続用電極それぞれにフラックスペーストを塗布する工程と、
    （ｄ）前記フリップチップ接続用電極それぞれの上の前記フラックスペーストにはんだボールを配置する工程と、
    （ｅ）前記（ｄ）工程の後、複数の前記はんだボールのリフロー／洗浄を行う工程と、
    （ｆ）前記半導体チップの前記複数のバンプ電極と前記配線基板の複数の前記はんだボールとをフリップチップ接続する工程と、
    を有することを特徴とする半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、前記（ｆ）工程で前記フリップチップ接続を行う際に、少なくともチップ側の前記バンプ電極か、もしくは基板側の前記はんだボールの何れかを溶融した状態で接続することを特徴とする半導体装置の製造方法。
  12. 請求項１０記載の半導体装置の製造方法において、前記配線基板の前記上面の前記半導体チップの周囲に電子部品がはんだ実装されていることを特徴とする半導体装置の製造方法。
  13. 請求項１０記載の半導体装置の製造方法において、前記（ｆ）工程で前記フリップチップ接続を行う際に、前記半導体チップを第１押し込みと、前記第１押し込み後の第２押し込みとの２段階の押し込みによって前記配線基板に対して押し込んで前記フリップチップ接続を行うことを特徴とする半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、前記第１押し込みの押し込み量は、前記第２押し込みの押し込み量より小さいことを特徴とする半導体装置の製造方法。
  15. （ａ）上面と、前記上面と反対側の下面とを有し、前記上面の複数のフリップチップ接続用電極にはんだボールが形成された配線基板を準備する工程と、
    （ｂ）複数のバンプ電極それぞれが電極パッド上に形成された半導体チップを準備する工程と、
    （ｃ）前記半導体チップの前記複数のバンプ電極と前記配線基板の複数の前記はんだボールとをフリップチップ接続する工程と、
    を有し、
    前記（ｃ）工程での前記フリップチップ接続時に、前記半導体チップを第１押し込みと、前記第１押し込み後の第２押し込みとの２段階の押し込みによって前記配線基板に対して押し込んで前記フリップチップ接続を行うことを特徴とする半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、前記第１押し込みの押し込み量は、前記第２押し込みの押し込み量より小さいことを特徴とする半導体装置の製造方法。
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