JP5991915B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 205
- 238000004519 manufacturing process Methods 0.000 title claims description 37
- 229910000679 solder Inorganic materials 0.000 claims description 500
- 239000000463 material Substances 0.000 claims description 375
- 238000000034 method Methods 0.000 claims description 130
- 239000000758 substrate Substances 0.000 claims description 59
- 239000003566 sealing material Substances 0.000 claims description 36
- 239000011347 resin Substances 0.000 claims description 33
- 229920005989 resin Polymers 0.000 claims description 33
- 238000007789 sealing Methods 0.000 claims description 9
- 229920001187 thermosetting polymer Polymers 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 description 34
- 238000010438 heat treatment Methods 0.000 description 33
- 230000004048 modification Effects 0.000 description 33
- 238000012986 modification Methods 0.000 description 33
- 239000010949 copper Substances 0.000 description 31
- 239000010410 layer Substances 0.000 description 30
- 230000008569 process Effects 0.000 description 29
- 238000002360 preparation method Methods 0.000 description 18
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 17
- 229910052802 copper Inorganic materials 0.000 description 17
- 238000000576 coating method Methods 0.000 description 16
- 230000004907 flux Effects 0.000 description 16
- 239000002245 particle Substances 0.000 description 16
- 239000004020 conductor Substances 0.000 description 13
- 239000002184 metal Substances 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000010931 gold Substances 0.000 description 11
- 238000002844 melting Methods 0.000 description 10
- 230000008018 melting Effects 0.000 description 10
- 238000007639 printing Methods 0.000 description 10
- 239000002994 raw material Substances 0.000 description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 9
- 230000007423 decrease Effects 0.000 description 9
- 238000007747 plating Methods 0.000 description 9
- 238000000151 deposition Methods 0.000 description 8
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- 239000011810 insulating material Substances 0.000 description 8
- 230000001603 reducing effect Effects 0.000 description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 7
- 229910052737 gold Inorganic materials 0.000 description 7
- 238000000926 separation method Methods 0.000 description 7
- 239000002313 adhesive film Substances 0.000 description 6
- 238000005520 cutting process Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- QCEUXSAXTBNJGO-UHFFFAOYSA-N [Ag].[Sn] Chemical compound [Ag].[Sn] QCEUXSAXTBNJGO-UHFFFAOYSA-N 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 5
- 238000009713 electroplating Methods 0.000 description 5
- 238000005304 joining Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007772 electroless plating Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 239000011162 core material Substances 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000000843 powder Substances 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 229910017944 Ag—Cu Inorganic materials 0.000 description 1
- 229910020830 Sn-Bi Inorganic materials 0.000 description 1
- 229910018728 Sn—Bi Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- PQIJHIWFHSVPMH-UHFFFAOYSA-N [Cu].[Ag].[Sn] Chemical compound [Cu].[Ag].[Sn] PQIJHIWFHSVPMH-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000012792 core layer Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000000383 hazardous chemical Substances 0.000 description 1
- 239000011796 hollow space material Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 210000001503 joint Anatomy 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 229910000969 tin-silver-copper Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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Description
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
<半導体装置>
図1は本実施の形態の半導体装置のチップ搭載面側の全体構造を示す平面図である。また、図2は、図1のA−A線に沿った断面図である。また、図3は、図1に示す半導体チップの表面(配線基板との対向面)側を示す平面図である。また、図4は、図1に示す半導体チップを取り除き、配線基板のチップ搭載面側を示す平面図、図5は、1に示す半導体装置の裏面(実装面)側を示す平面図である。なお、図2〜図5では、本実施の形態の半導体装置1が備えるパッド2dや端子11形状を見易く示すため、複数のパッド2dや端子11それぞれの平面寸法について、以下で例示的に説明する寸法よりも大きく示している。
次に、図2に示すパッド2dと端子11の接合部周辺の詳細な構造について説明する。図6は、図4のB部において、端子と突起電極の平面的位置関係を示す拡大平面図である。また、図7は図6のC−C線に沿った拡大断面図、図8は図6のD−D線に沿った拡大断面図である。また、図9は、図7に示す配線基板に突起電極を接続する前に、予め半田材を塗布した状態を示す拡大断面図である。
次に、本実施の形態の半導体装置の製造方法について説明する。本実施の形態における半導体装置1は、図10に示すフローに沿って製造される。図10は、本実施の形態の半導体装置の製造工程の概要を示す説明図である。各工程の詳細については、図11〜図31を用いて、以下に説明する。
まず、図10に示す基板準備工程では、図11および図12に示す配線基板20を準備する。図11は、図10に示す基板準備工程で準備する配線基板の全体構造を示す平面図、図12は図11のE−E線に沿った拡大断面図である。
図10に示す半導体チップ準備工程では、上述した図3に示す半導体チップ2を準備する。図15は、図10に示すウエハ準備工程で準備する半導体ウエハを示す斜視図、図16は、図15に示す半導体ウエハの一つのチップ領域に形成されたパッドの周辺を示す拡大断面図である。また、図17は図16に示す複数のパッド上に突起電極を形成した状態を示す拡大断面図、図18は、図17に示す突起電極の先端面上に半田材を取り付けた状態を示す拡大断面図、図19は図18に示すマスクを取り除いた状態を示す拡大断面図、図20は、図19に示す半田材を加熱して、ドーム形状に変形させた状態を示す拡大断面図である。
図10に示すチップ搭載工程では、図21に示すように、半導体チップ2を、表面2aが配線基板20の上面3aと対向するように配線基板20上に配置し、複数の端子11と複数のパッド2dを電気的に接続する。図21は、図12に示す配線基板上に半導体チップを搭載した状態を示す拡大断面図である。また、図22は、配線基板上に半導体チップを配置した時の突起電極と端子の平面的位置関係を示す拡大平面図である。また、図23は図22のC−C線に沿った拡大断面図、図24は図22のD−D線に沿った拡大断面図である。また、図25は、図23に示す対向配置された半田材を接触させた状態を示す拡大断面図、図26は図24に示す対向配置された半田材を接触させた状態を示す拡大断面図である。また、図27は、図25に示す接触した半田材が一体化した状態を示す拡大断面図、図28は図26に示す接触した半田材が一体化した状態を示す拡大断面図である。
次に、図10に示す封止工程では、図29に示すように、半導体チップ2の表面2aと、配線基板20の上面3aの間にアンダフィル樹脂6を供給して、パッド2dと端子11の接合部を封止する。図29は図21に示す半導体チップと配線基板の間にアンダフィル樹脂を供給した状態を示す拡大断面図である。本工程では、例えば半導体チップ2の側面2cの外側に樹脂供給用のノズル27を配置して、例えば熱硬化性樹脂であるアンダフィル樹脂6を半導体チップ2の表面2aと、配線基板20の上面3aの間に供給する。これにより、パッド2d、突起電極4、半田材5および端子11の各接合部を一括して封止することができる。このように、パッド2dと端子11の接合部をアンダフィル樹脂6により封止することで、接合部にかかる応力を、アンダフィル樹脂6を介して分散させることができるので、パッド2dと端子11の接続信頼性を向上させる観点から好ましい。ただし、本実施の形態で説明する技術は、アンダフィル樹脂6を用いる半導体装置に限って適用されるものではなく、本実施の形態に対する変形例としては、図29に示すアンダフィル樹脂6を配置しない半導体装置に適用することもできる。この場合、図10に示す封止工程は省略することができる。また、アンダフィル樹脂6を用いる場合であっても、本実施の形態のように、半導体チップ2を配線基板20上に配置してからアンダフィル樹脂6を半導体チップ2と配線基板20との間に供給するのではなく、予め配線基板20のチップ搭載領域にアンダフィル樹脂6を配置してから半導体チップ2を配線基板20上に配置してもよい。
次に、図10に示すボールマウント工程では、図30に示すように、配線基板20の下面3bに形成された複数のランド12に複数の半田ボール13を接合する。図30は、図29に示す配線基板の上下を反転させた後、複数のランド上に半田ボールを接合した状態を示す拡大断面図である。本工程では、図30に示すように配線基板20を反転させた後、配線基板20の下面3bにおいて露出する複数のランド12のそれぞれの上に半田ボール13を配置した後、加熱することで複数の半田ボール13とランド12を接合する。本工程により、複数の半田ボール13は、配線基板20を介して半導体チップ2と電気的に接続される。ただし、本実施の形態で説明する技術は、半田ボール13を接合した、所謂BGA(Ball Grid Array)型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール13を形成せず、ランド12を露出させた状態、あるいはランド12に半田ボール13よりも薄く半田ペーストを塗布した状態で出荷する、所謂LGA(Land Grid Array)型の半導体装置に適用することができる。
次に、図10に示す個片化工程では、図31に示すように、配線基板20を製品形成領域20a毎に分割する。図31は図30に示す多数個取りの配線基板を個片化した状態を示す平面図(下面図)である。本工程では、図31に示すように、ダイシングライン(ダイシング領域)20cに沿って配線基板20を切断し、個片化された複数の半導体装置1を取得する。切断方法は特に限定されないが、例えばダイシングブレード(回転刃)を用いて配線基板を切削切断する方法を用いることができる。
上記実施の形態1では、幅広部11wおよび幅狭部11nを有する端子11のうち、幅狭部11nと重なる位置に突起電極4を接合することで、半田材5のはみ出し量を低減させる技術について説明した。本実施の形態では、隣り合う幅広部11wの間に幅狭部11nを設けた端子11のうち、幅狭部11nと重なる位置に突起電極4を接合することで、上記実施の形態1よりも、さらに安定的に半田材5のはみ出し量を制御する技術について説明する。
次に、図32〜図35に示す、本実施の形態の半導体装置の製造方法について、説明する。本実施の形態の半導体装置は、上記実施の形態1で説明した半導体装置の製造方法と同様に製造することができる。詳しくは、本実施の形態の場合には、上記した図10に示す基板準備工程において、配線基板20(図11参照)の製品形成領域20aに形成された複数の端子11のそれぞれが、図32〜図35に示すように、複数の幅広部11wの間に幅狭部11nが連結されている点では上記実施の形態1と相違する。また、本実施の形態の場合には、上記したチップ搭載工程において、隣り合う幅広部11w1、11w2の間に突起電極4の先端面4sの中心が位置するように配置する点では、上記実施の形態1と相違する。その他の点では上記実施の形態1と同様に製造することができるので、重複する説明は省略する。
まず、図40に示す基板準備工程では、図41に示すように、配線基板20Aを準備する。図41は、図12に対する変形例を示す拡大断面図である。本実施の形態で準備する図41に示す配線基板20は、製品形成領域20aに形成された端子11の形状、および端子11に形成された半田材5aの形状が上記実施の形態1と相違する。すなわち、図37を用いて説明したように、本実施の形態で準備する配線基板20A(図41参照)が備える複数の端子11のそれぞれは、幅狭部11nの一方の端部NE1に幅広部11w1が接続され、他方の端部NE2に幅広部11w2が接続されている点で上記実施の形態1で説明した配線基板20と相違する。
次に、図40に示す封止材配置工程では、図42および図43に示すように、配線基板20Aの製品形成領域20aのチップ搭載領域2p1上に絶縁性の封止材6Aを配置する。図42は、図41に示す配線基板の製品形成領域に封止材を配置した状態を示す拡大断面図である。また、図43は、図42に示す製品形成領域を示す拡大平面図である。
また、図40に示すチップ搭載工程では、図44に示すように、半導体チップ2を、表面2aが配線基板20Aの上面3aと対向するようにチップ搭載領域2p1上に配置し、複数の端子11と複数のパッド2dを電気的に接続する。図44は、図42に示す配線基板上に半導体チップを搭載した状態を示す拡大断面図である。また、図45は、配線基板上に半導体チップを配置した時の突起電極と端子の平面的位置関係を示す拡大平面図である。また、図46は図45のC−C線に沿った拡大断面図、図47は図45のD−D線に沿った拡大断面図である。また、図48は、図46に示す接触した半田材が一体化した状態を示す拡大断面図、図49は図47に示す接触した半田材が一体化した状態を示す拡大断面図である。また、図50は、図49に対する検討例を示す拡大断面図である。
上記の通り、本実施の形態の基本的な構成について説明したが、本実施形態は、種々の変形例を適用することができる。以下では、本実施の形態の好ましい態様について、変形例を交えてさらに説明する。
<幅広部の延在距離>
まず、図33に示す幅広部11w1、11w2のX方向の長さL2、L3について説明する。図51は、図33に対する変形例である端子を示す拡大平面図である。図51に示す端子30は、幅広部11w1、11w2の長さL2、L3が幅(Y方向の長さ)W2、幅(Y方向の長さ)W3よりも、それぞれ短くなっている点で図33に示す端子11と相違する。その他の点では、図33に示す端子11と同様である。上述したように、例えば印刷法により端子30上に半田材を塗布した後、該半田材を加熱して溶融させた場合、溶融半田は、端子30の形状に応じて変形する。すなわち、一定方向に延びる金属パターンにおいて、幅の広い部分と幅の狭い分が存在する場合、溶融半田は幅の広い部分に向かって集まり易いという傾向がある。
<幅狭部の延在距離>
次に、端部NE1、NE2の離間距離L1、すなわち、幅狭部11nの延在距離について説明する。図52は、図33に対する他の変形例である端子を示す拡大平面図である。図52に示す端子31は、幅広部11w1、11w2の離間距離L1、すなわち、幅狭部11nのX方向に沿った延在距離が、突起電極4の幅WBよりも短くなっている点で図33に示す端子11と相違する。その他の点では、図33に示す端子11と同様である。
<端子の形状>
次に、幅広部11w1と幅広部11w2に接続される部材の形状を揃えた変形例について説明する。図53は、図33に対する他の変形例である端子を示す拡大平面図である。図53に示す端子32は、幅広部11w1が幅狭部11nと接続される辺の反対側に幅狭部11n3が形成されている点で図33に示す端子11と相違する。その他の点では、図33に示す端子11と同様である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
2 半導体チップ
2a 表面(主面)
2b 裏面(主面)
2c 側面
2d パッド(電極パッド、ボンディングパッド、チップ電極)
2d1 第1列目パッド
2d2 第2列目パッド
2e 配線
2f、2g 絶縁膜
2h 開口部
2p1 チップ搭載領域
3、20、20A、35 配線基板(基材、インタポーザ)
3a 上面(チップ搭載面、表面)
3b 下面(実装面、裏面)
3c 側面
4 突起電極(バンプ電極、柱状電極)
4s 先端面
5、5n、5w 半田材
5a、5a1、5a2、5a3 半田材(第1半田材)
5b 半田材(第2半田材)
6 アンダフィル樹脂(封止体)
6A 封止材
11、30、31、32 端子(ボンディングリード、電極)
11a 第1列目端子(第1列目ボンディングリード)
11b 第2列目端子(第2列目ボンディングリード)
11c 上面
11d 側面
11n、11n2、11n3 幅狭部(幅細部)
11w、11w1、11w2 幅広部(幅太部)
12 ランド(端子、電極)
13 半田ボール
14 配線
15 絶縁層
15a 上面
15b 下面
16、17 ソルダレジスト膜(絶縁膜)
16a、17a 開口部
20a 製品形成領域
20b 枠部(枠体)
20c ダイシングライン(ダイシング領域)
25 ウエハ(半導体ウエハ)
25a チップ領域
25b スクライブライン(スクライブ領域)
26 マスク
26a 貫通孔
27 ノズル
31、36 半導体チップ
FL フラックス(フラックス成分)
H1、H2 辺
L1 距離
L2、L3 長さ
Ms 溶融半田
NF 粘着膜
NE1、NE2 端部(連結部)
P1 距離
Pss 半田ペースト
Pws 半田粒子
W1、W2、W3、W4、W5、W6、WB 幅
Claims (12)
- 以下の工程を含む半導体装置の製造方法:
(a)チップ搭載面、前記チップ搭載面に形成された複数の端子、および前記複数の端子上にそれぞれ配置された複数の第1半田材、を備える配線基板を準備する工程;
ここで、
前記複数の端子のそれぞれは、第1部分と、第2部分と、第3部分と、を有し、
平面視において、前記第1部分、前記第2部分および前記第3部分は、第1方向に沿って配置されており、
平面視において、前記第1部分は、前記第2部分と前記第3部分との間に配置されており、
平面視において、前記第2部分および前記第3部分のそれぞれの幅は、前記第1部分の幅よりも大きく、
前記第1部分、前記第2部分および前記第3部分のそれぞれの幅は、前記第1方向と直交する第2方向に沿った長さであり、
平面視において、前記第2部分の面積と前記第3部分の面積とが互いに等しくなっており、
(b)前記(a)工程の後、半導体チップの表面が前記配線基板の前記チップ搭載面と対向するように前記半導体チップを前記配線基板上に配置し、前記半導体チップの前記表面に形成された複数のパッドと前記配線基板の前記複数の端子を、前記複数のパッドにそれぞれ形成された複数の突起電極および前記複数の第1半田材を介して、それぞれ電気的に接続する工程;
ここで、
平面視において、前記複数の端子は、互いに隣り合って配置されており、
前記(b)工程では、前記複数の突起電極のそれぞれの中心が前記第2部分と前記第3部分との間に位置するように、前記半導体チップを前記配線基板上に配置する。 - 請求項1において、
前記第2部分の幅と前記第3部分の幅とが互いに等しくなっている、半導体装置の製造方法。 - 請求項2において、
前記複数の突起電極のそれぞれの端面には、第2半田材が形成されており、
前記(b)工程では、前記複数の第1および第2半田材を溶融させて互いに接合する、半導体装置の製造方法。 - 請求項3において、
前記複数の第1半田材のそれぞれは、
前記複数の端子の前記第1部分上に位置する第4部分と、
前記複数の端子の前記第2部分上に位置する第5部分と、
前記複数の端子の前記第3部分上に位置する第6部分と、
を有し、
前記(a)工程において、前記複数の第1半田材の前記第4部分の厚さは、前記複数の端子の前記第5部分および前記第6部分の厚さよりも薄い、半導体装置の製造方法。 - 請求項4において、
以下の工程を更に含む半導体装置の製造方法:
(c)前記(a)工程の後で、かつ、前記(b)工程の前に、前記配線基板の前記チップ搭載面のチップ搭載領域を覆うように絶縁性の封止材を配置する工程。 - 請求項5において、
前記封止材には熱硬化性樹脂が含まれる、半導体装置の製造方法。 - 請求項3において、
前記(b)工程では、平面視において、前記複数の突起電極のそれぞれの先端面の一部が、前記第2部分および前記第3部分と重なるように前記複数の突起電極を配置する、半導体装置の製造方法。 - 請求項3において、
前記複数の第1半田材のそれぞれは、
前記複数の端子の前記第1部分上に位置する第4部分と、
前記複数の端子の前記第2部分上に位置する第5部分と、
前記複数の端子の前記第3部分上に位置する第6部分と、
を有し、
前記(b)工程では、平面視において、前記複数の突起電極のそれぞれの先端面の一部が、前記第5部分および前記第6部分と重なるように前記複数の突起電極を配置する、半導体装置の製造方法。 - 請求項3において、
前記第2部分の前記第1方向に沿った長さは、前記第2部分の幅よりも大きく、
前記第3部分の前記第1方向に沿った長さは、前記第3部分の幅よりも大きい、半導体装置の製造方法。 - 請求項3において、
前記(a)工程で準備する前記配線基板は、
前記チップ搭載面を覆い、かつ前記複数の端子が露出するように形成された絶縁膜と、
前記絶縁膜に覆われ、かつ前記複数の端子と電気的に接続されている複数の配線と、
を備え、
前記複数の端子のそれぞれは、
前記複数の配線のうちの第1配線と前記第1配線が電気的に接続される第3部分との間に配置される第4部分と、
前記第2部分を介して前記第1部分の反対側に接続される第5部分と、
を有し、
前記第4部分は、前記第2方向に沿って、前記第2部分の幅および前記第3部分の幅よりも小さい幅を有し、
前記第5部分は、前記第2方向に沿って、前記第4部分の幅と等しい幅を有する、半導体装置の製造方法。 - 請求項3において、
前記複数の突起電極のそれぞれの先端面は、平面視において、前記第2部分および前記第3部分と重ならない、半導体装置の製造方法。 - 請求項4において、
以下の工程を更に含む半導体装置の製造方法:
(c)前記(b)工程の後、前記配線基板の前記チップ搭載面と前記半導体チップの間に樹脂を供給し、前記半導体チップの前記複数のパッドと前記配線基板の前記複数の端子の接合部を封止する工程。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012286078A JP5991915B2 (ja) | 2012-12-27 | 2012-12-27 | 半導体装置の製造方法 |
TW102137513A TWI600094B (zh) | 2012-12-27 | 2013-10-17 | Semiconductor device manufacturing method and semiconductor device |
US14/138,164 US9455240B2 (en) | 2012-12-27 | 2013-12-23 | Method of manufacturing semiconductor device and semiconductor device |
KR1020130164610A KR20140085359A (ko) | 2012-12-27 | 2013-12-26 | 반도체 장치의 제조 방법 및 반도체 장치 |
CN201320878884.1U CN203787415U (zh) | 2012-12-27 | 2013-12-27 | 半导体装置 |
CN201310741302.XA CN103903995A (zh) | 2012-12-27 | 2013-12-27 | 半导体装置的制造方法及半导体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012286078A JP5991915B2 (ja) | 2012-12-27 | 2012-12-27 | 半導体装置の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2014127706A JP2014127706A (ja) | 2014-07-07 |
JP2014127706A5 JP2014127706A5 (ja) | 2015-09-10 |
JP5991915B2 true JP5991915B2 (ja) | 2016-09-14 |
Family
ID=50995260
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012286078A Expired - Fee Related JP5991915B2 (ja) | 2012-12-27 | 2012-12-27 | 半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US9455240B2 (ja) |
JP (1) | JP5991915B2 (ja) |
KR (1) | KR20140085359A (ja) |
CN (2) | CN203787415U (ja) |
TW (1) | TWI600094B (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5626460B2 (ja) * | 2011-04-27 | 2014-11-19 | 株式会社村田製作所 | 電子部品モジュールの製造方法及び電子部品モジュール |
US9881962B2 (en) * | 2013-12-10 | 2018-01-30 | Sony Corporation | Semiconductor apparatus, solid state imaging device, imaging apparatus and electronic equipment, and manufacturing method thereof |
CN105762087B (zh) * | 2014-08-13 | 2019-01-11 | 台湾积体电路制造股份有限公司 | 用于迹线上凸块芯片封装的方法和装置 |
KR20160090705A (ko) * | 2015-01-22 | 2016-08-01 | 에스케이하이닉스 주식회사 | 패키지 기판 및 이를 이용한 반도체 패키지 |
JP6588214B2 (ja) * | 2015-03-19 | 2019-10-09 | 新光電気工業株式会社 | 電子部品装置と電子部品装置の製造方法 |
JP6704175B2 (ja) * | 2016-01-27 | 2020-06-03 | パナソニックIpマネジメント株式会社 | Ledモジュール及びそれを用いた照明器具 |
JP7167721B2 (ja) * | 2019-01-10 | 2022-11-09 | 株式会社デンソー | 半導体装置およびその製造方法 |
TW202042359A (zh) * | 2019-05-02 | 2020-11-16 | 南茂科技股份有限公司 | 薄膜覆晶封裝結構 |
JP7142604B2 (ja) * | 2019-05-15 | 2022-09-27 | 日本特殊陶業株式会社 | 配線基板およびその製造方法 |
KR102520474B1 (ko) * | 2020-02-19 | 2023-04-11 | 주식회사 네패스 | 반도체 패키지 |
JP7413102B2 (ja) * | 2020-03-17 | 2024-01-15 | キオクシア株式会社 | 半導体装置 |
US11729915B1 (en) | 2022-03-22 | 2023-08-15 | Tactotek Oy | Method for manufacturing a number of electrical nodes, electrical node module, electrical node, and multilayer structure |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3378334B2 (ja) * | 1994-01-26 | 2003-02-17 | 株式会社東芝 | 半導体装置実装構造体 |
JPH07297527A (ja) * | 1994-04-28 | 1995-11-10 | Toshiba Corp | プリント基板 |
JP3420076B2 (ja) * | 1998-08-31 | 2003-06-23 | 新光電気工業株式会社 | フリップチップ実装基板の製造方法及びフリップチップ実装基板及びフリップチップ実装構造 |
JP2005268346A (ja) * | 2004-03-17 | 2005-09-29 | Nagase & Co Ltd | 半導体パッケージ基板とその製造方法 |
JP4277777B2 (ja) * | 2004-09-28 | 2009-06-10 | セイコーエプソン株式会社 | 実装構造体、実装用基板、電気光学装置及び電子機器 |
JP5001731B2 (ja) | 2007-07-02 | 2012-08-15 | 日東電工株式会社 | 配線回路基板と電子部品との接続構造 |
JP5378707B2 (ja) * | 2008-05-29 | 2013-12-25 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
JP2010278318A (ja) * | 2009-05-29 | 2010-12-09 | Renesas Electronics Corp | 半導体装置 |
JP2012028437A (ja) * | 2010-07-21 | 2012-02-09 | Fujitsu Semiconductor Ltd | 半導体装置とその製造方法 |
US9257385B2 (en) * | 2011-12-07 | 2016-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Landing areas of bonding structures |
-
2012
- 2012-12-27 JP JP2012286078A patent/JP5991915B2/ja not_active Expired - Fee Related
-
2013
- 2013-10-17 TW TW102137513A patent/TWI600094B/zh not_active IP Right Cessation
- 2013-12-23 US US14/138,164 patent/US9455240B2/en not_active Expired - Fee Related
- 2013-12-26 KR KR1020130164610A patent/KR20140085359A/ko not_active Application Discontinuation
- 2013-12-27 CN CN201320878884.1U patent/CN203787415U/zh not_active Expired - Fee Related
- 2013-12-27 CN CN201310741302.XA patent/CN103903995A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
CN203787415U (zh) | 2014-08-20 |
US20140183759A1 (en) | 2014-07-03 |
CN103903995A (zh) | 2014-07-02 |
TW201430970A (zh) | 2014-08-01 |
TWI600094B (zh) | 2017-09-21 |
JP2014127706A (ja) | 2014-07-07 |
US9455240B2 (en) | 2016-09-27 |
KR20140085359A (ko) | 2014-07-07 |
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A521 | Written amendment |
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|
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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|
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LAPS | Cancellation because of no payment of annual fees |