JP7413102B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7413102B2
JP7413102B2 JP2020046190A JP2020046190A JP7413102B2 JP 7413102 B2 JP7413102 B2 JP 7413102B2 JP 2020046190 A JP2020046190 A JP 2020046190A JP 2020046190 A JP2020046190 A JP 2020046190A JP 7413102 B2 JP7413102 B2 JP 7413102B2
Authority
JP
Japan
Prior art keywords
wiring
layer
wiring board
semiconductor chip
adhesive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020046190A
Other languages
English (en)
Other versions
JP2021150361A (ja
Inventor
雄一 佐野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2020046190A priority Critical patent/JP7413102B2/ja
Priority to TW109123557A priority patent/TWI778382B/zh
Priority to CN202010771722.2A priority patent/CN113410212B/zh
Priority to US17/007,532 priority patent/US11527469B2/en
Publication of JP2021150361A publication Critical patent/JP2021150361A/ja
Application granted granted Critical
Publication of JP7413102B2 publication Critical patent/JP7413102B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H01L2924/1421—RF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Description

本発明の実施形態は、半導体装置に関する。
半導体装置の小型化、高速化、高機能化等を実現するために、１つのパッケージ内に複数の半導体チップを積層して封止した構造の半導体記憶装置等の半導体装置が実用化されている。半導体記憶装置は、例えば配線基板上にＦＯＤ（Ｆｉｌｍ Ｏｎ Ｄｅｖｉｃｅ）材によりコントローラチップを埋め込みつつ接着し、ＦＯＤ材上にメモリチップを多段に積層した構造を備えている。
このような半導体装置においては、メモリチップの積層数が増加している。多段に積層されたＦＯＤ材を具備する半導体装置では、熱ストレス等によりＦＯＤ材に応力集中した部分に亀裂が生じる可能性がある。
一方、例えばＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）などの高速配線の場合、周波数が例えば１ＧＨｚ以上の信号を流すためインピーダンスコントロールが必要とされ、その亀裂の影響を受けにくくするために線幅を太くすることは難しい。
米国特許出願公開２０１８／０２５３３７５号明細書
本発明が解決しようとする課題は、インピーダンスコントロールが必要とされる高速配線の場合であっても、半導体チップを配線基板に接着する接着層の亀裂に起因する影響を小さくすることを可能にした半導体装置を提供することにある。
実施形態の半導体装置は、複数の配線層を有する多層の配線基板と、前記配線基板に搭載された第１の半導体チップと、前記第１の半導体チップを前記配線基板に接着する接着層とを具備し、前記配線基板に形成された配線が部分的に線幅を太くした太幅部を有し、ここで、外部と接続するランドと接続するランド引き出し部から引き出された前記配線が、前記配線層の全層において前記配線以外の金属配線が存在しない領域を通過し、前記配線層の少なくとも１層に前記配線以外の前記金属配線が存在する部分に重なった部位を重なり部としたとき、前記重なり部から半径２００μｍ以内の範囲に、前記太幅部が設けられている。
実施形態に係る半導体装置の構成を示す断面図。 実施形態に係る配線基板の要部構成を示す断面図。 実施形態に係る配線基板の要部構成を示す平面図。 実施形態に係る配線基板の要部構成を示す平面図。 実施形態に係る配線基板の要部構成を示す平面図。 フローティングパターンを有していない場合のランド部の構成例を示す図。
以下、実施形態に係る図面を参照して説明する。なお、各図面において、実質的に同一の構成部位には同一の符号を付し、その説明を一部省略する場合がある。図面は模式的なものであり、厚さと平面寸法との関係、各部の厚さの比率等は現実のものとは異なる場合がある。説明中の上下等の方向を示す用語は、特に明記が無い場合には後述する基板の半導体チップ搭載面を上とした場合の相対的な方向を示し、重力加速度方向を基準とした現実の方向とは異なる場合がある。
図１は、実施形態に係る半導体装置（半導体パッケージ）を示す断面図である。図１に示す半導体パッケージ１は、配線基板２と、配線基板２上に搭載された第１の半導体チップ３と、第１の半導体チップ３を埋め込みつつ配線基板２に接着する第１の接着層（ＦＯＤ）４と、第１の接着層４と接着している、電極を具備しない第２の半導体チップ５上に固着された複数の第３の半導体チップ６の積層体７と、第１の半導体チップ３や第３の半導体チップ６の積層体７等を封止するように配線基板２上に設けられた封止樹脂層８とを具備している第２の半導体チップ５はスペーサ基板でありシリコンウェハが用いられるが、他にポリイミド等の樹脂やガラス等の板をスペーサ基板として用いても良い。
配線基板２は、例えば絶縁性樹脂基板や絶縁性セラミックス基板等の表面に設けられた配線層９や内部に設けられた配線層１０等から構成された配線網を有するものであり、具体的にはガラス－エポキシ樹脂のような絶縁樹脂を使用したプリント配線板等が挙げられる。配線層９、１０は、例えば銅や銅合金、金や金合金等の金属材料により構成される。配線基板２は、外部端子の形成面等となる第１の面２ａと、半導体チップ３、５、６の搭載面となる第２の面２ｂとを有している。
配線基板２の第２の面２ｂ上には、第１の半導体チップ３が搭載されており、第１の半導体チップ３は第１の接着層（ＦＯＤ）４内に埋め込まれつつ配線基板２のチップ搭載領域に接着されている。第１の半導体チップ３としては、例えば第３の半導体チップ６として用いられる半導体メモリチップと外部機器との間でデジタル信号を送受信するコントローラチップやインターフェースチップ、ロジックチップ、ＲＦチップ等のシステムＬＳＩチップが挙げられるが、これに限定されるものではない。
第１の半導体チップ３の電極（図示せず）は、ボンディングワイヤ１１を介して配線基板２の配線層９と電気的に接続されている。コントローラチップ等の第１の半導体チップ３を配線基板２上に直接搭載することによって、第１の半導体チップ３と配線基板２との間の配線長を短縮することができる。これによって、第１の半導体チップ３と配線基板２との間の信号転送速度の向上等が図られ、半導体パッケージ１の高速化対応が可能になる。さらに、第１の半導体チップ３が第１の接着層４内に埋め込まれているため、配線基板２に対する第３の半導体チップ６の搭載性を低下させたり、またパッケージサイズの小型化等を妨げることもない。従って、小型で高速デバイスに対応させた半導体パッケージ１を提供することが可能になる。
コントローラチップ等の第１の半導体チップ３の外形形状は、半導体メモリチップ等の第３の半導体チップ６のそれに比べて小さいことが一般的である。そこで、配線基板２上に搭載された第１の半導体チップ３を第１の接着層４内に埋め込んだ上で、第１の接着層４上に複数の第３の半導体チップ６を積層して搭載している。第３の半導体チップ６の具体例としては、ＮＡＮＤ型フラッシュメモリのような半導体メモリチップが挙げられるが、これに限られるものではない。本実施形態においては、４個の半導体メモリチップが第３の半導体チップ６として積層して搭載されている。なお、第３の半導体チップ６の積層数は４段に限らない。
第１の接着層４上に搭載された複数の第２の半導体チップ６のうち、１段目から４段目までの第２の半導体チップ６はそれぞれの電極が露出するように、第１の方向（図中、紙面右方向）に電極が配列された端部をずらして階段状に積層されている。
複数の第３の半導体チップ６のうち、１段目の第３の半導体チップ６は電極を具備しない第２の半導体チップ５を介して第１の接着層４上に固着されている。第３の半導体チップ６には、一般的なＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）等の接着剤が用いられており、図１では図示を省略したＤＡＦ等の接着剤によって、下側に位置する第３の半導体チップ６に固着されている。第３の半導体チップ６の電極（図示せず）は、ボンディングワイヤ１２を介して配線基板２の配線層９と電気的に接続されている。電気特性や信号特性が等しい電極パッドに関しては、配線基板２の配線層９と複数の第３の半導体チップ６の電極パッドとをボンディングワイヤ１２で順に接続することができる。すなわち、１段目から４段目までの第３の半導体チップ６の電極は、ボンディングワイヤ１２で順に接続し、１段目の第３の半導体チップ６の電極と配線基板２の配線層９とをボンディングワイヤ１２で接続している。第３の半導体チップ６の厚みは例えば、３０μｍから１００μｍである。
配線基板２の第２の面２ｂ上には、第１の半導体チップ３や第３の半導体チップ６の積層体７をボンディングワイヤ１１、１２と共に封止するように、エポキシ樹脂等の絶縁樹脂を用いた封止樹脂層８が例えばモールド成形されている。これらの構成要素によって、実施形態の半導体パッケージ１が構成されている。
次に、図２を参照して半導体パッケージ１の配線基板２の構成について説明する。図２は、配線基板２及び第１の接着層４の端部近傍の断面構成を示している。図２に示すように、配線基板２は、第１層Ｌ１、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４の４層の配線層を有する多層の配線基板２とされている。
第１層Ｌ１には、金属、例えば銅からなる配線２１が形成されている。同様に、第２層Ｌ２には配線２２、第３層Ｌ３には配線２３、第４層Ｌ４には配線２４が形成されている。ここで、図中符号Ｃで示す第１の接着層４の端部近傍の領域には、第１層Ｌ１に配線２１が形成されているが、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４には配線が形成されていない。なお、第１の接着層４の端部近傍の領域においては、端部近傍以外の領域、つまり第１の接着層４の中央の領域等に比べて、第１の接着層４に亀裂が発生し易い。
図３は、配線基板２の配線構成を示す模式平面図である。第１層Ｌ１から第４層Ｌ４までの層を全て重ねたと仮定したとき、何らかの金属の配線パターンがある部分は縦線で表している。なお、図３では配線２１を簡略化のため２本のみ示してあるが、実際には多数設けられている。第１層Ｌ１には配線２１とランド引き出し部２１ｃが設けられている。配線２１は、ランド２１ｂのランド引き出し部２１ｃに接続されている。また、配線２１のランド引き出し部２１ｃへの接続端部側には、その他の部分より線幅を太くした太幅部２１ａが設けられている。
第２層Ｌ２、第３層Ｌ３のランドについては、ランド引き出し部２１ｃへと垂直方向に沿って接続するビア２４が設けられている。第４層Ｌ４のランド２１ｂは点線で表している。第１の接着層４の端部の位置を破線で表している。破線を境に第１の接着層４の内部と外部に分かれる。本実施形態では、配線２１の線幅は、例えば３０μｍとされており、太幅部２１ａの線幅は、例えば５０μｍとされている。なお、太幅部２１ａの線幅は、例えば４０μｍ乃至６０μｍ等としてもよい。太幅部２１ａの太幅とは、太幅にすることを意識して設計されたものを言い、製造上の誤差等によって、例えば数ミクロン程度太幅になっているものは含まない。第４層Ｌ４のランド２１ｂに外部と接続するためのはんだボール等が設けられる。
また、第１層Ｌ１に形成されている配線２１は、例えばＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）などの高速配線であり、周波数が例えば１ＧＨｚ以上の信号を流す配線であって、インピーダンスコントロールが必要な配線とされている。このため、配線２１の線幅は、必要とされる電気性能を得るために制限される。本実施例の場合、例えば、配線２１の線幅は、例えば３５μｍとすると、必要とされる電気性能の一部を満たさなくなるため、上記したとおり配線２１の線幅を例えば３０μｍとしている。一例であり、高速配線の線幅はこれに限られるものではない。高速配線は第１半導体チップ３と接続する。第１層Ｌ１には他にも図示しない信号線等が設けられる。信号線を流れる信号の周波数は高速配線を流れる信号の周波数よりも低い。
図２にＣで示した領域には、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４には金属の配線が形成されていない。このように、第１層Ｌ１、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４のいずれにも金属の配線が形成されていない領域を、図３には、白抜きで領域として示してある。図３に示すように、第４層Ｌ４のランド２１ｂが形成された領域を囲むように第１層Ｌ１（配線２１を除く）、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４、に配線がない領域が形成されている。これは、ランド２１ｂとの容量結合を抑制するためなどの理由による。
このように、ある１つの層に着眼した際に、上下層（他の層）に金属からなる配線が形成されていない部分は、配線基板２としての強度が低くなる。このため、配線基板２に接着された第１の接着層４に亀裂が生じてここに応力が加わった場合等には、この部分まで亀裂が伸びる場合がある。特に、第１層Ｌ１では、第１の接着層４の端部の直近に位置するため、その亀裂の発生による応力が直接加わりやすい。
このため、本実施形態では、第１層Ｌ１、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４のいずれにも配線が形成されていない図３の白抜きの領域内及び、第１層Ｌ１、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４の少なくとも一層に配線のある部分と重なった部位（図３に示す点Ａ）から半径２００μｍ以内の範囲（図３に示す点Ｂまでの範囲）の配線２１を太幅部２１ａとしている。なお、半径２００μｍ以内の範囲とは、最大とした際の範囲を示しており、これより狭い範囲、例えば、例えば半径１００μｍ以内の範囲を太幅部２１ａとしてもよい。特に、第１の接着層４に亀裂が発生し易い第１の接着層４の端部近傍以外の部位では、太幅部２１ａとする範囲を狭くしてもよい。例えば、第１の接着層４の端部近傍では太幅部２１ａとする範囲は半径２００μｍであり、第１の接着層４の端部近傍以外の部位、例えば第１の接着層４の中心部付近では半径１００μｍであってもよい。あるいは、第１の接着層４の端部近傍以外の部位では、太幅部２１ａを形成しなくてもよい。
換言すると、配線基板２の、上下層に配線の無い領域に形成されたランド２１ｂのランド引き出し部２１ｃから引き出された配線２１が、上下層に配線のある部分に重なった部位Ａから半径２００μｍ以内の範囲に、太幅部２１ａが設けられた構成となっている。これによって、配線基板２の強度が低くなる部分において、太幅部２１ａにより配線基板２を強化することができるようになっている。
なお、上記した上下層に配線のある部分に重なった部位Ａにおける上下層の配線とは、各層間のノイズシールドとして作用するグランド配線の場合が多いが、電源配線、他の層の信号配線等も含まれる。但し、円形の島状等に形成され、他の配線と電気的に接続されていないフローティングの金属パターンは含まない。
上記のように、配線２１の一部に太幅部２１ａに設けることで、ＰＣＩｅ等のインピーダンスコントロールが必要な配線であっても、電気性能を確保することができる。前述したとおり、本実施形態では、配線２１の線幅を、全体に太くすると、必要とされる電気性能の一部を満たさなくなる。このため、配線２１の線幅を、全体に太くして配線基板２を強化することはできず、上記したとおり配線２１の線幅を基本的に３０μｍとしている。
例えば、周波数４ＧＨｚにおけるディファレンシャルリターンロス（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｒｅｔｕｒｎ Ｌｏｓｓ）等において、例えば配線２１の線幅が３０μｍのとき、上記の範囲内に線幅が５０μｍの太幅部２１ａを設けても必要とされる電気性能を確保することができる。
以上のように、本実施形態の半導体パッケージ１では、インピーダンスコントロールが必要とされる高速な配線２１の場合であっても、第１の半導体チップ３を配線基板２に接着する第１の接着層（ＦＯＤ）４の亀裂が配線基板２にまで進展しないように、配線基板２を強化することができる。
なお、以上の説明では、配線基板２の第１層Ｌ１について説明したが、第１層Ｌ１以外の層、例えば、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４等についても同様にして適用することができる。
次に、図４，図５を参照して、前述した円形の島状等に形成され、他の配線と電気的に接続されていないフローティングの金属パターン３０ｂ、３０ｃについて説明する。前述したとおり、図３に示した白抜きの領域内は、他の層（図３の場合、第１層Ｌ１（配線２１を除く）、第２層Ｌ２、第３層Ｌ３、第４層Ｌ４）に配線が形成されていない領域となっている。このように、１つの層内に、配線が形成されていない比較的広い領域があると、その部分にへこみ等が生じる場合がある。このため、配線が形成されていない他の層に、例えば図４に示すように、白抜きの領域内に位置するように、フローティングの金属パターン３０ｂを設けることがある。なお、金属パターン３０ａは、第４層Ｌ４から第１層Ｌ１の引き出し部２１ｃまで導通している。
一つの比較例として説明するフローティングの金属パターンは、各層とも同様なパターン配列及び大きさで設けられている。これに対して、本実施形態では、例えば、第２層Ｌ２に、図４に示すパターン配列及び大きさのフローティングの金属パターン３０ｂを設け、第２層Ｌ２以外の層、例えば、第３層Ｌ３や第１層Ｌ１に、図５に示すパターン配列及び大きさのフローティングの金属パターン３０ｃを設けている。
上記のように、異なるパターン配列及び大きさのフローティングの金属パターン３０ｂ及びフローティングの金属パターン３０ｃを配線基板２の異なる層に設けることにより、これらが重なった際に、白抜きの領域内の金属パターンの無い領域を少なくすることができる。このような構成とすることによって、配線基板２に局所的に強度が弱くなる部位が生じることを抑制することができ、第１の半導体チップ３を配線基板２に接着する第１の接着層（ＦＯＤ）４の亀裂が配線基板２にまで伸展しないように、配線基板２を強化することができる。
また、一つの比較例として、図６にフローティングパターンを有していない場合の第１層Ｌ１から第４層Ｌ４までのランド部の実施形態を示す。斜線または縦線は金属の配線パターンがあることを示す。第４層Ｌ４のランドの周りには金属のパターンがおかれない。第４層Ｌ４から第１層Ｌ１まではビアを介して接続される。第１層Ｌ１、第２層Ｌ２、第３層Ｌ３では、金属の配線がおかれない部分が大きい。このような構成であると配線基板２の強度が弱くなってしまうことがある。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１……半導体パッケージ、２……配線基板、３……第１の半導体チップ、４……第１の接着層（ＦＯＤ）、５……第２の半導体チップ、６……第３の半導体チップ、７……積層体、８……封止樹脂層、９，１０……配線層、１１，１２……ボンディングワイヤ、２１……配線（第１層）、２１ａ……太幅部、２１ｂ……ランド、２１ｃ……ランド引き出し部、２２……配線（第２層）、２３……配線（第３層）、２４……配線（第４層）、Ｌ１……第１層、Ｌ２……第２層、Ｌ３……第３層、Ｌ４……第４層。

Claims (6)

  1. 複数の配線層を有する多層の配線基板と、
    前記配線基板に搭載された第１の半導体チップと、
    前記第１の半導体チップを前記配線基板に接着する接着層とを具備し、
    前記配線基板に形成された配線が部分的に線幅を太くした太幅部を有し、
    ここで、外部と接続するランドと接続するランド引き出し部から引き出された前記配線が、前記配線層の全層において前記配線以外の金属配線が存在しない領域を通過し、前記配線層の少なくとも１層に前記配線以外の前記金属配線が存在する部分に重なった部位を重なり部としたとき、前記重なり部から半径２００μｍ以内の範囲に、前記太幅部が設けられている半導体装置。
  2. 複数の配線層を有する多層の配線基板と、
    前記配線基板に搭載された第１の半導体チップと、
    前記第１の半導体チップを前記配線基板に接着する接着層とを具備し、
    前記配線基板に形成された配線が部分的に線幅を太くした太幅部を有し、
    ここで、外部と接続するランドと接続するランド引き出し部から引き出された前記配線が、前記配線層の全層において前記配線以外の金属配線が存在しない領域を通過し、前記配線層の少なくとも１層に前記配線以外の前記金属配線が存在する部分に重なった部位を重なり部としたとき、前記接着層の端部近傍において前記重なり部から前記太幅部が設けられている範囲を第１範囲とし、前記接着層の中心部において前記重なり部から前記太幅部が設けられている範囲を第２範囲としたとき、前記第１範囲は前記第２範囲よりも大きい半導体装置。
  3. 複数の配線層を有する多層の配線基板と、
    前記配線基板に搭載された第１の半導体チップと、
    前記第１の半導体チップを前記配線基板に接着する接着層と、
    前記配線基板の、外部と接続するランドが形成された層よりも上層に設けられ、前記配線基板の表に対して垂直な方向から見て前記ランドと重なるフローティングの金属パターンと、を具備し、
    前記配線基板に形成された配線が部分的に線幅を太くした太幅部を有し、
    前記金属パターンは、少なくとも２つの層で異なったパターンを有する半導体装置。
  4. 前記太幅部を有する前記配線は、１ＧＨｚ以上の信号を流す、インピーダンスコントロールが必要な高速配線である、請求項１から３の何れか１項記載の半導体装置。
  5. 前記太幅部は、前記配線基板の表面に対して垂直な方向から見て、前記接着層の端部近傍にのみ設けられている請求項１または３の何れか１項記載の半導体装置。
  6. 前記太幅部の線幅は、４０μｍ乃至６０μｍである、請求項１乃至５の何れか１項記載の半導体装置。
JP2020046190A 2020-03-17 2020-03-17 半導体装置 Active JP7413102B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2020046190A JP7413102B2 (ja) 2020-03-17 2020-03-17 半導体装置
TW109123557A TWI778382B (zh) 2020-03-17 2020-07-13 半導體裝置
CN202010771722.2A CN113410212B (zh) 2020-03-17 2020-08-04 半导体装置
US17/007,532 US11527469B2 (en) 2020-03-17 2020-08-31 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020046190A JP7413102B2 (ja) 2020-03-17 2020-03-17 半導体装置

Publications (2)

Publication Number Publication Date
JP2021150361A JP2021150361A (ja) 2021-09-27
JP7413102B2 true JP7413102B2 (ja) 2024-01-15

Family

ID=77677304

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020046190A Active JP7413102B2 (ja) 2020-03-17 2020-03-17 半導体装置

Country Status (4)

Country Link
US (1) US11527469B2 (ja)
JP (1) JP7413102B2 (ja)
CN (1) CN113410212B (ja)
TW (1) TWI778382B (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5259383B2 (ja) 2008-12-26 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置および半導体システム
US20180286797A1 (en) 2017-03-29 2018-10-04 Intel Corporation Integrated circuit package with microstrip routing and an external ground plane

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6653212B1 (en) * 1999-04-20 2003-11-25 Sony Corporation Method and apparatus for thin-film deposition, and method of manufacturing thin-film semiconductor device
US6348705B1 (en) * 1999-12-22 2002-02-19 Advanced Technology Materials, Inc. Low temperature process for high density thin film integrated capacitors and amorphously frustrated ferroelectric materials therefor
JP4347506B2 (ja) 2000-08-31 2009-10-21 株式会社ケーヒン 半導体装置の実装構造
JP3497464B2 (ja) 2000-11-24 2004-02-16 沖電気工業株式会社 半導体装置を実装する実装基板および実装構造
TW574752B (en) * 2000-12-25 2004-02-01 Hitachi Ltd Semiconductor module
JP2005027041A (ja) * 2003-07-02 2005-01-27 Renesas Technology Corp 固体撮像装置
US7964515B2 (en) * 2007-12-21 2011-06-21 Tokyo Electron Limited Method of forming high-dielectric constant films for semiconductor devices
JP5405785B2 (ja) * 2008-09-19 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置
JP5171720B2 (ja) * 2009-04-09 2013-03-27 ルネサスエレクトロニクス株式会社 半導体装置
CN103620762B (zh) 2011-10-21 2016-08-17 松下电器产业株式会社 半导体装置
JP2013183002A (ja) 2012-03-01 2013-09-12 Ibiden Co Ltd 電子部品
JP5991915B2 (ja) * 2012-12-27 2016-09-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2015088508A (ja) * 2013-10-28 2015-05-07 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2015176906A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置および半導体装置の製造方法
WO2016208081A1 (ja) * 2015-06-26 2016-12-29 ルネサスエレクトロニクス株式会社 電子装置
JP2018147938A (ja) 2017-03-01 2018-09-20 東芝メモリ株式会社 半導体装置
US20210233948A1 (en) * 2018-05-21 2021-07-29 Sony Corporation Solid-state imaging element and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5259383B2 (ja) 2008-12-26 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置および半導体システム
US20180286797A1 (en) 2017-03-29 2018-10-04 Intel Corporation Integrated circuit package with microstrip routing and an external ground plane

Also Published As

Publication number Publication date
CN113410212B (zh) 2023-12-26
JP2021150361A (ja) 2021-09-27
CN113410212A (zh) 2021-09-17
US11527469B2 (en) 2022-12-13
US20210296224A1 (en) 2021-09-23
TWI778382B (zh) 2022-09-21
TW202137502A (zh) 2021-10-01

Similar Documents

Publication Publication Date Title
KR100750764B1 (ko) 반도체 장치
US10204852B2 (en) Circuit substrate and semiconductor package structure
JP2009044110A (ja) 半導体装置及びその製造方法
TW200919700A (en) Semiconductor device
TWI481001B (zh) 晶片封裝結構及其製造方法
JP2009099922A (ja) 積層半導体パッケージ及びこれの製造方法
JP2011066344A (ja) 半導体装置および電子装置
US9905517B2 (en) Semiconductor device
JP7413102B2 (ja) 半導体装置
JP7326192B2 (ja) 配線基板及び半導体装置
JP5908578B2 (ja) 半導体装置
CN106328601A (zh) 芯片封装结构
TWI582905B (zh) 晶片封裝結構及其製作方法
WO2016199437A1 (ja) 半導体装置
US20070029663A1 (en) Multilayered circuit substrate and semiconductor package structure using the same
JP2010093076A (ja) 半導体パッケージ及び半導体装置
KR100337455B1 (ko) 반도체패키지
US11139228B2 (en) Semiconductor device
JP2011211077A (ja) 半導体積層パッケージ及びその製造方法
JP4640950B2 (ja) 半導体装置
CN116613133A (zh) 电子封装件及其基板结构
US20080174031A1 (en) Chip package reducing wiring layers on substrate and its carrier
US20090179326A1 (en) Semiconductor device package
JP2008294318A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220907

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230619

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230704

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230825

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231128

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231227

R151 Written notification of patent or utility model registration

Ref document number: 7413102

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151