JP5259383B2 - 半導体装置および半導体システム - Google Patents
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Description
本発明は、半導体装置および半導体システムに関し、特に、第１半導体装置（第１半導体パッケージ）上に第２半導体装置（第２半導体パッケージ）を積層してシステムを構成したパッケージオンパッケージ(Package on Package：ＰＯＰ)型半導体装置に適用して有効な技術に関するものである。
近年、半導体装置の高集積化の要求だけでなく、メモリ容量の変更にも対応できるよう、コントローラ系の半導体チップとメモリ系の半導体チップとを別々の半導体装置（半導体パッケージ）に搭載し、製品の用途などに応じてこれらの半導体装置を組み合わせてシステムを構成するＰＯＰ型半導体装置が注目されている。
上記ＰＯＰ型半導体装置は、完成した半導体装置（上段側半導体パッケージ、下段側半導体パッケージ）のそれぞれをテスト工程で選別し、良品のみを取得してから両者を組立てるので、製造歩留まりを改善できる利点もあり、かつ品種の切り替えも容易である。
特許文献１（特開２００６−３０３０７９号公報）は、ＡＳＩＣ（Application Specific Integrated Circuit）チップが搭載された第１半導体装置（第１半導体パッケージ）上にメモリチップが搭載された第２半導体装置（第２半導体パッケージ）を積層したＰＯＰ型半導体装置を開示している。
上記特許文献１に記載されたＰＯＰ型半導体装置の場合、下段側の第１半導体装置は、複数の孔を有する絶縁体からなる枠状のガイドが配線基板の上面に固定されている。これらの孔の底部には配線基板の上面の配線が位置しており、ガイドの内側は封止体で覆われる構造になっている。一方、上段側の第２半導体装置は、配線基板の下面に設けられた電極が上記第１半導体装置の孔に対向する構造になっており、この電極が第１半導体装置のガイド内に充填された半田ボールの再加熱によって孔の底部の配線と電気的に接続される構造になっている。
特開２００６−３０３０７９号公報
ＰＯＰ型半導体装置は、例えば、コントローラ系チップが搭載された第１半導体パッケージ（第１半導体部品）と、ＤＲＡＭやフラッシュメモリのようなメモリ系チップが搭載された第２半導体パッケージ（第２半導体部品）とで構成され、第１半導体パッケージの上に第２半導体パッケージが積層される。そして、下段の第１半導体パッケージの下面に設けられた外部端子を介して外部電子機器のマザーボードなどに実装される。
また、ＰＯＰ型半導体装置の製造方法は、良品のコントローラ系チップが搭載された第１半導体パッケージと、良品のメモリチップが搭載された第２半導体パッケージとを準備し、一方の半導体パッケージ（下段側のパッケージ）上に他方の半導体パッケージ（上段側のパッケージ）を積層してから出荷する方式と、一方の半導体パッケージだけを出荷し、このパッケージを購入した者が、搭載する電子機器製品の用途に応じたパッケージをこの購入したパッケージ上に積層する方式がある。今回、本願発明者は、後述の方式（一方の半導体パッケージだけを出荷する方式）を行う場合に、以下の問題が発生することを見出した。すなわち、第１半導体パッケージと第２半導体パッケージは、別工程で製造されるだけでなく、場合によっては第１半導体パッケージと第２半導体パッケージが異なる半導体メーカによって製造されることもある。そのため、例えば第１半導体パッケージの製造工程で配線基板に断線不良が発生した場合であっても、断線の箇所によっては、第１半導体パッケージの製造メーカが行うテスト工程でこの断線不良を検出することが困難な場合がある。その理由を、例えば図２５に示すような配線基板を有する半導体パッケージを用いて説明する。同図は、本発明者が検討したＰＯＰ型半導体装置用の第１半導体パッケージ（下段側パッケージ）を示す要部拡大断面図である。
図２５に示す第１半導体パッケージ１００は、配線基板１０１と、この配線基板１０１の上面に搭載されたコントローラチップ１０２とを備えている。配線基板１０１の上面には複数の配線１１０が形成され、コントローラチップ１０２の主面には、複数の電極パッド１０３が形成されている。そして、配線基板１０１に形成された複数の配線１１０のそれぞれの一端（ボンディングリード１１１）と、これに対応するコントローラチップ１０２の電極パッド１０３とは、Ａｕワイヤ１０４によって電気的に接続されている。
上記配線基板１０１の内部には、ビア配線１１３を介して上面の配線１１０と電気的に接続された内部配線１１４が形成されている。また、配線基板１０１の下面には、ビア配線１１３を介して内部配線１１４および配線１１０と電気的に接続された複数の下面側ランド１１５が形成されている。これら下面側ランド１１５のそれぞれの表面には、ＰＯＰ型半導体装置の外部端子として機能する半田ボール１０５が設けられている。
上記配線基板１０１の上面は、上記配線１１０の一端（ボンディングリード１１１）および他端（上面側ランド１１２）のそれぞれの表面を除き、ソルダレジスト１０６によって被覆されている。また、コントローラチップ１０２、配線基板１０１のボンディングリード１１１、およびこれらを電気的に接続するＡｕワイヤ１０４は、熱硬化性エポキシ樹脂などからなる封止体１０８によって封止されている。
上記配線１１０の他端である上面側ランド１１２は、この第１半導体パッケージ１００と、図示しない第２半導体パッケージとを電気的に接続するための端子である。第２半導体パッケージは、配線基板とその上面上に搭載されたメモリチップとを備えており、配線基板の下面には、メモリチップと電気的に接続された半田ボール（図の２点鎖線で示す半田ボール２０８）が設けられる。そして、ＰＯＰ型半導体装置の組み立て工程において、この半田ボール２０８を第１半導体パッケージ１００の上面側ランド１１２に接続することによって、第１半導体パッケージ１００と第２半導体パッケージとが電気的に接続され、ＰＯＰ型半導体装置が完成する。
上記第１半導体パッケージ１００の製造工程には、配線基板１０１の上面にコントローラチップ１０２を搭載するダイボンディング工程、ボンディングリード１１１とコントローラチップ１０２とをＡｕワイヤ１０４で接続するワイヤボンディング工程、コントローラチップ１０２およびＡｕワイヤ１０４を封止体１０８で封止するモールド工程、および配線基板１０１の下面に半田ボール１０５を接続する半田リフロー工程など、配線基板１０１が高温雰囲気に曝される複数の工程がある。そのため、配線基板１０１に形成された配線１１０の一部、例えば図中の矢印で示す箇所（コントローラチップ１０２から上面側ランド１１２に至る配線１１０）が熱ストレスによって断線することがある。
通常、第１半導体パッケージ１００の完成後に行われるテスト工程では、コントローラチップ１０２に対するＡＣ／ＤＣテストや、コントローラチップ１０２から半田ボール１０５に至る配線経路の導通／非導通を確認するテストが行われる。しかし、上記した箇所で配線１１０が断線した場合には、コントローラチップ１０２から上面側ランド１１２に向かって電流が流れなくても、コントローラチップ１０２から配線１１０、ビア配線１１３、内部配線１１４を経て半田ボール１０５に至る配線経路は導通しているため、このテスト工程で上記断線を検出することは困難である。
そこで、本発明者は、上記特許文献１の図２に示す構造のように、外部端子からボンディングリードに至る配線経路に分岐が生じないように、配線をレイアウトすることについて検討した。
しかしながら、半導体装置の高機能化に伴い、配線基板の裏面に設けられる外部端子の数も増加する傾向にあり、複数のランド（または外部端子）の幾つかは、配線基板の下面の最外周部だけでなく、その内側にも配置される。
そのため、全てのランドに対して、外部端子からボンディングリードまでの配線経路に分岐が生じないように配線をレイアウトしようとすると、配線設計が非常に複雑になる。また、長さの長い配線を多数形成することになるため、配線基板のサイズや配線層数も大きくなり、半導体装置のサイズ（外形寸法、厚さ）を低減することが困難となる。さらには、長くなった配線に対するインピーダンス成分も大きくなり、半導体装置の信頼性も低下する恐れがある。
本発明の目的は、第１半導体装置（第１半導体パッケージ、第１半導体部品）上に第２半導体装置（第２半導体パッケージ、第２半導体部品）を積層してシステムを構成するＰＯＰ型半導体装置において、第１半導体装置上に第２半導体装置を積層する工程に先立って、第１半導体装置の配線基板に生じる断線不良を高精度に検出することのできる技術を提供することにある。
また、本発明の目的は、ＰＯＰ型半導体装置の信頼性を向上できる技術を提供することにある。
また、本発明の目的は、ＰＯＰ型半導体装置の信頼性を向上できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本願の一発明である半導体装置は、
別の半導体チップを備えた別の半導体装置が積層される半導体装置であって、
（ａ）前記半導体装置は、
（ａ１）平面形状が矩形状からなる上面、前記上面に形成された複数のボンディングリード、前記上面に形成され、前記複数のボンディングリードとそれぞれ電気的に接続された複数の上面側ランド、平面形状が矩形状からなり、前記上面とは反対側に位置する下面、前記下面に形成された複数の下面側ランド、および前記複数の上面側ランドと前記複数の下面側ランドとをそれぞれ電気的に接続する複数のビア配線を有する配線基板と、
（ａ２）主面、前記主面に形成された複数の電極パッド、前記主面に形成され、前記複数の電極パッドとそれぞれ電気的に接続された半導体素子、および前記主面とは反対側に位置する裏面を有し、前記配線基板の前記上面に搭載された第１半導体チップと、
（ａ３）前記第１半導体チップの前記複数の電極パッドと前記配線基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数の導電性部材と、
（ａ４）前記第１半導体チップと前記複数の導電性部材とを封止する封止体と、
（ａ５）前記複数の下面側ランドのそれぞれに設けられた複数の外部端子と、
を含み、
前記複数の電極パッドは、第１の半導体チップインタフェース用電極パッドおよび第２の半導体チップインタフェース用電極パッドを有し、
前記複数のボンディングリードは、前記導電性部材を介して前記第１の半導体チップインタフェース用電極パッドと電気的に接続された第１の半導体チップインタフェース用ボンディングリードと、前記導電性部材を介して前記第２の半導体チップインタフェース用電極パッドと電気的に接続された第２の半導体チップインタフェース用ボンディングリードを有し、
前記複数の上面側ランドは、前記第１の半導体チップインタフェース用ボンディングリードと電気的に接続された第１の半導体チップインタフェース用上面側ランドと、前記第２の半導体チップインタフェース用ボンディングリードと電気的に接続された第２の半導体チップインタフェース用上面側ランドを有し、
前記複数のビア配線は、前記第１の半導体チップインタフェース用上面側ランドと電気的に接続された第１の半導体チップインタフェース用ビア配線と、前記第２の半導体チップインタフェース用上面側ランドと電気的に接続された第２の半導体チップインタフェース用ビア配線を含み、
前記第１の半導体チップインタフェース用ビア配線は、前記第１の半導体チップインタフェース用上面側ランドよりも前記第１の半導体チップインタフェース用ボンディングリードから遠い位置に配置され、
前記第２の半導体チップインタフェース用ビア配線は、前記第２の半導体チップインタフェース用ボンディングリードと前記第２の半導体チップインタフェース用上面側ランドとの間に配置され、
前記第２の半導体チップインタフェース用ビア配線と前記第２の半導体チップインタフェース用上面側ランドとを接続する配線の少なくとも一部の幅は、前記第２の半導体チップインタフェース用ビア配線と前記第２の半導体チップインタフェース用ボンディングリードとを接続する配線の幅よりも広く、
前記複数の下面側ランドは、前記下面の辺に沿って配置された複数の第１下面側ランドと、前記複数の第１下面側ランドよりも前記下面の内側に配置された複数の第２下面側ランドとを含み、
前記第１の半導体チップインタフェース用上面側ランドは、前記第１の半導体チップインタフェース用ビア配線を介して前記第１下面側ランドと電気的に接続されており、
前記第２の半導体チップインタフェース用上面側ランドは、前記第２の半導体チップインタフェース用ビア配線を介して前記第２下面側ランドと電気的に接続されている。
別の半導体チップを備えた別の半導体装置が積層される半導体装置であって、
（ａ）前記半導体装置は、
（ａ１）平面形状が矩形状からなる上面、前記上面に形成された複数のボンディングリード、前記上面に形成され、前記複数のボンディングリードとそれぞれ電気的に接続された複数の上面側ランド、平面形状が矩形状からなり、前記上面とは反対側に位置する下面、前記下面に形成された複数の下面側ランド、および前記複数の上面側ランドと前記複数の下面側ランドとをそれぞれ電気的に接続する複数のビア配線を有する配線基板と、
（ａ２）主面、前記主面に形成された複数の電極パッド、前記主面に形成され、前記複数の電極パッドとそれぞれ電気的に接続された半導体素子、および前記主面とは反対側に位置する裏面を有し、前記配線基板の前記上面に搭載された第１半導体チップと、
（ａ３）前記第１半導体チップの前記複数の電極パッドと前記配線基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数の導電性部材と、
（ａ４）前記第１半導体チップと前記複数の導電性部材とを封止する封止体と、
（ａ５）前記複数の下面側ランドのそれぞれに設けられた複数の外部端子と、
を含み、
前記複数の電極パッドは、第１の半導体チップインタフェース用電極パッドおよび第２の半導体チップインタフェース用電極パッドを有し、
前記複数のボンディングリードは、前記導電性部材を介して前記第１の半導体チップインタフェース用電極パッドと電気的に接続された第１の半導体チップインタフェース用ボンディングリードと、前記導電性部材を介して前記第２の半導体チップインタフェース用電極パッドと電気的に接続された第２の半導体チップインタフェース用ボンディングリードを有し、
前記複数の上面側ランドは、前記第１の半導体チップインタフェース用ボンディングリードと電気的に接続された第１の半導体チップインタフェース用上面側ランドと、前記第２の半導体チップインタフェース用ボンディングリードと電気的に接続された第２の半導体チップインタフェース用上面側ランドを有し、
前記複数のビア配線は、前記第１の半導体チップインタフェース用上面側ランドと電気的に接続された第１の半導体チップインタフェース用ビア配線と、前記第２の半導体チップインタフェース用上面側ランドと電気的に接続された第２の半導体チップインタフェース用ビア配線を含み、
前記第１の半導体チップインタフェース用ビア配線は、前記第１の半導体チップインタフェース用上面側ランドよりも前記第１の半導体チップインタフェース用ボンディングリードから遠い位置に配置され、
前記第２の半導体チップインタフェース用ビア配線は、前記第２の半導体チップインタフェース用ボンディングリードと前記第２の半導体チップインタフェース用上面側ランドとの間に配置され、
前記第２の半導体チップインタフェース用ビア配線と前記第２の半導体チップインタフェース用上面側ランドとを接続する配線の少なくとも一部の幅は、前記第２の半導体チップインタフェース用ビア配線と前記第２の半導体チップインタフェース用ボンディングリードとを接続する配線の幅よりも広く、
前記複数の下面側ランドは、前記下面の辺に沿って配置された複数の第１下面側ランドと、前記複数の第１下面側ランドよりも前記下面の内側に配置された複数の第２下面側ランドとを含み、
前記第１の半導体チップインタフェース用上面側ランドは、前記第１の半導体チップインタフェース用ビア配線を介して前記第１下面側ランドと電気的に接続されており、
前記第２の半導体チップインタフェース用上面側ランドは、前記第２の半導体チップインタフェース用ビア配線を介して前記第２下面側ランドと電気的に接続されている。
（２）本願の一発明である半導体システムは、第１半導体部品と、前記第１半導体部品上に積層された第２半導体部品とからなる半導体システムであって、
（ａ）前記第１半導体部品は、
（ａ１）平面形状が矩形状からなる第１上面、前記第１上面に形成された複数の第１ボンディングリード、前記第１上面に形成され、前記複数の第１ボンディングリードとそれぞれ電気的に接続された複数の第１上面側ランド、平面形状が矩形状からなり、前記第１上面とは反対側に位置する第１下面、前記第１下面に形成された複数の第１下面側ランド、および前記複数の第１上面側ランドと前記複数の第１下面側ランドとをそれぞれ電気的に接続する複数の第１ビア配線を有する第１配線基板と、
（ａ２）第１主面、前記第１主面に形成された複数の第１電極パッド、前記第１主面に形成され、前記複数の第１電極パッドとそれぞれ電気的に接続された第１半導体素子、および前記第１主面とは反対側に位置する第１裏面を有し、前記第１配線基板の前記第１上面に搭載された第１半導体チップと、
（ａ３）前記第１半導体チップの前記複数の第１電極パッドと前記第１配線基板の前記複数の第１ボンディングリードとをそれぞれ電気的に接続する複数の第１導電性部材と、
（ａ４）前記第１半導体チップと前記複数の第１導電性部材とを封止する第１封止体と、
（ａ５）前記複数の第１下面側ランドのそれぞれに設けられた複数の第１外部端子と、
を含み、
前記複数の第１電極パッドは、第１の半導体チップインタフェース用電極パッドおよび第２の半導体チップインタフェース用電極パッドを含み、
前記複数の第１ボンディングリードは、前記第１導電性部材を介して前記第１の半導体チップインタフェース用電極パッドと電気的に接続された第１の半導体チップインタフェース用ボンディングリードと、前記第１導電性部材を介して前記第２の半導体チップインタフェース用電極パッドと電気的に接続された第２の半導体チップインタフェース用ボンディングリードを含み、
前記複数の第１上面側ランドは、前記第１の半導体チップインタフェース用ボンディングリードと電気的に接続された第１の半導体チップインタフェース用上面側ランドと、前記第２の半導体チップインタフェース用ボンディングリードと電気的に接続された第２の半導体チップインタフェース用上面側ランドを含み、
前記複数の第１ビア配線は、前記第１の半導体チップインタフェース用上面側ランドと電気的に接続された第１の半導体チップインタフェース用ビア配線と、前記第２の半導体チップインタフェース用上面側ランドと電気的に接続された第２の半導体チップインタフェース用ビア配線を含み、
前記第１の半導体チップインタフェース用ビア配線は、前記第１の半導体チップインタフェース用上面側ランドよりも前記第１の半導体チップインタフェース用ボンディングリードから遠い位置に配置され、
前記第２の半導体チップインタフェース用ビア配線は、前記第２の半導体チップインタフェース用ボンディングリードと前記第２の半導体チップインタフェース用上面側ランドとの間に配置され、
前記第２の半導体チップインタフェース用ビア配線と前記第２の半導体チップインタフェース用上面側ランドとを接続する配線の少なくとも一部の幅は、前記第２の半導体チップインタフェース用ビア配線と前記第２の半導体チップインタフェース用ボンディングリードとを接続する配線の幅よりも広く、
前記複数の第１下面側ランドは、前記第１下面の辺に沿って配置された複数の外側ランドと、前記複数の外側ランドよりも前記第１下面の内側に配置された複数の内側ランドとを含み、
前記第１の半導体チップインタフェース用上面側ランドは、前記第１の半導体チップインタフェース用ビア配線を介して前記外側ランドと電気的に接続されており、
前記第２の半導体チップインタフェース用上面側ランドは、前記第２の半導体チップインタフェース用ビア配線を介して前記内側ランドと電気的に接続されており、
（ｂ）前記第２半導体部品は、
（ｂ１）平面形状が矩形状からなる第２上面、前記第２上面に形成された複数の第２ボンディングリード、平面形状が矩形状からなり、前記第２上面とは反対側に位置する第２下面、前記第２下面に形成された複数の第２下面側ランド、および前記複数の第２ボンディングリードと前記複数の第２下面側ランドとをそれぞれ電気的に接続する複数の第２ビア配線を有する第２配線基板と、
（ｂ２）第２主面、前記第２主面に形成された複数の第２電極パッド、前記第２主面に形成され、前記複数の第２電極パッドとそれぞれ電気的に接続された第２半導体素子、および前記第２主面とは反対側に位置する第２裏面を有し、前記第２配線基板の前記第２上面上に搭載された第２半導体チップと、
（ｂ３）前記第２半導体チップの前記複数の第２電極パッドと前記第２配線基板の前記複数の第２ボンディングリードとをそれぞれ電気的に接続する複数の第２導電性部材と、
（ｂ４）前記第２半導体チップと前記複数の第２導電性部材とを封止する第２封止体と、
（ｂ５）前記複数の第２下面側ランドのそれぞれに設けられた複数の第２外部端子と、
を含み、
前記第１半導体素子は、前記第２半導体素子を制御し、
前記複数の第２外部端子は、前記第１半導体部品の前記第１配線基板に形成された前記複数の第１上面側ランドとそれぞれ電気的に接続されている。
（ａ）前記第１半導体部品は、
（ａ１）平面形状が矩形状からなる第１上面、前記第１上面に形成された複数の第１ボンディングリード、前記第１上面に形成され、前記複数の第１ボンディングリードとそれぞれ電気的に接続された複数の第１上面側ランド、平面形状が矩形状からなり、前記第１上面とは反対側に位置する第１下面、前記第１下面に形成された複数の第１下面側ランド、および前記複数の第１上面側ランドと前記複数の第１下面側ランドとをそれぞれ電気的に接続する複数の第１ビア配線を有する第１配線基板と、
（ａ２）第１主面、前記第１主面に形成された複数の第１電極パッド、前記第１主面に形成され、前記複数の第１電極パッドとそれぞれ電気的に接続された第１半導体素子、および前記第１主面とは反対側に位置する第１裏面を有し、前記第１配線基板の前記第１上面に搭載された第１半導体チップと、
（ａ３）前記第１半導体チップの前記複数の第１電極パッドと前記第１配線基板の前記複数の第１ボンディングリードとをそれぞれ電気的に接続する複数の第１導電性部材と、
（ａ４）前記第１半導体チップと前記複数の第１導電性部材とを封止する第１封止体と、
（ａ５）前記複数の第１下面側ランドのそれぞれに設けられた複数の第１外部端子と、
を含み、
前記複数の第１電極パッドは、第１の半導体チップインタフェース用電極パッドおよび第２の半導体チップインタフェース用電極パッドを含み、
前記複数の第１ボンディングリードは、前記第１導電性部材を介して前記第１の半導体チップインタフェース用電極パッドと電気的に接続された第１の半導体チップインタフェース用ボンディングリードと、前記第１導電性部材を介して前記第２の半導体チップインタフェース用電極パッドと電気的に接続された第２の半導体チップインタフェース用ボンディングリードを含み、
前記複数の第１上面側ランドは、前記第１の半導体チップインタフェース用ボンディングリードと電気的に接続された第１の半導体チップインタフェース用上面側ランドと、前記第２の半導体チップインタフェース用ボンディングリードと電気的に接続された第２の半導体チップインタフェース用上面側ランドを含み、
前記複数の第１ビア配線は、前記第１の半導体チップインタフェース用上面側ランドと電気的に接続された第１の半導体チップインタフェース用ビア配線と、前記第２の半導体チップインタフェース用上面側ランドと電気的に接続された第２の半導体チップインタフェース用ビア配線を含み、
前記第１の半導体チップインタフェース用ビア配線は、前記第１の半導体チップインタフェース用上面側ランドよりも前記第１の半導体チップインタフェース用ボンディングリードから遠い位置に配置され、
前記第２の半導体チップインタフェース用ビア配線は、前記第２の半導体チップインタフェース用ボンディングリードと前記第２の半導体チップインタフェース用上面側ランドとの間に配置され、
前記第２の半導体チップインタフェース用ビア配線と前記第２の半導体チップインタフェース用上面側ランドとを接続する配線の少なくとも一部の幅は、前記第２の半導体チップインタフェース用ビア配線と前記第２の半導体チップインタフェース用ボンディングリードとを接続する配線の幅よりも広く、
前記複数の第１下面側ランドは、前記第１下面の辺に沿って配置された複数の外側ランドと、前記複数の外側ランドよりも前記第１下面の内側に配置された複数の内側ランドとを含み、
前記第１の半導体チップインタフェース用上面側ランドは、前記第１の半導体チップインタフェース用ビア配線を介して前記外側ランドと電気的に接続されており、
前記第２の半導体チップインタフェース用上面側ランドは、前記第２の半導体チップインタフェース用ビア配線を介して前記内側ランドと電気的に接続されており、
（ｂ）前記第２半導体部品は、
（ｂ１）平面形状が矩形状からなる第２上面、前記第２上面に形成された複数の第２ボンディングリード、平面形状が矩形状からなり、前記第２上面とは反対側に位置する第２下面、前記第２下面に形成された複数の第２下面側ランド、および前記複数の第２ボンディングリードと前記複数の第２下面側ランドとをそれぞれ電気的に接続する複数の第２ビア配線を有する第２配線基板と、
（ｂ２）第２主面、前記第２主面に形成された複数の第２電極パッド、前記第２主面に形成され、前記複数の第２電極パッドとそれぞれ電気的に接続された第２半導体素子、および前記第２主面とは反対側に位置する第２裏面を有し、前記第２配線基板の前記第２上面上に搭載された第２半導体チップと、
（ｂ３）前記第２半導体チップの前記複数の第２電極パッドと前記第２配線基板の前記複数の第２ボンディングリードとをそれぞれ電気的に接続する複数の第２導電性部材と、
（ｂ４）前記第２半導体チップと前記複数の第２導電性部材とを封止する第２封止体と、
（ｂ５）前記複数の第２下面側ランドのそれぞれに設けられた複数の第２外部端子と、
を含み、
前記第１半導体素子は、前記第２半導体素子を制御し、
前記複数の第２外部端子は、前記第１半導体部品の前記第１配線基板に形成された前記複数の第１上面側ランドとそれぞれ電気的に接続されている。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本願の一発明によれば、第１半導体装置上に第２半導体装置を積層する工程に先立ち、第１半導体装置の完成後のテスト工程で第１配線基板の配線の断線不良を確実に検出することができる。
また、第１半導体装置上に積層される第２半導体装置の第１メモリチップに対する負荷（配線インピーダンス）を低減することができ、半導体装置の信頼性（電気特性）の低下を抑制することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。
本実施の形態は、第１半導体装置（第１パッケージ、下段側パッケージ）の上に第２半導体装置（第２パッケージ、上段側パッケージ）を積層して両者を電気的に接続したＰＯＰ型半導体装置および半導体システムに適用したものである。
＜第１半導体装置（第１半導体パッケージ、第１半導体部品）＞
図１は、ＰＯＰ型半導体装置（半導体システム）の全体構成を示す断面図、図２は、ＰＯＰ型半導体装置の下段側パッケージを構成する第１半導体装置（第１半導体パッケージ）の一部を拡大して示す断面図である。
＜第１半導体装置（第１半導体パッケージ、第１半導体部品）＞
図１は、ＰＯＰ型半導体装置（半導体システム）の全体構成を示す断面図、図２は、ＰＯＰ型半導体装置の下段側パッケージを構成する第１半導体装置（第１半導体パッケージ）の一部を拡大して示す断面図である。
第１半導体パッケージ（以下、第１パッケージという）１００は、配線基板（下段側基板、第１配線基板）１０１と、この配線基板１０１の上面に搭載されたコントローラチップ（第１半導体チップ）１０２とを備えている。配線基板１０１の上面（表面、主面）には複数の配線１１０が形成され、コントローラチップ１０２の主面（表面）には、複数の電極パッド１０３が形成されている。複数の配線１１０の一部（本実施の形態では、配線１１０の一端）はボンディングリード１１１を構成し、他部（本実施の形態では、配線１１０の他端）は上面側ランド１１２を構成している。そして、複数のボンディングリード１１１のそれぞれと、これに対応するコントローラチップ１０２の電極パッド１０３とは、金（Ａｕ）ワイヤ（導電性部材）１０４によって電気的に接続されている。
上記配線基板１０１（特に、上面および下面）は、平面形状が矩形状からなり、本実施の形態では、例えば四角形である。この配線基板１０１は、例えばガラスエポキシ樹脂のような汎用樹脂と、配線層とを主体として構成された多層配線基板であり、その内部にはビア配線１１３を介して上面の配線１１０（または、ビア配線１１３および上面の配線１１０を介してボンディングリード１１１、または上面側ランド１１２）と電気的に接続された内部配線１１４が、２層に亘って形成されている。また、配線基板１０１の下面（裏面）には、ビア配線１１３を介して上記内部配線１１４および配線１１０と電気的に接続された複数の下面側ランド１１５が形成されている。図３に示すように、第１下面側ランド１１５は、配線基板１０１の下面にアレイ状に配置されている。すなわち、配線基板１０１は、上面の配線１１０が形成された第１配線層、下面側ランド１１５が形成された第２配線層および内部配線１１４が形成された第３および第４配線層を有する多層配線基板である。配線１１０、ビア配線１１３、内部配線１１４および下面側ランド１１５は、例えばＣｕのような低抵抗金属からなる。
上記配線基板１０１の下面に形成された複数の下面側ランド１１５のそれぞれの表面には、ＰＯＰ型半導体装置の外部端子として機能する半田ボール（外部端子）１０５が設けられている。但し、本実施の形態のＰＯＰ型半導体装置は、後述する理由により、最外周の下面側ランド１１５（図３のハッチングを付した下面側ランド１１５ｄ）に半田ボール１０５が設けられていない。半田ボール１０５は、例えば錫（Ｓｎ）単体、またはウィスカ対策を考慮すれば、Ｓｎに少量のビスマス（Ｂｉ）、亜鉛（Ｚｎ）、銀（Ａｇ）、銅（Ｃｕ）、またはこれらの金属のうちの複数を添加したＳｎ合金などからなる。ＰＯＰ型半導体装置は、これらの半田ボール１０５を介してディジタルカメラや携帯電話などの外部電子機器に実装される。
上記配線基板１０１の上面は、上記複数の配線１１０のそれぞれの一部（ボンディングリード１１１）の表面、および他部（上面側ランド１１２）の表面を除き、配線１１０を保護するための絶縁性樹脂被膜であるソルダレジスト１０６によって被覆されている。このソルダレジスト１０６によって被覆されていない第１ボンディングリード１１１の表面および上面側ランド１１２の表面には、例えばニッケル（Ｎｉ）層の上に金（Ａｕ）層を積層した二層の金属膜からなるメッキ層（図示せず）が形成されている。同様に、配線基板１０１の下面は、下面側ランド１１５の表面を除き、ソルダレジスト１０６によって被覆されている。なお、下面側ランド１１５は、ビア配線１１３と平面的に重なる位置に配置されることに限定されず、例えばビア配線１１３とは平面的に重ならない位置に形成し、配線を介してビア配線１１３と電気的に接続するような構成であってもよい。
上記配線基板１０１の上面に搭載されたコントローラチップ（半導体チップ、下段側チップ）１０２は、平面形状がほぼ正方形の単結晶シリコン基板からなり、コントローラチップ１０２の裏面が配線基板１０１の上面と対向するように、接着剤１０７によって配線基板１０１の上面の中央部に搭載（フェイスアップ実装）されている。コントローラチップ１０２の主面の周辺部には、前述した複数の電極パッド１０３が形成され、それらの内側には、図示しないが、後述する第２半導体装置（第２パッケージ、第２半導体部品）に搭載されたメモリチップを制御するための制御回路（第１半導体素子）が形成されている。
上記コントローラチップ１０２、配線基板１０１の上面の第１ボンディングリード１１１、およびコントローラチップ１０２とボンディングリード１１１とを接続するＡｕワイヤ１０４は、封止体１０８によって封止されている。この封止体１０８は、例えばシリカなどのフィラーが充填された熱硬化性エポキシ樹脂からなる。
図４は、上記配線基板１０１の上面を示す平面図である。但し、配線１１０の一部は、上記したようにソルダレジスト１０６で覆われているため、第１ボンディングリード１１１および上面側ランド１１２のみが示されている。また、封止体１０８は、その外縁部が２点鎖線で示されている。なお、符号１１２を付した上面側ランドは、後述する第２半導体装置に搭載されたメモリチップと電気的に接続するためのメモリチップインタフェース用上面側ランドであり、例えば符号１１２ｄは、ＤＲＡＭチップインタフェース用の上面側ランドである。なお、図４では、詳細に説明していないが、ＤＲＡＭチップインタフェース用の上面側ランドは、配線基板１０１の各辺に沿って、２列に亘って配置された上面側ランドのうちの外側のランド列だけでなく、内側のランド列にも配置されている。
図４に示すように、上面側ランド１１２、１１２ｄは、配線基板１０１の上面の４辺に沿って２列に配置されている。また、コントローラチップ１０２の電極パッド１０３は、コントローラチップ１０２の主面の４辺に沿って１列に配置されている。これらの電極パッド１０３は、コントローラチップ１０２の最上層配線を構成する金属材料、例えばＡｌ合金を主体とする金属膜などで構成され、制御回路を構成する半導体素子と電気的に接続されている。なお、電極パッド１０３は、コントローラチップ１０２の主面の４辺に沿って千鳥状に２列ずつ配置されることもある。
＜第２半導体装置（第２半導体パッケージ、第２半導体部品）＞
次に、図１、図５、図６および図７を用いて、ＰＯＰ型半導体装置の上段側パッケージを構成する第２半導体装置（第２半導体パッケージ、第２半導体部品）について説明する。図５は、第２半導体パッケージの上面を示す平面図、図６は、図５のＡ−Ａ線に沿った第２半導体パッケージの要部拡大断面図、図７は、第２半導体パッケージの下面を示す平面図である。
＜第２半導体装置（第２半導体パッケージ、第２半導体部品）＞
次に、図１、図５、図６および図７を用いて、ＰＯＰ型半導体装置の上段側パッケージを構成する第２半導体装置（第２半導体パッケージ、第２半導体部品）について説明する。図５は、第２半導体パッケージの上面を示す平面図、図６は、図５のＡ−Ａ線に沿った第２半導体パッケージの要部拡大断面図、図７は、第２半導体パッケージの下面を示す平面図である。
第２半導体パッケージ（以下、第２パッケージという）２００は、前記第１パッケージ１００の配線基板１０１とほぼ同一の外形寸法を有する配線基板（上段側基板、第２配線基板）２０１と、この配線基板２０１の上面の中央部に搭載されたＤＲＡＭチップ（上段側チップ、第１メモリチップ）２０２と、このＤＲＡＭチップ２０２上に積層されたフラッシュメモリチップ（上段側チップ、第２メモリチップ）２０３とを備えている。配線基板２０１は、例えばガラスエポキシ樹脂のような汎用樹脂を主体として構成された配線基板であり、その上面には複数のボンディングリード２１１が形成されている。これらのボンディングリード２１１は、平面形状が矩形状（長方形）から成るメモリチップ（ＤＲＡＭチップ２０２およびフラッシュメモリチップ２０３）の各辺に沿って１列に配置されている。
上記ＤＲＡＭチップ（半導体チップ）２０２の主面には、複数の電極パッド２０４が形成されている。これらの電極パッド２０４は、ＤＲＡＭチップ２０２の主面の対向する２辺に沿って１列に配置されている。そして、配線基板２０１のボンディングリード２１１と、これに対応するＤＲＡＭチップ２０２の電極パッド２０４とは、Ａｕワイヤ（導電性部材）２０６によって電気的に接続されている。
また、上記フラッシュメモリチップ（半導体チップ）２０３の主面には、複数の電極パッド２０５が形成されている。これらの電極パッド２０５は、フラッシュメモリチップ２０３の主面の対向する２辺に沿って１列に配置されている。ここで、電極パッド２０５が配置された辺は、図５に示すように、ＤＲＡＭチップ２０２において電極パッド２０４が配置された辺とは異なる辺と並んでいる部分である。そして、配線基板２０１のボンディングリード２１１と、これに対応するフラッシュメモリチップ２０３の電極パッド２０５とは、Ａｕワイヤ（導電性部材）２０７によって電気的に接続されている。
上記配線基板２０１の下面（裏面）には、配線基板２０１の上下面を貫通する複数のビア配線２１２を介して上面（表面、主面）のボンディングリード２１１と電気的に接続された複数の下面側ランド２１３が形成されている。ボンディングリード２１１、ビア配線２１２および下面側ランド２１３は、例えばＣｕのような低抵抗金属からなる。また、ボンディングリード２１１の表面には、例えばＮｉ層の上にＡｕ層を積層した二層の金属膜からなるメッキ層（図示せず）が形成されている。
図７に示すように、上記複数の下面側ランド２１３は、配線基板２０１の下面の４辺に沿って２列に配置されている。下面側ランド２１３の数は、前記第１パッケージ１００の配線基板１０１の上面に形成された上面側ランド１１２の数と同じであり、第１パッケージ１００の上に第２パッケージ２００を積層した時、第２パッケージ２００の下面側ランド２１３とそれに対応する第１パッケージ１００の上面側ランド１１２とが互いに対向するようになっている。
図６に示すように、上記複数の下面側ランド２１３のそれぞれの表面には、第２パッケージ２００の外部端子として機能する半田ボール２０８が設けられている。これらの半田ボール２０８は、第１パッケージ１００の下面側ランド１１５に設けられた半田ボール１０５よりも融点が高い半田材料からなる。そして、第２パッケージ２００は、これらの半田ボール２０８を介して前記第１パッケージ１００と電気的に接続される。なお、前記図７は、半田ボール２０８の図示が省略されている。ここで、ＰＯＰ型半導体装置の場合、第１パッケージ（第１半導体部品）１００上に第２パッケージ（第２半導体部品）２００を積層してから、これらをマザーボードに実装する。そのため、半田ボール２０８の融点が半田ボール１０５の融点よりも低いと、積層された第２半導体部品を支持する半田ボール２０８が半田ボール１０５を溶融するための熱の影響で溶けてしまい、第２パッケージ２００の位置がずれる恐れがある。そのため、半田ボール２０８は、半田ボール１０５よりも融点が高い半田材料を使用することが好ましいが、第２パッケージ２００の位置がずれない程度であれば、半田ボール１０５の融点と同じ半田材料からなる半田ボール２０８を使用してもよい。
上記配線基板２０１の上面は、配線の一部であるボンディングリード２１１の表面を除き、ソルダレジスト２０９によって被覆されている。同様に、配線基板２０１の下面は、下面側ランド２１３の表面を除き、ソルダレジスト２０９によって被覆されている。なお、下面側ランド２１３は、ビア配線２１２と平面的に重なる位置に配置されることに限定されず、例えばビア配線２１２とは平面的に重ならない位置に形成し、配線を介してビア配線２１２と電気的に接続するような構成であってもよい。また、本実施の形態で使用する配線基板２０１は、４層の配線層を有する配線基板１０１とは異なり、上面に形成された第１配線層と、下面に形成された第２配線層とから成る。
上記配線基板２０１の上面に搭載されたＤＲＡＭチップ２０２は、平面形状が長方形の単結晶シリコン基板からなり、ＤＲＡＭチップ２０２の裏面が配線基板２０１の上面と対向するように、接着剤２２０によって第２配線基板２０１の上面の中央部に搭載（フェイスアップ実装）されている。ＤＲＡＭチップ２０２の主面の対向する２辺には、前述した複数の電極パッド２０４が形成され、それらの内側には、図示しないが、例えばＤＤＲ(Double Data Rate)規格のＤＲＡＭ（第２半導体素子）が形成されている。電極パッド２０４は、ＤＲＡＭチップ２０２の最上層配線と同じ金属材料、例えばＡｌ合金を主体とする金属膜などで構成され、前記ＤＲＡＭを構成する半導体素子と電気的に接続されている。
また、裏面がＤＲＡＭチップ２０２の主面と対向するように、上記ＤＲＡＭチップ２０２の上に積層されたフラッシュメモリチップ２０３は、平面形状が長方形で、外形寸法がＤＲＡＭチップ２０２よりも小さい単結晶シリコン基板からなり、接着剤２２０によってＤＲＡＭチップ２０２の上に搭載（フェイスアップ実装）されている。フラッシュメモリチップ２０３の主面の対向する２辺には、前述した複数の電極パッド２０５が形成され、それらの内側には、図示しないが、フラッシュメモリ（第３半導体素子）が形成されている。電極パッド２０５は、フラッシュメモリチップ２０３の最上層配線と同じ金属材料、例えばＡｌ合金を主体とする金属膜などで構成され、前記フラッシュメモリを構成する半導体素子と電気的に接続されている。
上記配線基板２０１の上面には、上記２個のメモリチップ（ＤＲＡＭチップ２０２、フラッシュメモリチップ２０３）およびＡｕワイヤ２０６、２０７を封止するための封止体２２１が形成されている。この封止体２２１は、例えばシリカなどのフィラーが充填された熱硬化性エポキシ樹脂からなる。なお、図５は、封止体２２１の図示が省略されている。
図８は、上記第１パッケージ１００と第２パッケージ２００とで構成されたＰＯＰ型半導体装置（半導体システム）のシステム構成を示す回路ブロック図である。
外部電子機器とＰＯＰ型半導体装置は、第１パッケージ１００の配線基板１０１の下面側ランド１１５に設けられた半田ボール１０５を通じて信号の入出力や電源の授受を行う。ここで、第１パッケージ１００上の第２パッケージ１００に搭載されたＤＲＡＭチップ２０２と外部電子機器との間の信号の入出力は、第１パッケージ１００のコントローラチップ１０２を介して行われるようになっている。従って、第１パッケージ１００の配線基板１０１には、コントローラチップ１０２を介さずに外部電子機器とＤＲＡＭチップ２０２との間で信号の入出力を直接行うための下面側ランド１１５は設けられていない。
これに対し、ＤＲＡＭチップ２０２上に積層されたフラッシュメモリチップ２０３には、外部電子機器メーカがＲＯＭライターなどを使ってデータを直接書き込むようになっているので、データの書き込み時には、コントローラチップ１０２を介さずにフラッシュメモリチップ２０３と外部電子機器との間で信号の入出力が直接行われる。従って、第１パッケージ１００の配線基板１０１に形成された複数の下面側ランド１１５には、コントローラチップ１０２を介さずに外部電子機器とフラッシュメモリチップ２０３との間で信号の入出力を直接行うための下面側ランド（および、この下面側ランドに形成された外部端子）が含まれている。
次に、上記第１パッケージ１００の配線基板１０１に形成された配線のレイアウトについて説明する。図９は、図４に示した配線基板１０１の上面を簡略化した平面図、図１０は、図９の一部を拡大して示す平面図、図１１は、図９のＢ−Ｂ線に沿った断面図、図１２は、図９のＣ−Ｃ線に沿った断面図である。なお、図９および図１０は、配線のレイアウトを見易くするために、コントローラチップ１０２の電極パッド１０３、配線基板１０１の配線１１０およびそれらを接続するＡｕワイヤ１０３の数を実際の数よりも少なく示している。
図９〜図１１に示すように、コントローラチップ１０２の主面に形成された複数の電極パッド１０３は、ＤＲＡＭチップインタフェース用の電極パッド１０３ｄを含んでいる。また、配線基板１０１の上面に形成された複数の配線１１０は、ＤＲＡＭチップインタフェース用の配線１１０ｄ含んでいる。
上記ＤＲＡＭチップインタフェース用の配線１１０ｄは、それぞれの一端がＤＲＡＭチップインタフェース用のボンディングリード１１１ｄを構成し、他端がＤＲＡＭチップインタフェース用の上面側ランド１１２ｄを構成している。そして、ＤＲＡＭチップインタフェース用のボンディングリード１１１ｄは、Ａｕワイヤ１０４を介してコントローラチップ１０２の電極パッド１０３ｄと電気的に接続され、ＤＲＡＭチップインタフェース用の上面側ランド１１２ｄは、ＤＲＡＭチップインタフェース用のビア配線１１３ｄと電気的に接続されている。
上記ＤＲＡＭチップインタフェース用のビア配線１１３ｄは、配線基板１０１の上面において、上面側ランド１１２ｄよりもボンディングリード１１１ｄから遠い位置（配線基板１０１の上面の周辺側）に配置されている。そして、これらのビア配線１１３ｄは、配線基板１０１の下面に形成された複数の下面側ランド１１５のうち、最外周に位置するＤＲＡＭチップインタフェース用の下面側ランド１１５ｄと電気的に接続されている。
配線基板１０１の下面の最外周に配置された上記ＤＲＡＭチップインタフェース用の下面側ランド１１５ｄは、第１パッケージ１００の完成後に行われるテスト工程で使用されるテスト用端子を構成している。すなわち、ＤＲＡＭチップインタフェース用の下面側ランド１１５ｄは、ＤＲＡＭチップインタフェース用のビア配線１１３ｄおよびＤＲＡＭチップインタフェース用の上面側ランド１１２ｄを介してＤＲＡＭチップインタフェース用の配線１１０ｄと電気的に接続され、さらにＤＲＡＭチップインタフェース用のボンディングリード１１１ｄおよびＡｕワイヤ１０４を介してコントローラチップ１０２（ＤＲＡＭチップインタフェース用の電極パッド１０３ｄ）と電気的に接続されている。従って、第１パッケージ１００の完成後に行われるテスト工程において、上記ＤＲＡＭチップインタフェース用の下面側ランド１１５ｄ（テスト用端子）にプローブを当て、コントローラチップ１０２からＤＲＡＭチップインタフェース用の下面側ランド１１５ｄに至る配線経路の導通／非導通テストを検査することにより、ＤＲＡＭチップインタフェース用の配線１１０ｄの断線不良を確実に検出することができる。
また、前述したように、ＤＲＡＭチップ２０２と外部電子機器との間の信号の入出力は、第１パッケージ１００のコントローラチップ１０２を介して行われるので、上記ＤＲＡＭチップインタフェース用の下面側ランド１１５ｄには、上記入出力信号が流れない。従って、ＤＲＡＭチップインタフェース用の下面側ランド１１５ｄには、ＰＯＰ型半導体装置を外部電子機器に接続するための外部端子（半田ボール１０５）を設けなくてもよい。そして、配線基板１０１の下面の最外周に位置する下面側ランド１１５ｄに半田ボール１０５を設けない場合には、外部電子機器のマザーボードに上記半田ボール１０５と接続されるランドを形成しなくともよいので、マザーボードの配線設計（例えば、内側に配置された下側ランドに形成された外部端子と電気的に接続されるマザーボード上の配線を、このＰＯＰ型半導体装置の周囲に引き出すためのレイアウト設計）が容易になる。
また、上記ＤＲＡＭチップインタフェース用の下面側ランド１１５ｄを配線基板１０１の下面の最外周に配置したことにより、ＰＯＰ型半導体装置の信頼性（電気特性）の低下を抑制することが可能となる。この理由は、ＤＲＡＭチップインタフェース用の下面側ランド１１５ｄを配線基板１０１の下面の最外周よりも内側に配置した場合は、ＤＲＡＭチップインタフェース用の上面側ランド１１２ｄからビア配線１１３ｄおよび内部配線１１４を経由して下面側ランド１１５ｄに至る経路の配線長が長くなる。ところが、一般にＤＲＡＭの駆動周波数は、フラッシュメモリの駆動周波数よりも高いため、ＤＲＡＭチップインタフェース用の配線長が長くなると、その分、配線のインピーダンス成分が増加し、かつ配線が不要ノイズを拾う可能性も高くなるので、ＰＯＰ型半導体装置の信頼性（電気特性）が低下する恐れがある。
これに対し、本実施の形態では、ＤＲＡＭチップインタフェース用の下面側ランド１１５ｄを配線基板１０１の下面の最外周に配置し、かつＤＲＡＭチップインタフェース用のビア配線１１３ｄをＤＲＡＭチップインタフェース用の上面側ランド１１２ｄの外側に配置している。これにより、ＤＲＡＭチップインタフェース用の上面側ランド１１２ｄから下面側ランド１１５ｄに至る経路、ひいてはコントローラチップ１０２から下面側ランド１１５ｄに至る経路の配線長が最短化されるので、上記した不具合が回避され、ＰＯＰ型半導体装置の信頼性（電気特性）の低下が抑制される。
なお、図９、図１０および図１２に示すように、コントローラチップ１０２の主面に形成された複数の電極パッド１０３は、フラッシュメモリチップインタフェース用の電極パッド１０３ｆを含んでいる。また、配線基板１０１の上面に形成された複数の配線１１０は、フラッシュメモリチップインタフェース用の配線１１０ｆを含んでいる。
上記フラッシュメモリチップインタフェース用の配線１１０ｆは、それぞれの一部（本実施の形態では、一端）がフラッシュメモリチップインタフェース用のボンディングリード１１１ｆを構成し、他部（本実施の形態では、他端）がフラッシュメモリチップインタフェース用の上面側ランド１１２ｆを構成している。そして、ボンディングリード１１１ｆは、Ａｕワイヤ１０４を介してコントローラチップ１０２の電極パッド１０３ｆと電気的に接続されている。
上記フラッシュメモリチップインタフェース用の配線１１０ｆのそれぞれには、フラッシュメモリチップインタフェース用のビア配線１１３ｆが電気的に接続されている。ここで、図１０に示すように、フラッシュメモリチップインタフェース用のビア配線１１３ｆのそれぞれは、配線基板１０１の上面において、フラッシュメモリチップインタフェース用の上面側ランド１１２ｆとボンディングリード１１１ｆとの間（上面側ランド１１２ｆよりもボンディングリード１１１ｆに近い位置）に配置されている。ＤＲＡＭチップインタフェース用のビア配線１１３ｄと同様に、フラッシュメモリチップインタフェース用のビア配線１１３ｆも上面側ランド１１２ｆよりも配線基板１０１の周縁部側に配置すれば、フラッシュメモリチップインタフェース用の配線経路の長さも最短化することができるが、半導体装置の外形サイズを縮小する（小型化）ことも考慮した場合、全ての配線経路を、ＤＲＡＭチップインタフェース用の配線経路と同じように引き回すことが困難となる。そこで、本実施の形態では、フラッシュメモリの駆動周波数よりも高いＤＲＡＭ用のビア配線１１３ｄを優先的に、上面側ランド１１３ｄと配線基板１０１の周縁部との間（ボンディングリード１１２ｄよりも遠い位置）に配置し、配置しきれないフラッシュメモリチップインタフェース用のビア配線１１３ｆを、これに対応する上面側１１２ｆとボンディングリード１１１ｆとの間に配置している。そして、これらのビア配線１１３ｆは、配線基板１０１の下面に形成された複数の下面側ランド１１５のうち、前記ＤＲＡＭチップインタフェース用の下面側ランド１１５ｄよりも内側に配置されたフラッシュメモリチップインタフェース用の下面側ランド１１５ｆと電気的に接続されている。
また、図１０に示すように、上記フラッシュメモリチップインタフェース用の配線１１０ｆのそれぞれは、上面側ランド１１２ｆからビア配線１１３ｆまでの間の線幅が、ビア配線１１３ｆからボンディングリード１１１ｆまでの間の線幅より太くなるように構成している。すなわち、フラッシュメモリチップインタフェース用の配線１１０ｆのそれぞれは、配線密度が相対的に疎な領域である配線基板１０１の上面の周辺部において太くなっており、配線密度が周辺部よりも相対的に密な領域において細くなっている。なお、図１０に示す例では、上面側ランド１１２ｆからビア配線１１３ｆまでの間の配線１１０ｆを全体的に太くしているが、配線設計の制約から、この領域の配線１１０ｆを全体的に太くすることが困難な場合には、図９に示すように、この領域の配線１１０ｆの一部を部分的に太くしてもよい。
このように、本実施の形態では、フラッシュメモリチップインタフェース用のビア配線１１３ｆを上面側ランド１１２ｆの内側に配置し、ビア配線１１３ｆと上面側ランド１１２ｆとの間の配線１１０ｆを太くする。これにより、第１パッケージ１００の製造中に配線基板１０１が高温雰囲気に曝されて、上面側ランド１１２ｆよりもボンディングリード１１１ｆから遠い位置にビア配線１１３ｆを配置することが出来ない配線１１０ｆに熱ストレスが加わっても、配線１１０ｆが断線し難くなるので、ＰＯＰ型半導体装置の製造歩留まり、および信頼性を向上することができる。
次に、上記のように構成されたＰＯＰ型半導体装置の製造方法の一例を図１３〜図２４を用いて説明する。
図１３は、上記第１パッケージ１００の製造に用いるマトリクス基板１３０の上面を示す要部拡大平面図、図１４は、このマトリクス基板１３０の下面を示す要部拡大平面図である。
マトリクス基板１３０は、前述した配線基板１０１の導体パターン（配線１１０、ボンディングリード１１１、上面側ランド１１２、ビア配線１１３、内部配線１１４、下面側ランド１１５）を繰り返し形成した構造を有している。マトリクス基板１３０は、第１パッケージ１００の配線基板１０１の母体となる基板であり、これをダイシングすることにより、多数の配線基板１０１が得られるようになっている。図１３および図１４は、このマトリクス基板１３０の一部（配線基板１０１の２個分の領域）を拡大して示している。
一方、図１５は、上記第２パッケージ２００の製造に用いるマトリクス基板２３０の上面を示す要部拡大平面図、図１６は、このマトリクス基板２３０の下面を示す要部拡大平面図である。
マトリクス基板２３０は、前述した配線基板２０１の導体パターン（ボンディングリード２１１、ビア配線２１２、下面側ランド２１３）を繰り返し形成した構造を有している。マトリクス基板２３０は、第２パッケージ２００の配線基板２０１の母体となる基板であり、これをダイシングすることにより、多数の配線基板２０１が得られるようになっている。図１５および図１６は、このマトリクス基板２３０の一部（配線基板２０１の２個分の領域）を拡大して示している。
第１パッケージ１００を製造するには、図１７に示すように、マトリクス基板１３０の上面にコントローラチップ１０２を搭載した後、図１８に示すように、コントローラチップ１０２の電極パッド１０３とマトリクス基板１３０のボンディングリード２１１をＡｕワイヤ１０４で接続する。Ａｕワイヤ１０４の接続は、熱と超音波を併用したボールボンディング法を用いて行う。
次に、図１９に示すように、コントローラチップ１０２、ボンディングリード２１１およびＡｕワイヤ１０４を封止体１０８で樹脂封止する。続いて、マトリクス基板１３０の下面に形成された下面側ランド１１５に半田ボール１０５を接続した後、マトリクス基板１３０をダイシングすることにより、図２０に示すような第１パッケージ１００が得られる。
マトリクス基板１３０の下面側ランド１１５に半田ボール１０５を接続する際は、前述したＤＲＡＭチップインタフェース用の下面側ランド１１５ｄに半田ボール１０５を接続しない。そして、第１パッケージ１００の完成後に行われるテスト工程において、下面側ランド１１５ｄにプローブを当て、ＤＲＡＭチップインタフェース用の配線１１０ｄの導通／非導通を検査する。また、このテスト工程では、コントローラチップ１０２に対するＡＣ／ＤＣテストや、コントローラチップ１０２から半田ボール１０５に至る配線経路の導通／非導通を検査するテストも行い、良品の第１パッケージ１００を選別する。
一方、第２パッケージ１００を製造するには、図２１に示すように、マトリクス基板２３０の上面にＤＲＡＭチップ２０２と搭載し、続いてＤＲＡＭチップ２０２の主面上にフラッシュメモリチップ２０３を搭載する。
次に、図２２に示すように、ＤＲＡＭチップ２０２の電極パッド２０４とマトリクス基板２３０のボンディングリード２１１をＡｕワイヤ２０６で接続し、フラッシュメモリチップ２０３の電極パッド２０５とボンディングリード２１１をＡｕワイヤ２０７で接続する。
次に、図２３に示すように、ＤＲＡＭチップ２０２、フラッシュメモリチップ２０３、ボンディングリード２１１およびＡｕワイヤ２０６、２０７を封止体２２１で樹脂封止する。マトリクス基板２３０の上面には、半田ボールを接続するランドがないので、マトリクス基板２３０の上面全体を封止体２２１で樹脂封止してよい。
次に、図２４に示すように、マトリクス基板２３０の下面に形成された下面側ランド２１３に半田ボール２０８を接続した後、マトリクス基板２３０をダイシングすることにより、第２パッケージ２００が得られる。その後、テスト工程で第２パッケージ２００の電気特性試験を行い、良品の第２パッケージ２００を選別する。
次に、上記のようにして得られた第１パッケージ１００の上に第２パッケージ２００を積層し、第２パッケージ２００の下面側ランド２１３に接続された半田ボール２０８を第１パッケージ１００の上面側ランド１１２上に位置決めする。そして、半田ボール２０８をリフローさせ、第２パッケージ２００の下面側ランド２１３と第１パッケージ１００の上面側ランド１１２を半田ボール２０８で電気的に接続することにより、前記図１に示した本実施の形態のＰＯＰ型半導体装置が完成する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
配線基板の下面側ランドに接続する外部端子は、半田ボール以外の材料、例えばＡｕバンプのようなバンプ電極で構成してもよい。
また、下段側パッケージの配線基板に搭載するコントローラチップは、フェイスダウン方式で実装してもよい。
また、上段側パッケージの配線基板に搭載するメモリチップは、ＤＲＡＭチップとフラッシュメモリチップの組み合わせに限定されるものではなく、駆動周波数の高いメモリチップ（例えばＤＲＡＭ）を１枚だけ搭載してもよい。
また、配線基板のボンディングリードおよびランドの表面に形成するメッキ層は、ニッケル（Ｎｉ）層上にパラジウム（Ｐｄ）層を積層し、さらに金（Ａｕ）層を積層する構成であってもよい。
また、配線基板のボンディングリードおよびランドの表面には、接合強度が確保できれば、メッキ層を形成しなくてもよい。
また、本実施の形態では、下段の第１パッケージ１００に搭載される半導体チップは制御回路を有するコントローラチップであり、上段の第２パッケージ２００に搭載される半導体チップはメモリ回路を有するメモリチップ（ＤＲＡＭ，フラッシュメモリ）であることについて説明したが、これに限定されるものではない。例えば、上段の第２パッケージ２００に搭載される半導体チップは、下段の第２パッケージ１００に搭載される半導体チップにより制御される半導体チップであれば、メモリチップに限らなくてもよい。また、同様に、下段の第１パッケージ１００に搭載される半導体チップは、上段の第２パッケージ２００に搭載される半導体チップを制御する半導体チップであれば、コントローラチップに限らなくてもよい。
本発明は、第１半導体装置上に第２半導体装置を積層してシステムを構成したパッケージオンパッケージ型半導体装置に適用することができる。
１００ 第１半導体パッケージ（第１半導体装置、下段側パッケージ）
１０１ 配線基板
１０２ コントローラチップ
１０３ 電極パッド
１０３ｄ ＤＲＡＭチップインタフェース用の電極パッド
１０３ｆ フラッシュメモリチップインタフェース用の電極パッド
１０４ Ａｕワイヤ
１０５ 半田ボール（外部端子）
１０６ ソルダレジスト
１０７ 接着剤
１０８ 封止体
１１０ 配線
１１０ｄ ＤＲＡＭチップインタフェース用の配線
１１０ｆ フラッシュメモリチップインタフェース用の配線
１１１ ボンディングリード
１１１ｄ ＤＲＡＭチップインタフェース用のボンディングリード
１１１ｆ フラッシュメモリチップインタフェース用のボンディングリード
１１２ 上面側ランド
１１２ｄ ＤＲＡＭチップインタフェース用の上面側ランド
１１２ｆ フラッシュメモリチップインタフェース用の上面側ランド
１１３ ビア配線
１１３ｄ ＤＲＡＭチップインタフェース用のビア配線
１１３ｆ フラッシュメモリチップインタフェース用のビア配線
１１４ 内部配線
１１５ 下面側ランド
１１５ｄ ＤＲＡＭチップインタフェース用の下面側ランド
１３０ マトリクス基板
２００ 第２半導体パッケージ（第２半導体装置、上段側パッケージ）
２０１ 配線基板
２０２ ＤＲＡＭチップ
２０３ フラッシュメモリチップ
２０４ 電極パッド
２０５ 電極パッド
２０６ Ａｕワイヤ
２０７ Ａｕワイヤ
２０８ 半田ボール（外部端子）
２０９ ソルダレジスト
２１１ ボンディングリード
２１２ ビア配線
２１３ 下面側ランド
２２０ 接着剤
２２１ 封止体
２３０ マトリクス基板
１０１ 配線基板
１０２ コントローラチップ
１０３ 電極パッド
１０３ｄ ＤＲＡＭチップインタフェース用の電極パッド
１０３ｆ フラッシュメモリチップインタフェース用の電極パッド
１０４ Ａｕワイヤ
１０５ 半田ボール（外部端子）
１０６ ソルダレジスト
１０７ 接着剤
１０８ 封止体
１１０ 配線
１１０ｄ ＤＲＡＭチップインタフェース用の配線
１１０ｆ フラッシュメモリチップインタフェース用の配線
１１１ ボンディングリード
１１１ｄ ＤＲＡＭチップインタフェース用のボンディングリード
１１１ｆ フラッシュメモリチップインタフェース用のボンディングリード
１１２ 上面側ランド
１１２ｄ ＤＲＡＭチップインタフェース用の上面側ランド
１１２ｆ フラッシュメモリチップインタフェース用の上面側ランド
１１３ ビア配線
１１３ｄ ＤＲＡＭチップインタフェース用のビア配線
１１３ｆ フラッシュメモリチップインタフェース用のビア配線
１１４ 内部配線
１１５ 下面側ランド
１１５ｄ ＤＲＡＭチップインタフェース用の下面側ランド
１３０ マトリクス基板
２００ 第２半導体パッケージ（第２半導体装置、上段側パッケージ）
２０１ 配線基板
２０２ ＤＲＡＭチップ
２０３ フラッシュメモリチップ
２０４ 電極パッド
２０５ 電極パッド
２０６ Ａｕワイヤ
２０７ Ａｕワイヤ
２０８ 半田ボール（外部端子）
２０９ ソルダレジスト
２１１ ボンディングリード
２１２ ビア配線
２１３ 下面側ランド
２２０ 接着剤
２２１ 封止体
２３０ マトリクス基板
Claims (4)
- 別の半導体チップを備えた別の半導体装置が積層される半導体装置であって、
（ａ）前記半導体装置は、
（ａ１）平面形状が矩形状からなる上面、前記上面に形成された複数のボンディングリード、前記上面に形成され、前記複数のボンディングリードとそれぞれ電気的に接続された複数の上面側ランド、平面形状が矩形状からなり、前記上面とは反対側に位置する下面、前記下面に形成された複数の下面側ランド、および前記複数の上面側ランドと前記複数の下面側ランドとをそれぞれ電気的に接続する複数のビア配線を有する配線基板と、
（ａ２）主面、前記主面に形成された複数の電極パッド、前記主面に形成され、前記複数の電極パッドとそれぞれ電気的に接続された半導体素子、および前記主面とは反対側に位置する裏面を有し、前記配線基板の前記上面に搭載された第１半導体チップと、
（ａ３）前記第１半導体チップの前記複数の電極パッドと前記配線基板の前記複数のボンディングリードとをそれぞれ電気的に接続する複数の導電性部材と、
（ａ４）前記第１半導体チップと前記複数の導電性部材とを封止する封止体と、
（ａ５）前記複数の下面側ランドのそれぞれに設けられた複数の外部端子と、
を含み、
前記複数の電極パッドは、第１の半導体チップインタフェース用電極パッドおよび第２の半導体チップインタフェース用電極パッドを有し、
前記複数のボンディングリードは、前記導電性部材を介して前記第１の半導体チップインタフェース用電極パッドと電気的に接続された第１の半導体チップインタフェース用ボンディングリードと、前記導電性部材を介して前記第２の半導体チップインタフェース用電極パッドと電気的に接続された第２の半導体チップインタフェース用ボンディングリードを有し、
前記複数の上面側ランドは、前記第１の半導体チップインタフェース用ボンディングリードと電気的に接続された第１の半導体チップインタフェース用上面側ランドと、前記第２の半導体チップインタフェース用ボンディングリードと電気的に接続された第２の半導体チップインタフェース用上面側ランドを有し、
前記複数のビア配線は、前記第１の半導体チップインタフェース用上面側ランドと電気的に接続された第１の半導体チップインタフェース用ビア配線と、前記第２の半導体チップインタフェース用上面側ランドと電気的に接続された第２の半導体チップインタフェース用ビア配線を含み、
前記第１の半導体チップインタフェース用ビア配線は、前記第１の半導体チップインタフェース用上面側ランドよりも前記第１の半導体チップインタフェース用ボンディングリードから遠い位置に配置され、
前記第２の半導体チップインタフェース用ビア配線は、前記第２の半導体チップインタフェース用ボンディングリードと前記第２の半導体チップインタフェース用上面側ランドとの間に配置され、
前記第２の半導体チップインタフェース用ビア配線と前記第２の半導体チップインタフェース用上面側ランドとを接続する配線の少なくとも一部の幅は、前記第２の半導体チップインタフェース用ビア配線と前記第２の半導体チップインタフェース用ボンディングリードとを接続する配線の幅よりも広く、
前記複数の下面側ランドは、前記下面の辺に沿って配置された複数の第１下面側ランドと、前記複数の第１下面側ランドよりも前記下面の内側に配置された複数の第２下面側ランドとを含み、
前記第１の半導体チップインタフェース用上面側ランドは、前記第１の半導体チップインタフェース用ビア配線を介して前記第１下面側ランドと電気的に接続されており、
前記第２の半導体チップインタフェース用上面側ランドは、前記第２の半導体チップインタフェース用ビア配線を介して前記第２下面側ランドと電気的に接続されていることを特徴とする半導体装置。 - 前記第１下面側ランドには、前記外部端子が設けられておらず、
前記第２下面側ランドには、前記外部端子が設けられていることを特徴とする請求項１記載の半導体装置。 - 第１半導体部品と、前記第１半導体部品上に積層された第２半導体部品とからなる半導体システムであって、
（ａ）前記第１半導体部品は、
（ａ１）平面形状が矩形状からなる第１上面、前記第１上面に形成された複数の第１ボンディングリード、前記第１上面に形成され、前記複数の第１ボンディングリードとそれぞれ電気的に接続された複数の第１上面側ランド、平面形状が矩形状からなり、前記第１上面とは反対側に位置する第１下面、前記第１下面に形成された複数の第１下面側ランド、および前記複数の第１上面側ランドと前記複数の第１下面側ランドとをそれぞれ電気的に接続する複数の第１ビア配線を有する第１配線基板と、
（ａ２）第１主面、前記第１主面に形成された複数の第１電極パッド、前記第１主面に形成され、前記複数の第１電極パッドとそれぞれ電気的に接続された第１半導体素子、および前記第１主面とは反対側に位置する第１裏面を有し、前記第１配線基板の前記第１上面に搭載された第１半導体チップと、
（ａ３）前記第１半導体チップの前記複数の第１電極パッドと前記第１配線基板の前記複数の第１ボンディングリードとをそれぞれ電気的に接続する複数の第１導電性部材と、
（ａ４）前記第１半導体チップと前記複数の第１導電性部材とを封止する第１封止体と、
（ａ５）前記複数の第１下面側ランドのそれぞれに設けられた複数の第１外部端子と、
を含み、
前記複数の第１電極パッドは、第１の半導体チップインタフェース用電極パッドおよび第２の半導体チップインタフェース用電極パッドを含み、
前記複数の第１ボンディングリードは、前記第１導電性部材を介して前記第１の半導体チップインタフェース用電極パッドと電気的に接続された第１の半導体チップインタフェース用ボンディングリードと、前記第１導電性部材を介して前記第２の半導体チップインタフェース用電極パッドと電気的に接続された第２の半導体チップインタフェース用ボンディングリードを含み、
前記複数の第１上面側ランドは、前記第１の半導体チップインタフェース用ボンディングリードと電気的に接続された第１の半導体チップインタフェース用上面側ランドと、前記第２の半導体チップインタフェース用ボンディングリードと電気的に接続された第２の半導体チップインタフェース用上面側ランドを含み、
前記複数の第１ビア配線は、前記第１の半導体チップインタフェース用上面側ランドと電気的に接続された第１の半導体チップインタフェース用ビア配線と、前記第２の半導体チップインタフェース用上面側ランドと電気的に接続された第２の半導体チップインタフェース用ビア配線を含み、
前記第１の半導体チップインタフェース用ビア配線は、前記第１の半導体チップインタフェース用上面側ランドよりも前記第１の半導体チップインタフェース用ボンディングリードから遠い位置に配置され、
前記第２の半導体チップインタフェース用ビア配線は、前記第２の半導体チップインタフェース用ボンディングリードと前記第２の半導体チップインタフェース用上面側ランドとの間に配置され、
前記第２の半導体チップインタフェース用ビア配線と前記第２の半導体チップインタフェース用上面側ランドとを接続する配線の少なくとも一部の幅は、前記第２の半導体チップインタフェース用ビア配線と前記第２の半導体チップインタフェース用ボンディングリードとを接続する配線の幅よりも広く、
前記複数の第１下面側ランドは、前記第１下面の辺に沿って配置された複数の外側ランドと、前記複数の外側ランドよりも前記第１下面の内側に配置された複数の内側ランドとを含み、
前記第１の半導体チップインタフェース用上面側ランドは、前記第１の半導体チップインタフェース用ビア配線を介して前記外側ランドと電気的に接続されており、
前記第２の半導体チップインタフェース用上面側ランドは、前記第２の半導体チップインタフェース用ビア配線を介して前記内側ランドと電気的に接続されており、
（ｂ）前記第２半導体部品は、
（ｂ１）平面形状が矩形状からなる第２上面、前記第２上面に形成された複数の第２ボンディングリード、平面形状が矩形状からなり、前記第２上面とは反対側に位置する第２下面、前記第２下面に形成された複数の第２下面側ランド、および前記複数の第２ボンディングリードと前記複数の第２下面側ランドとをそれぞれ電気的に接続する複数の第２ビア配線を有する第２配線基板と、
（ｂ２）第２主面、前記第２主面に形成された複数の第２電極パッド、前記第２主面に形成され、前記複数の第２電極パッドとそれぞれ電気的に接続された第２半導体素子、および前記第２主面とは反対側に位置する第２裏面を有し、前記第２配線基板の前記第２上面上に搭載された第２半導体チップと、
（ｂ３）前記第２半導体チップの前記複数の第２電極パッドと前記第２配線基板の前記複数の第２ボンディングリードとをそれぞれ電気的に接続する複数の第２導電性部材と、
（ｂ４）前記第２半導体チップと前記複数の第２導電性部材とを封止する第２封止体と、
（ｂ５）前記複数の第２下面側ランドのそれぞれに設けられた複数の第２外部端子と、
を含み、
前記第１半導体素子は、前記第２半導体素子を制御し、
前記複数の第２外部端子は、前記第１半導体部品の前記第１配線基板に形成された前記複数の第１上面側ランドとそれぞれ電気的に接続されていることを特徴とする半導体システム。 - 前記外側ランドには、前記第１外部端子が設けられておらず、
前記内側ランドには、前記第１外部端子が設けられていることを特徴とする請求項３記載の半導体システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
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| JP2008334075A JP5259383B2 (ja) | 2008-12-26 | 2008-12-26 | 半導体装置および半導体システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010157561A JP2010157561A (ja) | 2010-07-15 |
| JP5259383B2 true JP5259383B2 (ja) | 2013-08-07 |
Family
ID=42575268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008334075A Expired - Fee Related JP5259383B2 (ja) | 2008-12-26 | 2008-12-26 | 半導体装置および半導体システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5259383B2 (ja) |
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|---|---|---|---|---|
| JP2021150361A (ja) * | 2020-03-17 | 2021-09-27 | キオクシア株式会社 | 半導体装置 |
| US12249563B2 (en) | 2020-12-21 | 2025-03-11 | Samsung Electronics Co., Ltd. | Semiconductor device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101867955B1 (ko) * | 2012-04-13 | 2018-06-15 | 삼성전자주식회사 | 패키지 온 패키지 장치 및 이의 제조 방법 |
| KR102032887B1 (ko) | 2012-12-10 | 2019-10-16 | 삼성전자 주식회사 | 반도체 패키지 및 반도체 패키지의 라우팅 방법 |
| US20230170330A1 (en) * | 2021-12-01 | 2023-06-01 | Etron Technology, Inc. | Memory module with reduced bonding wires |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08255976A (ja) * | 1995-03-15 | 1996-10-01 | Toshiba Corp | 多層配線基板 |
| JP4583850B2 (ja) * | 2004-09-16 | 2010-11-17 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP4473807B2 (ja) * | 2005-10-27 | 2010-06-02 | パナソニック株式会社 | 積層半導体装置及び積層半導体装置の下層モジュール |
| JP2007142481A (ja) * | 2007-03-05 | 2007-06-07 | Seiko Epson Corp | 半導体装置、回路基板及び電子機器 |
| JP4704404B2 (ja) * | 2007-09-18 | 2011-06-15 | 新光電気工業株式会社 | 半導体装置とその製造方法 |
-
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| JP7413102B2 (ja) | 2020-03-17 | 2024-01-15 | キオクシア株式会社 | 半導体装置 |
| US12249563B2 (en) | 2020-12-21 | 2025-03-11 | Samsung Electronics Co., Ltd. | Semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP2010157561A (ja) | 2010-07-15 |
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