JP4583850B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は半導体装置及びその製造方法に係り、特に基板に試験用電極を有する半導体装置及びその製造方法に関する。

一般に、半導体装置は種々の装置に組み込まれ使用されている。特に、ノート型パーソナルコンピュータは、その有する携帯性により、パーソナルユースからビジネスユースまで幅広く用いられている。従って、ノート型パーソナルコンピュータをビジネスユースとして用いた場合、高い秘密保持を要求される情報の処理にこのノート型パーソナルコンピュータを用いる場合がある。このような場合には、記憶された情報がノート型パーソナルコンピュータから外部に容易に漏洩しないようにする必要がある。

このような情報が漏洩を防止する手段として、従来ではノート型パーソナルコンピュータ自体を紛失しない手段が採られていた。また、個人識別番号（ＩＤ）やパスワードを設定することも行なわれている。

しかしながら、近年ではパーソナルコンピュータを分解し、これに搭載されている半導体装置の外部に露出している端子を使用して半導体装置（例えば、メモリ）の内部の情報を解析することが行われるようになってきている。

この半導体装置内部の情報を読み出すのに用いられる端子は、半導体装置の試験工程で用いられる試験用端子である。そこで、例えば特許文献１に開示されているように従来では、試験用端子をウェーハのダイシングライン上に形成しておき、ウェーハレベルで試験を実施し、試験終了後にウェーハをダイシングして個々の半導体チップに個片化する際に、試験用端子も除去する方法が採られていた。
特開２００１−２９１７５１号公報

しかしながら、上記した試験用端子をウェーハのダイシングライン上に形成する方法では、試験端子を全てダイシングラインまで引き出す必要があり、配線のレイアウトが困難であるという問題点があった。特に、端子数が多い高密度化された半導体装置の場合、この問題は重大となる。

また、試験用端子をダイシングラインに設ける構成では、必然的にウェーハレベルでの試験しか実施できず、個片化した半導体チップを半導体装置に組み込んだ後に試験を行うことができないという問題点があった。

本発明は上記の点に鑑みてなされたものであり、半導体素子内に格納されている内部情報の不正読み出しを確実に防止しうる半導体装置及びその製造方法を提供することを目的とする。

上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。

請求項１記載の発明は、
半導体素子と、
該半導体素子を搭載する基板と、
該基板に形成されており、前記半導体素子の試験時に用いられる試験用電極とを設けてなる半導体装置において、
前記試験時に前記試験用電極及び該試験用電極に配設されて使用される試験用端子を除去してなることを特徴とするものである。

上記発明によれば、試験終了後に試験用電極及び試験用端子を除去することにより、その後に半導体素子と試験用電極及び試験用端子を介して接続することができなくなる。このため、第三者により半導体素子が解析されることを防止でき、機密保持を強化することができる。

また、請求項２記載の発明は、
半導体素子と、
該半導体素子を搭載する基板と、
該基板に形成されており、前記半導体素子の試験時に用いられる試験用電極とを設けてなる半導体装置において、
前記試験時に使用される試験用電極を除去してなることを特徴とするものである。

上記発明によれば、試験終了後に試験用電極を除去することにより、その後に半導体素子と試験用電極を介して接続することができなくなる。このため、第三者により半導体素子が解析されることを防止でき、機密保持を強化することができる。

また、請求項３記載の発明は、
基板に搭載された半導体素子に対し、前記基板に形成された試験用電極に設けられた試験用端子を用いて試験を実施する試験工程を有する半導体装置の製造方法において、
前記試験工程終了後に、前記試験用端子及び前記試験用電極を除去する除去工程を有することを特徴とするものである。

上記の発明によれば、試験終了後に試験用端子と試験用電極を除去することにより、その後に半導体素子との電気的接続が困難となり、第三者により不正に半導体素子が解析されることを防止でき、機密保持を強化することができる。

また、請求項４記載の発明は、
基板に搭載された半導体素子に対し、前記基板に形成された試験用電極に設けられた試験用端子を用いて試験を実施する試験工程を有する半導体装置の製造方法において、
試験工程後に、前記基板から前記試験用電極の配設領域を除去する除去工程を行うことを特徴とするものである。

上記発明によれば、試験終了後に基板から試験用電極の配設領域が除去されるため、半導体素子との電気的接続は一層困難となり、より確実に機密保持を図ることができる。

上述の如く本発明によれば、試験終了後に試験用端子を除去することにより、その後に半導体素子と試験用電極とを接続することができなくなり、よって第三者により半導体素子が解析されることを防止でき、機密保持を強化することができる。

次に、本発明を実施するための最良の形態について図面と共に説明する。

図１及び図７は、本発明の第１実施例である半導体装置１０Ａ，１０Ｂを説明するための図である。この半導体装置１０Ａ，１０ＢはＢＧＡ(Ball Grid Array)タイプのものであり、大略すると半導体素子１１,基板１２，及び封止樹脂１３等により構成されている。

半導体素子１１は、図示しない接着剤により基板１２の表面上にフェイスアップで搭載されている。この半導体素子１１と基板１２は、ワイヤ１５により電気的に接続されている。基板１２は樹脂基板であり、本実施例では両面プリント基板が用いられている。しかしながら、基板１２は両面プリント基板に限定されるものではなく多層基板を用いることも、またセラミック基板等の樹脂基板以外の基板を用いることも可能である。

この基板１２の裏面（半導体素子１１が搭載される面と半体側の面）には、通常電極１６及び試験用電極１７が形成されている。また、基板１２の裏面には絶縁膜１８が形成されるが、通常電極１６及び試験用電極１７の形成位置においては、絶縁膜１８は除去されている。更に、通常電極１６には、外部接続端子となる半田ボール１４が設けられている。しかしながら試験用電極１７についは、半田ボール１４は設けられていない。

封止樹脂１３は、基板１２の表面を覆うよう形成されている。これにより、半導体素子１１及びワイヤ１５は封止樹脂１３により保護された構成となる。

ここで、基板１２に形成された試験用電極１７に注目する。試験用電極１７は、後述するように半導体装置１０Ａに対して試験（例えば、信頼性試験等）を実施する場合にはそのまま使用されるが、試験終了後には図５に示すように除去される。

また、図１においては、説明及び図示の便宜上、試験用電極１７が通常電極１６に対して外周に位置した状態を示しているが、試験用電極１７の配設位置は基板１２の外周位置に限定されるものではなく、通常電極１６の配設位置よりも内側に設けられる場合もある。即ち、通常電極１６及び試験用電極１７の配設位置は、特に限定されるものではなく、よって電極のレイアウトの自由度は高く、各電極１６，１７の配設位置を容易に設定することができる。尚、試験用電極１７は、アドレス用端子或はデータ用端子等である。

本実施例に係る半導体装置１０Ａは、上記のように試験終了後に試験用電極１７が図５に示すように除去された構成とされている。よって、試験用電極１７を介して半導体装置１０Ａと接続することが困難となる。従って本実施例に係る半導体装置１０Ａによれば、第三者により半導体装置１０Ａ（半導体素子１１）が解析されることを防止でき、機密保持を強化することができる。

図２は、半導体装置１０Ａ，１０Ｂの製造工程を示す工程図である。同図に示すように、半導体装置１０Ａ，１０Ｂは、ステップ１０〜ステップ５０（図では、ステップをＳと略称している）を実施することにより製造される。

半導体ウェーハ形成工（ステップ１０）では、ウェーハレベルにおける半導体素子１１の製造処理が行われる。具体的には、ウェーハに対して成膜処理、リソグラフィ処理、不純物添加処理等が実施され、これによりウェーハ上に多数の半導体素子が形成される。

この半導体ウェーハ形成工（ステップ１０）が終了すると、続いてパッケージング工程（ステップ２０）が実施される。このパッケージング工程では、ダイシング処理、マウント処理、ボンディング処理、樹脂封止処理、端子形成処理等が実施される。

具体的には、ダイシング処理ではウェーハに対してダイシング処理を行うことにより、個片化された半導体素子１１を製造する。続くマウント処理では、予め別工程で製造しておいた基板１２に対し、接着剤を用いて個片化された半導体素子１１を搭載する。ボンディング処理では、半導体素子１１と基板１２との間にワイヤ１５をボンディングする。これにより、半導体素子１１と基板１２は電気的に接続された構成となる。

続く樹脂封止処理では、基板１２の上面に封止樹脂１３を形成する。この封止樹脂１３の形成方法としては、トランスファーモールド法を用いることができる。この封止樹脂１３を形成することにより、半導体素子１１及びワイヤ１５は封止樹脂１３に封止された状態となる。

続く端子形成処理では、基板１２に半田ボール１４を配設する。この端子形成処理では、基板１２に形成されている通常電極１６及び試験用電極１７の両方にそれぞれ半田ボール１４を形成する。図３は、この端子形成処理が終了した状態を示す半導体装置１０Ａの底面図であり、図４は図３におけるＸ−Ｘ線に沿う断面図を示している。

本実施例では、図３に一点鎖線で示す領域２６（右側端部の一列及び左側端部の一列）は、試験用電極１７の形成領域となっている。端子形成処理では、この試験用電極１７にも半田ボール１４が形成されるため、よって領域２６を含め全ての領域において半田ボール１４が形成された構成となっている。尚、図３に一点鎖線で示す試験用電極１７の形成領域を以下第２の領域２６といい、他の通常電極１６が形成される領域を以下第１の領域２５というものとする。

図４に示すように、試験用電極１７は、基板１２に形成された電極パッド（図示せず）上に銅パターン２１、ニッケルパターン２２、金パターン２３を順次積層した構成とされている。前記したように、基板１２の裏面には絶縁膜１８が形成されているが、この試験用電極１７の形成位置には開口１９が設けられており、試験用電極１７は露出した状態となっている（尚、通常電極１６においても同様の構成である）。半田ボール１４は、開口１９から露出した試験用電極１７に配設された構成とされている。

パッケージング工程（ステップ２０）が終了すると、続いて試験工程（ステップ３０）が実施される。この試験工程では、半田ボール１４を用いて各種の試験が実施される。具体的には、半導体装置１０Ａに対して信頼性試験，加速試験、スクリーニング等が実施される。

この際、半導体素子１１に対して実際に信号を送信し、半導体素子１１から送信される信号に基づいて所定の特性が得られているかを試験することが行われる。この試験時に用いられる信号は、試験用電極１７を用いて半導体素子１１に送受信される。また、この試験用電極１７は、半導体素子１１から不正に情報が読み出される際に使用される電極であることは前述した通りである。

試験工程（ステップ３０）が終了すると、続いて除去工程（ステップ４０）が実施される。この除去工程では、試験用電極１７に配設されている半田ボール１４を除去する処理が実施される。この半田ボール１４を除去する方法としては、レーザ加工法を用いることができる。レーザ加工法を用いた場合、適宜にレーザのエネルギー設定したり時間管理を行ったりすることにより、試験用電極１７に与える損傷を抑制しつつ、確実に半田ボール１４を除去することができる。尚、半田ボール１４を除去する方法としては、レーザ加工に限定されるものではなく、エッチング法等を用いることも可能である。

続いて、除去工程（ステップ４０）において試験用電極１７を除去する処理が実施される。この試験用電極１７の除去は、レーザ加工を用いて行う。即ち、半田ボール１４が除去された後もレーザ加工を続行して行い、試験用電極１７が除去されるまでレーザ加工を実施する。この際、レーザのエネルギー設定や時間管理を適宜行うことにより、基板１２に与える損傷を抑制しつつ、確実に半田ボール１４及び試験用電極１７を除去することができる。上記一連の処理を実施することにより、図７に示す半導体装置１０Ｂが完成する（ステップ５０）。

図５乃至図７は、上記した製造工程を経ることにより製造される半導体装置１０Ｂを示している。図５は半導体装置１０Ｂの断面図、図６は半導体装置１０Ｂの底面図、図７は図８におけるＸ−Ｘ線に沿う断面図である。尚、図５乃至図７、また本実施例以降の説明に用いる図８乃至図１５において、図１乃至図４に示した構成と同一構成については同一符号を付してその説明は省略するものとする。

図５に示す本実施例に係る半導体装置１０Ｂは、図７に拡大して示すように、半田ボール１４及び試験用電極１７を除去した構成としたことを特徴とするものである。よって、図６に示す第１の領域２５において半田ボール１４はそのまま残存するが、第２の領域２６においては半田ボール１４及び試験用電極１７は除去された状態となる。

このように上記した半導体装置１０Ｂの製造方法を実施することにより、試験終了後に試験用電極１７及び試験用電極１７に配設され試験時に用いた半田ボール１４を除去工程（ステップ４０）で除去されるため、半導体素子１１との電気的接続は困難となる。よって、第三者が試験用電極１７を用いて不正に半導体素子１１に格納されている情報を読み出すことを防止でき、これにより半導体装置１０Ｂの機密保持を強化することができる。

続いて、本発明の第２実施例について説明する。図８乃至図１０は、第２実施例である半導体装置１０Ｃを示している。図８は半導体装置１０Ｃの断面図、図９は半導体装置１０Ｃの底面図、図１０は図９におけるＸ−Ｘ線に沿う断面図である。

前記した第１実施例に係る半導体装置１０Ｂは、図５及び図７に示すように、基板１２から試験用電極１７を除去した構成とされていた。これに対して本実施例に係る半導体装置１０Ｃは、図１０に拡大して示すように、基板１２に貫通孔２８を形成することにより、半田ボール１４の形成位置に対応した位置における基板１２も除去した構成としたことを特徴とするものである。よって、図９に示す第１の領域２５において半田ボール１４はそのまま残存するが、第２の領域２６においては基板１２に貫通孔２８が形成された状態となる。

この貫通孔２８の形成（基板１２の部分的な除去）は、レーザ加工を用いて行う。即ち、第２実施例では試験用電極１７が除去された状態でレーザを止めていたが、試験用電極１７が除去された後もレーザ加工を続行して行い、基板１２を貫通する孔が形成されるまでレーザ加工を実施する。

この際、レーザのエネルギー設定や時間管理を適宜行うことにより、基板１２に与える損傷を抑制しつつ、確実に半田ボール１４，試験用電極１７，及びこれに対応する位置の基板１２を除去することができる。よって、本実施例によれば、更に半導体素子１１との電気的接続が困難となり、より確実に機密保持を図ることが可能となる。

続いて、本発明の第３実施例について説明する。図１１乃至図１３は第３実施例である半導体装置１０Ｄの除去工程実施前の状態を示しており、図１４及び図１５は第３実施例である半導体装置１０Ｄの除去工程実施後の状態を示している。図１１は半導体装置１０Ｄの断面図、図１２及び図１４は半導体装置１０Ｄの底面図、図１３は図１２におけるＸ−Ｘ線に沿う断面図、図１５は図１４におけるＸ−Ｘ線に沿う断面図である。

本実施例においては、試験時に使用する試験用電極１７は、他の実施例と異なり必ず基板１２の外周部に配置する必要がある。即ち、第２の領域２６を必ず第１の領域２５の外周位置に形成した構成とする。これにより、通常電極１６と試験用電極１７は、確実に分離されて配置された構成となる。この第１の領域２５に位置する通常電極１６には半田ボール１４が配設され、第２の領域２６に位置する試験用電極１７には試験用半田ボール２７が形成される。

本実施例では、製造工程におけるダイシング処理において、第１の領域２５と第２の領域２６との境界部分に溝部３０を形成した構成とされている。この溝部３０は、ダイシング処理を実施する前に、ハーフダイシングを行うことにより形成する。よって、溝部３０の形成するに際し、特に半導体装置１０Ｄの製造工程が複雑になるようなことはなく、容易に形成することができる。

半導体装置１０Ｄに対する試験工程（ステップ３０）は、図１１乃至図１３に示すように、基板１２に試験用半田ボール２７が配設された状態で実施される。溝部３０が形成されていても、試験用半田ボール２７と半導体素子１１は電気的に接続された状態を維持するよう構成されている。よって、試験用半田ボール２７を用いて半導体素子１１に対して所定の試験を実施することができる。

試験工程（ステップ３０）が実施された後に行われる除去工程（ステップ４０）では、本実施例では溝部３０において基板１２を切断する処理が行われる。これにより、図１４及び図１５に示すように、基板１２から試験用半田ボール２７が配設された第２の領域２６を除去することができる。

このように本実施例では、試験工程（ステップ３０）で使用する試験用半田ボール２７が設けられた第２の領域２６自体を基板１２から除去してしまうため、更に半導体素子１１との電気的接続が困難となり、更に確実に機密保持を図ることが可能となる。

以上の説明に関し、更に以下の項を開示する。
（付記１）
半導体素子と、
該半導体素子を搭載する基板と、
該基板に形成されており、前記半導体素子の試験時に使用される試験用電極とを設けてなる半導体装置において、
前記試験時に前記試験用電極及該試験用電極に配設されて使用される試験用端子を除去してなることを特徴とする半導体装置。
（付記２）
半導体素子と、
該半導体素子を搭載する基板と、
該基板に形成されており、前記半導体素子の試験時に使用される試験用電極とを設けてなる半導体装置において、
前記試験時に使用される試験用電極を除去してなることを特徴とする半導体装置。
（付記３）
付記２記載の半導体装置において、
前記前記試験用電極を前記基板の外周部に配置すると共に、前記基板の前記試験用電極の配設領域と通常電極の配設領域との間に溝部を形成したことを特徴とする半導体装置。
（付記４）
基板に搭載された半導体素子に対し、前記基板に形成された試験用電極に設けられた試験用端子を用いて試験を実施する試験工程を有する半導体装置の製造方法において、
試験工程は、
前記試験工程終了後に、前記試験用端子及び前記試験用電極を除去する除去工程を有することを特徴とする半導体装置の製造方法。
（付記５）
付記４記載の半導体装置の製造方法において、
前記除去工程では、
前記試験用端子及び前記試験用電極を除去するのにレーザ加工法を用いたことを特徴とする半導体装置の製造方法。
（付記６）
付記４記載の半導体装置の製造方法において、
前記除去工程では、
前記貫通孔を形成するのにレーザ加工法を用いたことを特徴とする半導体装置の製造方法。
（付記７）
基板に搭載された半導体素子に対し、前記基板に形成された試験用電極に設けられた試験用端子を用いて試験を実施する試験工程を有する半導体装置の製造方法において、
試験工程後に、前記基板から前記試験用電極の配設領域を除去する除去工程を行うことを特徴とする半導体装置の製造方法。
（付記８）
付記７記載の半導体装置の製造方法において、
前記除去工程を実施する前に、前記基板の前記試験用電極の配設領域と通常電極の配設領域との間に溝部を形成しておき、
前記除去工程では、前記溝部において前記基板を切断することにより前記試験用電極の配設領域を除去することを特徴とする半導体装置の製造方法。

図１は、本発明の第１実施例である半導体装置を示す断面図である。 図２は、本発明に係る半導体装置の製造方法を示す工程図である。 図３は、本発明の第１実施例である半導体装置の製造方法を説明するための図である。 図４は、図３のＸ−Ｘ線に沿う断面図である。 図５は、本発明の第１実施例である半導体装置を説明するための断面図である。 図６は、図５に示す半導体装置の底面図である。 図７は、図６のＸ−Ｘ線に沿う断面図である。 図８は、本発明の第２実施例である半導体装置を示す断面図である。 図９は、本発明の第２実施例である半導体装置の底面図である。 図１０は、図９のＸ−Ｘ線に沿う断面図である。 図１１は、本発明の第３実施例である半導体装置を示す断面図である。 図１２は、本発明の第３実施例である半導体装置の製造方法を説明するための底面図である。 図１３は、図１２のＸ−Ｘ線に沿う断面図である。 図１４は、本発明の第３実施例である半導体装置の第２の領域を除去した状態を示す底面図である。 図１５は、図１４のＸ−Ｘ線に沿う断面図である。

符号の説明

１０Ａ〜１０Ｄ 半導体装置
１１ 半導体装置
１２ 基板
１３ 封止樹脂
１４ 半田ボール
１６ 通常電極
１７ 試験用電極
１８ 絶縁膜
１９ 開口
２１ 銅パターン
２２ ニッケルパターン
２３ 金パターン
２５ 第１の領域
２６ 第２の領域
２７ 試験用半田ボール
２８ 貫通孔
３０ 溝部

Claims (5)

1. 半導体素子と、
   前記半導体素子が搭載される基板と、
   前記半導体素子と前記基板とを封止領域において封止する封止樹脂と、
   前記半導体素子が搭載される基板面とは反対の基板面側にある前記封止領域に対応する領域に形成される通常電極と、
   前記半導体素子が搭載される基板面とは反対の基板面側にある前記封止領域に対応する領域に形成される、試験用端子が除去された開口と、
   を含むことを特徴とする半導体装置。
2. 半導体素子と、
   前記半導体素子が搭載される基板と、
   前記半導体素子と前記基板とを封止領域において封止する封止樹脂と、
   前記半導体素子が搭載される基板面とは反対側の基板面側にある前記封止領域に対応する領域に形成される通常電極と、
   前記半導体素子が搭載される基板面とは反対側の基板面側にある前記封止領域に対応する領域に形成される、試験用電極と試験用端子とが除去された開口と、
   を含むことを特徴とする半導体装置。
3. 半導体素子を形成する工程と、
   前記半導体素子を基板上に搭載し、前記半導体素子と前記基板とを封止領域において封止する工程と、
   前記半導体素子が搭載される基板面とは反対側の基板面側の前記封止領域に対応する領域に形成される通常電極と試験用電極とに通常端子と試験用端子とをそれぞれ形成する工程と、
   前記試験用端子を使用して前記半導体素子を試験する工程と、
   前記試験終了後に、前記試験用端子を除去して開口を形成すること
   を特徴とする半導体装置の製造方法。
4. 半導体素子を形成する工程と、
   前記半導体素子を基板上に搭載し、前記半導体素子と前記基板とを封止領域において封止する工程と、
   前記半導体素子が搭載される基板面とは反対側の基板面側の前記封止領域に対応する領域に形成される通常電極と試験用電極とに通常端子と試験用端子とをそれぞれ形成する工程と、
   前記試験用端子を使用して前記半導体素子を試験する工程と、
   前記試験終了後に、前記試験用電極と前記試験用端子とを除去して開口を形成すること
   を特徴とする半導体装置の製造方法。
5. 前記半導体素子が搭載される基板面とは反対の基板面上に形成される絶縁膜をさらに有し、
   前記開口は、前記絶縁膜を貫通する貫通孔であることを特徴とする請求項２に記載の半導体装置。
   

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