JP2005191436A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 半導体チップにおけるチッピングを防止する。
【解決手段】 主面２ｂと、主面２ｂに配置された複数のパッド２ａと、主面２ｂ上に形成されており、かつ複数のパッド２ａそれぞれの配置を変える再配置配線２ｅと、主面２ｂ上に形成された保護膜２ｇおよび絶縁膜とを有する半導体チップ２と、再配置配線２ｅにそれぞれ接続しており、かつ複数のパッド２ａの配置と異なった配置で設けられた複数の半田バンプ３とからなり、半導体チップ２の主面２ｂの周縁部に、主面２ｂに対して斜めに連なるベベルカット面２ｍが形成されていることにより、チッピングを防止することができる。
【選択図】 図２

Description

本発明は、半導体装置およびその製造方法に関し、特に、半導体チップのチッピング防止に適用して有効な技術に関する。
従来のチップサイズの半導体装置において、半導体チップは、主に、半導体基板と、この半導体基板の表裏面のうちの表面である回路形成面上において絶縁層、配線層のそれぞれを複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜とを有する構成になっている（例えば、特許文献１参照）。
特開２０００−２９４６０７号公報（図３）
ＣＳＰ（Chip Scale Package) などの小型の半導体装置のうち、ウェハ・プロセス（前工程）とパッケージ・プロセス（後工程）を一体化した製造技術によって組み立てられるＣＳＰ型半導体装置（このような半導体装置を、ウェハレベルＣＳＰまたはウェハプロセスパッケージなどと呼ぶ）が開発されている。
ウェハレベルＣＳＰでは、その選別工程でバーンインテストを実施しているが、テスト時は、専用のソケットに装着して行う。ソケットへの装着時には、まず、半導体チップの裏面をアームにより吸着保持した状態でソケットの凹部に対して半導体チップの主面を対向させて配置し、この状態でアームを下降させてソケットの凹部内にパッケージを進入させ、パッケージが凹部の端子に接触する手前でパッケージの吸着保持を停止してパッケージを僅かに落下させて凹部に配置している。
その際、凹部の内壁に半導体チップの主面の端部が接触すると、主面の端部が欠けてチッピングが発生する。欠けたシリコン片がソケットの凹部に残ると、テスト時にアームによって半導体チップの裏面を押し付けた際に半導体チップの表面の保護膜が傷つき、保護膜の剥離に至ることが問題となる。
さらに、ソケットの凹部にシリコン片が残っていると、パッケージの突起電極とソケットの端子との間で接触不良を引き起こし、テストの効率が低下するとともに、テストの信頼性が低下することが問題となる。
また、チッピングによって半導体チップの内部の配線が露出し、配線腐食や断線が発生して半導体チップが致命的不良に至るという問題も起こる。
本発明の目的は、チッピングを防止することができる半導体装置およびその製造方法を提供することにある。
また、本発明の他の目的は、バーンインテストなどの選別工程での処理効率の向上とテストの信頼性の向上を図ることができる半導体装置およびその製造方法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、主面と、前記主面に対向する裏面と、側面と、前記主面に形成された集積回路と、前記主面を覆う絶縁膜と、前記絶縁膜から露出し、前記主面に、第１の間隔で配列された複数の電極と、前記絶縁膜上に形成された複数の配線であって、各々の一端部が前記複数の電極に電気的に接続され、各々の他端部が前記第１の間隔より大きい第２の間隔で配列された複数の配線と、前記複数の配線の他端部上に配置され、それぞれが前記複数の配線の他端部に電気的に接続された複数の突起電極とを有し、前記半導体チップの前記主面の周縁部に、前記主面から前記側面に連なる傾斜面が形成されているものである。
また、本発明は、主面と、前記主面に配置された複数の電極と、前記主面上に形成されており前記複数の電極それぞれの配置を変える再配置配線と、前記主面の周縁部に形成されており前記主面に対して斜めに連なる傾斜面とを有する半導体チップと、前記再配置配線にそれぞれ接続しており前記複数の電極の配置と異なった配置で設けられた複数の突起電極とを備えた半導体装置を準備する工程と、前記半導体チップの前記主面をソケットの凹部の底面に向けた状態で前記半導体装置を前記凹部内に配置する工程と、前記ソケットの前記凹部に前記半導体装置を装着した状態で前記半導体装置の電気的検査を行う工程とを有するものである。
また、本発明は、主面と、前記主面に配置された複数の電極と、前記主面上に形成されており前記複数の電極それぞれの配置を変える再配置配線と、前記再配置配線にそれぞれ接続しており前記複数の電極の配置と異なった配置で設けられた複数の突起電極とがそれぞれに形成された複数のチップ領域を有する半導体ウェハを準備する工程と、前記チップ領域を区画形成するダイシング領域に沿って前記半導体ウェハを角度付きブレードにより第１切削して、それぞれの前記チップ領域の前記主面の周縁部に前記主面に対して斜めに連なる傾斜面を形成する工程と、前記角度付きブレードより狭い厚さのブレードを用いて前記ダイシング領域に沿って第２切削を行い、前記チップ領域単位に個片化してそれぞれに前記傾斜面と前記複数の突起電極とを有した複数の半導体装置を形成する工程とを有するものである。
さらに、本発明は、主面と、前記主面に配置された複数の電極と、前記主面上に形成されており前記複数の電極それぞれの配置を変える再配置配線と、前記再配置配線にそれぞれ接続しており前記複数の電極の配置と異なった配置で設けられた複数の突起電極とがそれぞれに形成された複数のチップ領域を有する半導体ウェハを準備する工程と、前記チップ領域を区画形成するダイシング領域に沿って前記半導体ウェハを角度付きブレードにより第１切削して、それぞれの前記チップ領域の前記主面の周縁部に前記主面に対して斜めに連なる傾斜面を形成する工程と、前記角度付きブレードより狭い厚さのブレードを用いて前記ダイシング領域に沿って第２切削を行い、前記チップ領域単位に個片化してそれぞれに前記傾斜面と前記複数の突起電極とを有した複数の半導体装置を形成する工程と、前記半導体装置を構成する半導体チップの主面をソケットの凹部の底面に向けた状態で前記半導体装置を前記凹部内に配置する工程と、前記ソケットの前記凹部に前記半導体装置を装着した状態で前記半導体装置の電気的検査を行う工程とを有するものである。
また、本発明は、主面と、前記主面に配置された複数の電極と、前記主面の周縁部に形成されており前記主面に対して斜めに連なる傾斜面とを有する半導体チップと、前記電極に接続された複数の突起電極とを備えた半導体装置を準備する工程と、前記半導体チップの前記主面をソケットの凹部の底面に向けた状態で前記半導体装置を前記凹部内に配置する工程と、前記ソケットの前記凹部に前記半導体装置を装着した状態で前記半導体装置の電気的検査を行う工程とを有するものである。
また、本発明は、主面と、前記主面に配置された複数の電極と、前記複数の電極それぞれに接続する複数の突起電極とがそれぞれに形成された複数のチップ領域を有する半導体ウェハを準備する工程と、前記チップ領域を区画形成するダイシング領域に沿って前記半導体ウェハを角度付きブレードにより第１切削して、それぞれの前記チップ領域の前記主面の周縁部に前記主面に対して斜めに連なる傾斜面を形成する工程と、前記角度付きブレードより狭い厚さのブレードを用いて前記ダイシング領域に沿って第２切削を行い、前記チップ領域単位に個片化してそれぞれに前記傾斜面と前記複数の突起電極とを有した複数の半導体装置を形成する工程と、前記半導体装置を構成する半導体チップの主面をソケットの凹部の底面に向けた状態で前記半導体装置を前記凹部内に配置する工程と、前記ソケットの前記凹部に前記半導体装置を装着した状態で前記半導体装置の電気的検査を行う工程とを有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
ウェハレベルＣＳＰまたはベアチップにおいて、半導体チップの主面の周縁部に前記主面に対して斜めに連なる傾斜面がベベルカットで形成されたことにより、電気的検査でのソケットへの挿入時に、傾斜面がソケットの凹部に接触した際の接触抵抗を緩和させることができる。加えて、半導体チップの主面の周縁部にエッジ部が形成されていないため、ソケットへの挿入時のチッピングの発生を防止できる。これにより、ソケットの凹部内にシリコン片が残留することを防止できるため、バーンインテストやファンクションテストなどの電気的検査におけるテストの信頼性を向上させることができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を示す部分平面図と角部の拡大部分斜視図、図２は図１に示す半導体装置の構造の一例を示す拡大部分断面図、図３は図１に示す半導体装置の端部付近の構造を示す拡大部分断面図、図４は図１に示す半導体装置の組み立てにおける後工程の手順の一例を示すプロセスフロー図、図５は図４に示す組み立てのダイシング工程で切削される半導体ウェハの構造の一例を示す拡大部分平面図、図６は図５に示す半導体ウェハの構造を示す拡大部分断面図、図７は図４に示すダイシング工程におけるベベルカット時の切削前の半導体ウェハの構造の一例を示す拡大部分断面図、図８はベベルカット時の第１切削による切削状態の一例を示す拡大部分断面図、図９は図８に示す第１切削後の第２切削による切削状態の一例を示す拡大部分断面図、図１０は図９に示す第２切削完了後の構造の一例を示す拡大部分断面図、図１１は図４に示す組み立てのバーンイン工程における半導体装置のソケットへの装着方法の一例を示す断面図、図１２は図１１に示す装着方法でソケットへの装着を行った際の装着後の構造の一例を示す断面図、図１３は図４に示すバーンイン工程でのバーンインテスト時の半導体装置の突起電極とソケットの端子とのコンタクト状態の一例を示す断面図、図１４は図４に示す組み立てのテスト工程における半導体装置のソケットへの装着時の装着前の状態の一例を示す断面図、図１５はテスト工程における半導体装置のソケットへの装着時の状態の一例を示す断面図、図１６はテスト工程における半導体装置のソケットへの装着時の装着完了後の構造の一例を示す断面図、図１７はテスト工程での機能テスト時の半導体装置の突起電極とソケットの端子とのコンタクト状態の一例を示す断面図、図１８は図１に示す半導体装置の実装基板への実装構造の一例を示す部分断面図、図１９は図１に示す半導体装置に対する比較例の半導体装置の構造を示す拡大部分断面図である。図２０は本発明の実施の形態２の半導体装置の構造の一例を示す断面図である。
本実施の形態１の半導体装置は、ウェハ・プロセス（前工程）とパッケージ・プロセス（後工程）を一体化した製造技術によって組み立てられるウェハレベルＣＳＰ（ウェハプロセスパッケージともいう）５である。
図１〜図３を用いてウェハレベルＣＳＰ５の構成について説明すると、主面２ｂと、主面２ｂに形成された集積回路と、主面２ｂに配置された複数の電極であるパッド２ａと、主面２ｂ上に形成されており複数のパッド２ａそれぞれの配置を変える再配置配線２ｅと、主面２ｂ上に形成された絶縁膜とを有する半導体チップ２と、再配置配線２ｅにそれぞれ接続しており、かつ複数のパッド２ａの配置と異なった配置で設けられた複数の突起電極である半田バンプ３とからなり、半導体チップ２の主面２ｂの周縁部に、主面２ｂに対して斜めに連なる傾斜面であるベベルカット面２ｍが形成されているものである。隣接するパッド２ａの間隔Ａ（第１の間隔）は、例えば６０μｍであり、再配置配線２ｅによって半田バンプ３の間隔Ｂ（第２の間隔）が、例えば２００μｍまで大きく広げられている。
すなわち、半導体チップ２が、図１の拡大図に示すようにその主面２ｂの周縁部において斜めにカットされた面であるベベルカット面２ｍを有しているものである。なお、ベベルカット面２ｍは、ウェハ状態からダイシングによって各半導体チップ２に個片化する際に、図７に示す角度付きブレード９を用いて面取りカットを全周に亘って行って形成するものである。
このベベルカット面２ｍは、ウェハレベルＣＳＰ組み立て後の電気的検査などにおいて、ウェハレベルＣＳＰ５のソケットへの挿入時に、半導体チップ２の主面２ｂの端部がソケットに接触した際に欠けてチッピングが起こるのを防止するためのものである。その際、チッピングによる欠けは、主面２ｂと４５°を成す角度の方向に形成され易い。これは、シリコンの結晶方位が主面２ｂと４５°を成す角度に位置するためであり、したがって、主面２ｂとベベルカット面２ｍとの成す角度が４５°を避けた角度になるようにベベルカット面２ｍを形成することが好ましく、さらに、ソケットへの挿入時にソケットに接触した際の接触抵抗を十分に緩和させるためにもベベルカット面２ｍと主面２ｂとの成す角度が４５°より大きくなるようにベベルカット面２ｍを形成することが好ましい。
なお、ウェハレベルＣＳＰ５は、チップが封止用樹脂などを用いてパッケージングされる半導体装置とは異なって、半導体チップ２の側面２ｄと裏面２ｃが露出しており、したがって、側面２ｄや裏面２ｃもチッピングによるシリコン片によって損傷しやすい。すなわち、ウェハレベルＣＳＰ５自体がチッピングを起こさないようにすることで側面２ｄや裏面２ｃに対しても効果を得ることができる。
また、ウェハレベルＣＳＰ５では、図１に示すように、半導体チップ２の主面２ｂに複数の外部端子である半田バンプ（突起電極）３がアレイ状に並んで配置されており、外観上は、ＢＧＡ（Ball Grid Array)と同様のものである。
また、図２に示すように、ウェハレベルＣＳＰ５では、半導体チップ２の主面２ｂ上に形成された電極であるパッド２ａにさらに再配置配線２ｅが接続されており、この再配置配線２ｅに半田バンプ３がＡｕ層２ｓを介して接続されている。この再配置配線２ｅは、アルミニウムなどからなるパッド２ａの配置を半田バンプ３が搭載可能な配置に置き換えるための中継用の配線である。すなわち、ウェハレベルＣＳＰ５では、パッド２ａの配置ピッチが狭ピッチ化されており、外部端子である半田バンプ３をパッド２ａに直接搭載できないため、したがって、半田バンプ３が搭載可能なように再配置配線２ｅによってピッチを拡大して半田バンプ３を再配置配線２ｅに接続している。
これにより、複数の半田バンプ３をアレイ状に配置することが可能になる。
なお、再配置配線２ｅは、例えば、Ｎｉ層２ｐ、Ｃｕ層２ｑおよびＣｒ層２ｒの３層構造であり、表面側から内部に向かって順にＮｉ層２ｐ、Ｃｕ層２ｑおよびＣｒ層２ｒが配置されており、Ｃｒ層２ｒとパッド２ａが接続している。また、Ｎｉ層２ｐは半田バンプ３との接続が良好になるようにＡｕ層２ｓを介して半田バンプ３と接続している。
また、図３に示すように、シリコン基板２ｋの上層には、それぞれ層間絶縁膜である絶縁層２ｆを介してメタルの配線層が形成されている。例えば、シリコン基板２ｋ上には、第１層メタル配線Ｍ１、第２層メタル配線Ｍ２および第３層メタル配線Ｍ３がそれぞれ絶縁層２ｆを介して形成されており、第１層メタル配線Ｍ１と第２層メタル配線Ｍ２が、および第２層メタル配線Ｍ２と第３層メタル配線Ｍ３がプラグ２ｊを介して接続されている。なお、図３に示す第３層メタル配線Ｍ３が図２ではパッド２ａの配線層に相当する。
また、図２に示すように、主面２ｂ上に形成されたパッド２ａは、再配置配線２ｅとの接続部を除いてパッシベーション膜である保護膜２ｇによって覆われている。さらに、保護膜２ｇ上には、第１絶縁膜２ｈが積層して形成されており、この第１絶縁膜２ｈ上に再配置配線２ｅが積み上げられて配置されている。さらに、再配置配線２ｅの上層には、その半田バンプ３との接続部を除いた状態で第２絶縁膜２ｉが積層されている。
なお、保護膜２ｇは、例えば、ＳｉＮから成り、また第１絶縁膜２ｈおよび第２絶縁膜２ｉは、例えば、ポリイミドなどから成る。
また、半導体チップ２の主面２ｂ上の保護膜２ｇには、図３に示すようにその端部からの所定距離（例えば、数十μｍ程度）の箇所に、チッピング防止用の溝部２ｎが形成されている。溝部２ｎが形成されていることにより、仮にチッピングが発生したとしてもこの溝部２ｎでチッピングの進行を止めることができる。
ここで、ウェハレベルＣＳＰ５における半導体チップ２のベベルカット面２ｍは、複数の配線層（ここでは、第１層メタル配線Ｍ１、第２層メタル配線Ｍ２および第３層メタル配線Ｍ３）それぞれの表裏に形成された絶縁層（層間絶縁膜）２ｆの厚さ方向の一部または全部を斜めに横切った状態に形成されている。
さらに、ベベルカット面２ｍは、複数の配線層の配線（例えば、第１層メタル配線Ｍ１、第２層メタル配線Ｍ２および第３層メタル配線Ｍ３）のうち最も外側に配置された配線の外側に形成されている。すなわち、ベベルカット面２ｍは、シリコン基板２ｋ上に形成された複数のメタル配線のうち、最も外側に配置された配線を研削しない位置に形成されている。
本実施の形態１のウェハレベルＣＳＰ５によれば、その半導体チップ２の主面２ｂの周縁部に主面２ｂに対して斜めに連なるベベルカット面２ｍがベベルカット（面取りカット）方法により形成されたことにより、後工程におけるウェハレベルＣＳＰ５のバーンインテストなどでソケットへの挿入時に、ベベルカット面２ｍがソケットに接触して半導体チップ２に付与される接触抵抗を緩和させることができる。加えて、半導体チップ２の主面２ｂの周縁部にエッジ部１５ａ（図１９参照）が形成されていないため、ソケットへの挿入時のチッピングの発生を防止できる。
また、半導体チップ２の主面２ｂの周縁部でのチッピングを防止できるため、半導体チップ２の表面の保護膜２ｇが剥離することを防止でき、内部のメタル配線が露出することを阻止できる。したがって、半導体チップ２が配線腐食や断線による致命的不良に至ることを防止できる。これにより、ウェハレベルＣＳＰ５の品質と信頼性の向上を図ることができるとともに、ウェハレベルＣＳＰ５の組み立てにおける歩留りの向上を図ることができる。
次に、本実施の形態１のウェハレベルＣＳＰ５（半導体装置）の製造方法を図４に示すプロセスフロー図を用いて説明する。
まず、ステップＳ１に示すダイシング工程においてダイシングを行う。
その際、図５および図６に示すように、主面１ａと、主面１ａに配置された図２に示す複数のパッド２ａと、主面１ａの上層に形成されており、かつ複数のパッド２ａそれぞれの配置を変える再配置配線２ｅと、再配置配線２ｅにそれぞれ接続しており、かつ複数のパッド２ａの配置と異なった配置で設けられた複数の半田バンプ３とがそれぞれに形成された複数のチップ領域１ｄを有する半導体ウェハ１を準備する。
なお、半導体ウェハ１の主面１ａには、それぞれのチップ領域１ｄを区画形成するダイシング領域１ｂが形成されており、さらに、ダイシング領域１ｂには、複数のテストパターン（テスト用導体部）１ｃが形成されている。
その後、図７に示すように、ダイシング領域１ｂに沿って半導体ウェハ１を角度付きブレード９により第１切削して、それぞれのチップ領域１ｄの主面１ａの周縁部に主面１ａに対して斜めに連なるベベルカット面２ｍを形成する。なお、この第１切削は、図８に示すように、半導体ウェハ１の厚みの途中までの切削であるハーフカットとする。
また、その際、切削後の半導体チップ２の主面２ｂとベベルカット面２ｍとが成す角度が、４５°より大きくなるように所定の角度のテーパ面９ａを有した角度付きブレード９を用いて半導体ウェハ１をハーフカットする。
さらに、前記第１切削の際、図８に示すように、半導体ウェハ１の主面１ａのダイシング領域１ｂに形成された図７に示すテストパターン１ｃが残留しないように角度付きブレード９で切削する。このことは、テストパターン１ｃが残留すると、そこからチッピングが生じてしまうためである。
前記第１切削後、角度付きブレード９より狭い厚さの図９に示すブレード１０を用いて、前記第１切削と同様に、ダイシング領域１ｂに沿って第２切削を行う。なお、前記第２切削はフルカットである。このような第１切削と第２切削を行うカット方法をベベルカット方法と呼ぶ。
前記ベベルカットを行うことにより、チップ領域１ｄ単位に個片化してそれぞれにベベルカット面２ｍと複数の半田バンプ３とを有した図１０に示す複数のウェハレベルＣＳＰ５を形成する。
なお、ベベルカット面２ｍは、半導体チップ２の内部の複数のメタル配線層それぞれの表裏に形成された層間絶縁膜である絶縁層２ｆの厚さ方向の一部または全部を斜めに横切る状態に形成する。さらに、複数のメタル配線層の配線のうち最も外側に配置された配線のさらに外側の位置に、かつ主面２ｂに対して斜めに形成する。
ダイシング工程終了後、図４のステップＳ２に示すマーク工程でウェハレベルＣＳＰ５に所望のマークを付す。
マーク工程終了後、ステップＳ３に示すバーンイン工程に移し、ウェハレベルＣＳＰ５の電気的検査であるバーンインテストを行う。
バーンイン工程では、まず、図１１に示すように、ウェハレベルＣＳＰ５の半導体チップ２の主面２ｂを、バーンインボード１２に取り付けられたバーンインソケット４の凹部４ａの底面４ｂに向けた状態でウェハレベルＣＳＰ５を凹部４ａ内に配置する。すなわち、装着ブロック１１によって吸着保持されたウェハレベルＣＳＰ５をバーンインソケット４上に配置し、さらに装着ブロック１１をバーンインソケット４に向けて下降させてウェハレベルＣＳＰ５をバーンインソケット４の凹部４ａに進入させる。進入後、ウェハレベルＣＳＰ５が凹部４ａのコンタクトシート４ｃに接触する手前でウェハレベルＣＳＰ５の吸着保持を停止し、これにより、ウェハレベルＣＳＰ５を僅かに落下させて凹部４ａに配置している。
その際、本実施の形態１のウェハレベルＣＳＰ５では、半導体チップ２の主面２ｂの周縁部にベベルカット方法による斜めのベベルカット面２ｍが形成されているため、バーンインソケット４への挿入時に、チップ端部がバーンインソケット４の凹部４ａの内壁４ｄに接触しても半導体チップ２に付与される接触抵抗を緩和させることができる。これにより、チッピングの発生を防止できる。
さらに、半導体チップ２の主面２ｂの周縁部に、図１９の比較例のウェハレベルＣＳＰ１４の半導体チップ１５に示すようなエッジ部１５ａが形成されていないため、バーンインソケット４への挿入時のチッピングの発生をさらに防止することができる。
その後、図１２に示すように、バーンインソケット４の上蓋４ｅを閉じて凹部４ａにウェハレベルＣＳＰ５を装着した状態でウェハレベルＣＳＰ５のバーンインテストを行う。その際、上蓋４ｅの内側に設けられた押圧部４ｆによって半導体チップ２の裏面２ｃをバーンインソケット４の凹部４ａの底面４ｂに向けて押し付け、この状態でバーンインテストを行う。
バーンインテストは、例えば、温度１２５±５℃、テスト時間３２時間、Ｖｄｄ＝4.６±0.２Ｖ、Ｖｐｐ＝7.０±0.２Ｖの条件で行う。ただし、テスト条件は、これらの数値に限定されるものではない。
本実施の形態１のウェハレベルＣＳＰ５では、チッピングの発生を防止できるため、バーンインソケット４の凹部４ａ内にシリコン片が落下・残留することを防止できる。その結果、図１３に示すように、ウェハレベルＣＳＰ５の半田バンプ３とバーンインソケット４の端子であるコンタクトシート４ｃとを接触させてバーンインテストを行う際に、半田バンプ３とコンタクトシート４ｃとの間で接触不良が起こることを防止することができ、バーンインテストにおけるテストの信頼性を向上させることができる。
さらに、前記接触不良が起こることを防止できるため、バーンインテストなどの選別工程での処理効率の向上を図ることができる。
また、バーンインソケット４の凹部４ａ内にシリコン片が残留しないため、テスト時に半導体チップ２が裏面２ｃ側から押し付けられた際にシリコン片によって半導体チップ２の表面の保護膜２ｇが損傷することを防止できる。
バーンインテスト終了後、図４のステップＳ４に示すベーク工程でベーク処理を行う。なお、ここでのベーク処理は、例えば、半導体チップ２の内部のゲート絶縁膜に対する熱処理であり、ウェハレベルＣＳＰ５をバーンインソケット４から取り出し、トレイに移し替えてトレイに収容された状態で行う。ただし、このベーク処理は、必ずしも全製品に対して行わなくてもよい。
ベーク処理終了後、ステップＳ５に示すテスト工程に移り機能テストを行う。すなわち、ウェハレベルＣＳＰ５のファンクションテストを行う。
まず、図１４に示すように、装着ブロック１１によって吸着保持されたウェハレベルＣＳＰ５をテストソケット（他のソケット）６上に配置する。続いて、図１５に示すように、装着ブロック１１をテストソケット６に向けて下降させてウェハレベルＣＳＰ５をテストソケット６の台座６ｅの凹部６ａ上に吸着状態で配置する。
その後、図１６に示すように、台座６ｅをテストソケット６にロックして固定し、この状態でファンクションテストを行う。テスト時は、図１７に示すように、ウェハレベルＣＳＰ５の半田バンプ３と、それぞれの半田バンプ３に対応するテストソケット６の底面６ｂに設けられた端子であるコンタクトピン６ｃとを接触させてテストする。
本実施の形態１のウェハレベルＣＳＰ５では、バーンインテストの場合と同様に、半導体チップ２の主面２ｂの周縁部にベベルカット方法による斜めのベベルカット面２ｍが形成されているため、テストソケット６への挿入時に、チップ端部がテストソケット６の台座６ｅの凹部６ａの内壁６ｄに接触しても半導体チップ２に付与される接触抵抗を緩和させることができる。これにより、チッピングの発生を防止できる。
さらに、チッピングの発生を防止できるため、テストソケット６の台座６ｅの凹部６ａやコンタクトピン６ｃ上にシリコン片が落下・残留することを防止できる。その結果、図１７に示すように、ウェハレベルＣＳＰ５の半田バンプ３とテストソケット６のコンタクトピン６ｃとを接触させてファンクションテストを行う際に、半田バンプ３とコンタクトピン６ｃとの間で接触不良が起こることを防止することができ、ファンクションテストにおけるテストの信頼性を向上させることができる。
さらに、前記接触不良が起こることを防止できるため、ファンクションテストなどの選別工程での処理効率の向上を図ることができる。
また、台座６ｅ内やコンタクトピン６ｃ上にシリコン片が残留しないため、半導体チップ２が裏面２ｃ側から押し付けられた際にシリコン片によって半導体チップ２の表面の保護膜２ｇが損傷することを防止できる。この時、ベベルカット面２ｍを施していない半導体チップ２が、テストソケット６への挿入時にチッピングが生じていないとしても、テスト工程のとき、半導体チップ２の裏面２ｃを押し付けるため、チッピングが生じやすい。これに対し、本実施の形態１ではベベルカット面２ｍを設けているため、半導体チップ２の裏面２ｃの押し付けにより生じるチッピングも防止できる。
ここで、Ｓ３からＳ５までの工程を、例えば、選別工程という。
ファンクションテスト終了後、図４のステップＳ６に示す外観検査を行う。なお、外観検査は、ウェハレベルＣＳＰ５をテストソケット６から取り出し、トレイに移し替えてトレイに収容された状態で行う。これにより、ウェハレベルＣＳＰ５の組み立てを完了する。
なお、図１８に示すように、ウェハレベルＣＳＰ５を実装基板７に実装する際には、例えば、半田リフローで実装し、実装基板７のランド７ａと半田バンプ３とを半田接続する。さらに、封止用の樹脂８を用いてアンダーフィル封止を行う。
なお、本実施の形態１の半導体装置の製造方法の変形例として、予め、ベベルカット方法によってベベルカット面２ｍが形成されている半導体チップ２を備えたウェハレベルＣＳＰ（半導体装置）５を準備しておき、このウェハレベルＣＳＰ５をバーンインソケット４に装着してバーンインテストしてもよいし、さらに、テストソケット６に装着してファンクションテストしてもよい。それぞれの場合においても、チッピングを防止できるとともに、ソケットを用いた電気的検査などのテストの信頼性を向上させることができる。さらに、ウェハレベルＣＳＰ５の半田バンプ３とソケットの端子との接触不良が起こることを防止できるため、バーンインテストやファンクションテストなどの選別工程での処理効率の向上を図ることができる。
（実施の形態２）
図２０は本発明の実施の形態２の半導体装置の構造の一例を示す断面図である。
図２０に示す本実施の形態２の半導体装置は、主面１３ａに半導体素子を有するベアチップ１３と、その主面１３ａ上に設けられた複数の突起電極である半田バンプ３とからなるものであり、シリコン基板１３ｂ上に絶縁膜１３ｃが形成され、この絶縁膜１３ｃの主面１３ａに複数の電極であるパッド１３ｅが形成され、さらに、各パッド１３ｅに、バリアメタル層１３ｆを介して半田バンプ３が接続されている。
なお、ベアチップ１３において、メタル配線は、絶縁膜１３ｃの層内に形成されており、この絶縁膜１３ｃの層の厚さ方向の一部または全部を斜めに横切るようにベベルカット面１３ｇが形成されている。
すなわち、ベアチップ１３を形成する際の半導体ウェハ１（図５参照）のダイシング時に、実施の形態１で説明したベベルカット方法を採用することにより、ベアチップ１３にベベルカット面１３ｇを形成することができる。
なお、絶縁膜１３ｃの上層には、すなわちベアチップ１３の主面１３ａ上にはＳｉＮからなる保護膜１３ｄが形成されており、各パッド１３ｅも半田バンプ３との接続部を除いてその周囲が保護膜１３ｄによって覆われている。
また、絶縁膜１３ｃは、例えば、ＳｉＯ２ などからなり、さらに、パッド１３ｅは、例えば、アルミニウムからなり、また、半田バンプ３は、例えば、Ｐｂ−Ｓｎの合金である。
このベアチップ１３と半田バンプ３を有した半導体装置においても、ベベルカット面１３ｇが形成されていることにより、実施の形態１のウェハレベルＣＳＰ５と同様にチッピングを防止することができる。
さらに、チッピングを防止することができるため、このベアチップ１３を有した半導体装置をソケットなどに装着して電気的検査などのテストを行う場合には、そのテストの信頼性を向上させることができる。なお、前記テストの条件などは実施の形態１で説明したものと同様である。
さらに、ベアチップ１３を有した半導体装置の半田バンプ３とソケットの端子との接触不良が起こることを防止でき、その結果、バーンインテストやファンクションテストなどの選別工程での処理効率の向上を図ることができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１では、層間絶縁膜を有した絶縁層２ｆにおいて３層のメタル配線層が形成されている場合を説明したが、前記メタル配線の層数は、３層以外の何層であってもよい。
また本発明は、半導体チップが露出している、例えば、ウェハレベルＣＳＰのような製品において特に有効であり、例えばＢＧＡ（Ball Grid Array）のようなパッケージ製品においては、半導体チップが樹脂封止されているため、このチッピングの問題は起こりにくい。
本発明は、電子装置および半導体製造技術に好適である。
本発明の実施の形態１の半導体装置の構造の一例を示す部分平面図と角部の拡大部分斜視図である。 図１に示す半導体装置の構造の一例を示す拡大部分断面図である。 図１に示す半導体装置の端部付近の構造を示す拡大部分断面図である。 図１に示す半導体装置の組み立てにおける後工程の手順の一例を示すプロセスフロー図である。 図４に示す組み立てのダイシング工程で切削される半導体ウェハの構造の一例を示す拡大部分平面図である。 図５に示す半導体ウェハの構造を示す拡大部分断面図である。 図４に示すダイシング工程におけるベベルカット時の切削前の半導体ウェハの構造の一例を示す拡大部分断面図である。 図４に示すダイシング工程におけるベベルカット時の第１切削による切削状態の一例を示す拡大部分断面図である。 図８に示す第１切削後の第２切削による切削状態の一例を示す拡大部分断面図である。 図９に示す第２切削完了後の構造の一例を示す拡大部分断面図である。 図４に示す組み立てのバーンイン工程における半導体装置のソケットへの装着方法の一例を示す断面図である。 図１１に示す装着方法でソケットへの装着を行った際の装着後の構造の一例を示す断面図である。 図４に示すバーンイン工程でのバーンインテスト時の半導体装置の突起電極とソケットの端子とのコンタクト状態の一例を示す断面図である。 図４に示す組み立てのテスト工程における半導体装置のソケットへの装着時の装着前の状態の一例を示す断面図である。 図４に示す組み立てのテスト工程における半導体装置のソケットへの装着時の状態の一例を示す断面図である。 図４に示す組み立てのテスト工程における半導体装置のソケットへの装着時の装着完了後の構造の一例を示す断面図である。 図４に示すテスト工程での機能テスト時の半導体装置の突起電極とソケットの端子とのコンタクト状態の一例を示す断面図である。 図１に示す半導体装置の実装基板への実装構造の一例を示す部分断面図である。 図１に示す半導体装置に対する比較例の半導体装置の構造を示す拡大部分断面図である。 本発明の実施の形態２の半導体装置の構造の一例を示す断面図である。
符号の説明
１ 半導体ウェハ
１ａ 主面
１ｂ ダイシング領域
１ｃ テストパターン（テスト用導体部）
１ｄ チップ領域
２ 半導体チップ
２ａ パッド（電極）
２ｂ 主面
２ｃ 裏面
２ｄ 側面
２ｅ 再配置配線
２ｆ 絶縁層（層間絶縁膜）
２ｇ 保護膜
２ｈ 第１絶縁膜
２ｉ 第２絶縁膜
２ｊ プラグ
２ｋ シリコン基板
２ｍ ベベルカット面（傾斜面）
２ｎ 溝部
２ｐ Ｎｉ層
２ｑ Ｃｕ層
２ｒ Ｃｒ層
２ｓ Ａｕ層
３ 半田バンプ（突起電極）
４ バーンインソケット
４ａ 凹部
４ｂ 底面
４ｃ コンタクトシート
４ｄ 内壁
４ｅ 上蓋
４ｆ 押圧部
５ ウェハレベルＣＳＰ（半導体装置）
６ テストソケット（他のソケット）
６ａ 凹部
６ｂ 底面
６ｃ コンタクトピン
６ｄ 内壁
６ｅ 台座
７ 実装基板
７ａ ランド
８ 樹脂
９ 角度付きブレード
９ａ テーパ面
１０ ブレード
１１ 装着ブロック
１２ バーンインボード
１３ ベアチップ（半導体チップ）
１３ａ 主面
１３ｂ シリコン基板
１３ｃ 絶縁膜
１３ｄ 保護膜
１３ｅ パッド
１３ｆ バリアメタル層
１３ｇ ベベルカット面（傾斜面）
１４ ウェハレベルＣＳＰ
１５ 半導体チップ
１５ａ エッジ部
Ａ 第１の間隔
Ｂ 第２の間隔
Ｍ１ 第１層メタル配線
Ｍ２ 第２層メタル配線
Ｍ３ 第３層メタル配線

Claims (20)

  1. 主面と、前記主面に対向する裏面と、側面と、
    前記主面に形成された集積回路と、
    前記主面を覆う絶縁膜と、
    前記絶縁膜から露出し、前記主面に、第１の間隔で配列された複数の電極と、
    前記絶縁膜上に形成された複数の配線であって、各々の一端部が前記複数の電極に電気的に接続され、各々の他端部が前記第１の間隔より大きい第２の間隔で配列された複数の配線と、
    前記複数の配線の他端部上に配置され、それぞれが前記複数の配線の他端部に電気的に接続された複数の突起電極とを有し、
    前記半導体チップの前記主面の周縁部に、前記主面から前記側面に連なる傾斜面が形成されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記傾斜面と前記主面とが成す角度は４５°より大きいことを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記半導体チップは、前記絶縁膜の下部に形成された複数の配線層と、それぞれの配線層間に形成された層間絶縁膜とを有しており、前記傾斜面は前記層間絶縁膜を斜めに横切って形成されていることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記傾斜面は、前記複数の配線層の配線のうち最も外側に配置された配線の外側に形成されていることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記半導体チップの側面と裏面が露出していることを特徴とする半導体装置。
  6. （ａ）主面と、前記主面に配置された複数の電極と、前記主面上に形成されており前記複数の電極それぞれの配置を変える再配置配線と、前記主面の周縁部に形成されており前記主面に対して斜めに連なる傾斜面とを有する半導体チップと、前記再配置配線にそれぞれ接続しており前記複数の電極の配置と異なった配置で設けられた複数の突起電極とを備えた半導体装置を準備する工程と、
    （ｂ）前記半導体チップの前記主面をソケットの凹部の底面に向けた状態で前記半導体装置を前記凹部内に配置する工程と、
    （ｃ）前記ソケットの前記凹部に前記半導体装置を装着した状態で前記半導体装置の電気的検査を行う工程とを有することを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、前記（ｃ）工程で前記電気的検査としてバーンインテストを行うことを特徴とする半導体装置の製造方法。
  8. （ａ）主面と、前記主面に配置された複数の電極と、前記主面上に形成されており前記複数の電極それぞれの配置を変える再配置配線と、前記再配置配線にそれぞれ接続しており前記複数の電極の配置と異なった配置で設けられた複数の突起電極とがそれぞれに形成された複数のチップ領域を有する半導体ウェハを準備する工程と、
    （ｂ）前記チップ領域を区画形成するダイシング領域に沿って前記半導体ウェハを角度付きブレードにより第１切削して、それぞれの前記チップ領域の前記主面の周縁部に前記主面に対して斜めに連なる傾斜面を形成する工程と、
    （ｃ）前記角度付きブレードより狭い厚さのブレードを用いて前記ダイシング領域に沿って第２切削を行い、前記チップ領域単位に個片化してそれぞれに前記傾斜面と前記複数の突起電極とを有した複数の半導体装置を形成する工程とを有することを特徴とする半導体装置の製造方法。
  9. （ａ）主面と、前記主面に配置された複数の電極と、前記主面上に形成されており前記複数の電極それぞれの配置を変える再配置配線と、前記再配置配線にそれぞれ接続しており前記複数の電極の配置と異なった配置で設けられた複数の突起電極とがそれぞれに形成された複数のチップ領域を有する半導体ウェハを準備する工程と、
    （ｂ）前記チップ領域を区画形成するダイシング領域に沿って前記半導体ウェハを角度付きブレードにより第１切削して、それぞれの前記チップ領域の前記主面の周縁部に前記主面に対して斜めに連なる傾斜面を形成する工程と、
    （ｃ）前記角度付きブレードより狭い厚さのブレードを用いて前記ダイシング領域に沿って第２切削を行い、前記チップ領域単位に個片化してそれぞれに前記傾斜面と前記複数の突起電極とを有した複数の半導体装置を形成する工程と、
    （ｄ）前記半導体装置を構成する半導体チップの主面をソケットの凹部の底面に向けた状態で前記半導体装置を前記凹部内に配置する工程と、
    （ｅ）前記ソケットの前記凹部に前記半導体装置を装着した状態で前記半導体装置の電気的検査を行う工程とを有することを特徴とする半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、前記（ｂ）工程で前記第１切削を行う際に、前記半導体ウェハの主面に形成されたテスト用導体部が残留しないように切削することを特徴とする半導体装置の製造方法。
  11. 請求項９記載の半導体装置の製造方法において、前記（ｂ）工程で前記第１切削により前記傾斜面を形成する際に、前記半導体チップの前記主面と前記傾斜面とが成す角度が、４５°より大きくなるように形成することを特徴とする半導体装置の製造方法。
  12. 請求項９記載の半導体装置の製造方法において、前記（ｅ）工程で前記電気的検査としてバーンインテストを行うことを特徴とする半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、前記（ｅ）工程で前記バーンインテストを行う際に、前記半導体チップの裏面を前記ソケットの前記凹部の底面に向けて押し付けた状態で行うことを特徴とする半導体装置の製造方法。
  14. 請求項９記載の半導体装置の製造方法において、前記（ｅ）工程の後、前記半導体装置を他のソケットの凹部に配置して前記半導体装置を前記他のソケットに装着した状態で機能テストすることを特徴とする半導体装置の製造方法。
  15. 請求項９記載の半導体装置の製造方法において、前記（ｅ）工程の後、前記半導体装置を実装基板に実装することを特徴とする半導体装置の製造方法。
  16. （ａ）主面と、前記主面に配置された複数の電極と、前記主面の周縁部に形成されており前記主面に対して斜めに連なる傾斜面とを有する半導体チップと、前記電極に接続された複数の突起電極とを備えた半導体装置を準備する工程と、
    （ｂ）前記半導体チップの前記主面をソケットの凹部の底面に向けた状態で前記半導体装置を前記凹部内に配置する工程と、
    （ｃ）前記ソケットの前記凹部に前記半導体装置を装着した状態で前記半導体装置の電気的検査を行う工程とを有することを特徴とする半導体装置の製造方法。
  17. （ａ）主面と、前記主面に配置された複数の電極と、前記複数の電極それぞれに接続する複数の突起電極とがそれぞれに形成された複数のチップ領域を有する半導体ウェハを準備する工程と、
    （ｂ）前記チップ領域を区画形成するダイシング領域に沿って前記半導体ウェハを角度付きブレードにより第１切削して、それぞれの前記チップ領域の前記主面の周縁部に前記主面に対して斜めに連なる傾斜面を形成する工程と、
    （ｃ）前記角度付きブレードより狭い厚さのブレードを用いて前記ダイシング領域に沿って第２切削を行い、前記チップ領域単位に個片化してそれぞれに前記傾斜面と前記複数の突起電極とを有した複数の半導体装置を形成する工程と、
    （ｄ）前記半導体装置を構成する半導体チップの主面をソケットの凹部の底面に向けた状態で前記半導体装置を前記凹部内に配置する工程と、
    （ｅ）前記ソケットの前記凹部に前記半導体装置を装着した状態で前記半導体装置の電気的検査を行う工程とを有することを特徴とする半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、前記（ｂ）工程で前記第１切削を行う際に、前記半導体ウェハの主面に形成されたテスト用導体部が残留しないように切削することを特徴とする半導体装置の製造方法。
  19. 請求項１７記載の半導体装置の製造方法において、前記（ｂ）工程で前記第１切削により前記傾斜面を形成する際に、前記半導体チップの前記主面と前記傾斜面とが成す角度が、４５°より大きくなるように形成することを特徴とする半導体装置の製造方法。
  20. 請求項１７記載の半導体装置の製造方法において、前記（ｅ）工程で前記電気的検査としてバーンインテストを行うことを特徴とする半導体装置の製造方法。
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