CN102104011B - 电子元件封装体及其制作方法 - Google Patents

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Abstract

本发明提供一种电子元件封装体及其制作方法，上述电子元件封装体，包括一承载晶片；一电子元件芯片，设置于上述承载晶片上方，其中上述电子元件芯片上设有多个导电垫；一隔绝叠层，其包括一下层的第一隔绝层和一上层的第二隔绝层，上述第一隔绝层覆盖上述承载晶片及上述电子元件芯片，其中上述隔绝叠层具有多个开口，以分别暴露出上述些导电垫；多个彼此隔绝的重布线路图案，顺应性形成于上述隔绝叠层上及上述开口中，且分别电连接上述些导电垫；多个导电凸块，分别形成于上述些重布线路图案上，并电连接上述些导电垫。

Description

电子元件封装体及其制作方法
技术领域
本发明涉及一种电子元件封装体(electronics package)，特别是涉及一种利用晶片级封装(wafer scale package；WSP)制作工艺制作的电子元件封装体的隔绝层及其制作方法。
背景技术
在现有的电子元件封装体中，芯片周围通常包围一层隔绝层，以与后续形成的导线层隔离，上述现有的隔绝层具有良好的分辩率(解析度)，以便于其中形成开口使后续形成的导线层电连接至芯片。然而，现有具有良好的分辩率的隔绝层通常厚度较薄，因而无法兼顾表面平坦性(coplanar)、机械强度(mechanical strength)以及热膨胀系数的匹配性等要求。反之，表面平坦性(coplanar)、机械强度(mechanical strength)以及热膨胀系数(coefficient thermalexpansion，CTE)匹配性表现较佳的隔绝层则需要较大的厚度，因而无法达到良好分辩率的要求。
因此，亟需一种兼顾上述需求的电子元件封装体的隔绝层及其制造方法。
发明内容
有鉴于此，本发明的一实施例提供一种电子元件封装体的制作方法，包括提供一承载晶片；在上述承载晶片上方设置一电子元件芯片，其上设有多个导电垫；形成一第一隔绝层，覆盖上述承载晶片及上述电子元件芯片，其中上述第一隔绝层具有多个第一开口，以分别暴露出上述些导电垫；顺应性于上述第一隔绝层上及上述些第一开口中形成一第二隔绝层，其中上述第二隔绝层对应于上述些第一开口的位置具有多个第二开口，以分别暴露出上述些导电垫；顺应性于上述第二隔绝层上及上述些第二开口中形成多个彼此隔绝的重布线路图案，以电连接上述些导电垫；在上述些重布线路图案上形成电连接上述些导电垫的多个导电凸块。
本发明的另一实施例提供一种电子元件封装体，包括一承载晶片；一电子元件芯片，设置于上述承载晶片上方，其中上述电子元件芯片上设有多个导电垫；一隔绝叠层，其包括一下层的第一隔绝层和一上层的第二隔绝层，上述第一隔绝层覆盖上述承载晶片及上述电子元件芯片，其中上述隔绝叠层具有多个开口，以分别暴露出上述些导电垫；多个彼此隔绝的重布线路图案，顺应性形成于上述隔绝叠层上及上述开口中，且分别电连接上述些导电垫；多个导电凸块，分别形成于上述些重布线路图案上，并电连接上述些导电垫。
附图说明
图1a、图2a、图3a、图4a、图5a和图6a是显示制作一种根据本发明一实施例的电子元件封装体的上视示意图；
图1b、图2b、图3b、图4b、图5b和图6b分别为沿图1a、图2a、图3a、图4a、图5a和图6a的A-A’切线的剖视图；
图7是显示本发明另一实施例的电子元件封装体的剖面示意图；
图8a和图9a为本发明其他实施例的电子元件封装体的上视示意图，其显示第一隔绝层的不同开口样式；
图8b至图9b分别为沿图8a和图9a的B-B’切线的剖视图。
主要元件符号说明
200～承载晶片；
202～粘着层；
204～电子元件芯片；
201、206～上表面；
208～导电垫；
210～第一隔绝层；
212、212a、212b、218、224～开口；
214～第二隔绝层；
216～隔绝叠层；
220a、220a1、220a2～重布线路图案；
220b、220b1、220b2～焊球下金属层；
222～保护层；
228～导电凸块；
232～凹洞；
238～对准图案；
500a、500b～电子元件封装体；
SC～切割道。
具体实施方式
以下以各实施例详细说明并伴随着附图说明的范例，做为本发明的参考依据。在附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明之，值得注意的是，图中未绘示或描述的元件，为所属技术领域中具有通常知识者所知的形式，另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。
本发明实施例的电子元件封装体是利用晶片级封装(wafer level chipscale package，WLCSP)制作工艺封装各种包含主动元件或被动元件(active orpassive elements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子元件(electronic components)，例如是有关于光电元件(opto electronicdevices)、微机电系统(Micro Electro Mechanical System；MEMS)、微流体系统(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶片级封装(wafer scale package；WSP)制作工艺对影像感测元件(image sensors)、发光二极管、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件(surface acoustic wave devices)、压力感测器(process sensors)或喷墨头(inK printer heads)等半导体芯片进行封装。
其中上述晶片级封装制作工艺主要是指在晶片阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体芯片重新分布在一承载晶片上，再进行封装制作工艺，也可称之为晶片级封装制作工艺。另外，上述晶片级封装制作工艺也适用于通过堆叠(stack)方式安排具有集成电路的多片晶片，以形成多层集成电路(multi-layer integratedcircuit devices)的电子元件封装体。
图1b、图2b、图3b、图4b、图5b和图6b是显示制作一种根据本发明一实施例的电子元件封装体500a的上视示意图。图1a、图2a、图3a、图4a、图5a和图6a分别为沿图1b、图2b、图3b、图4b、图5b和图6b的A-A’切线的剖视图。如图1a和图1b所示，提供一承载晶片200。在本发明一实施例中，承载晶片200可包括不设有任何元件图案的裸晶片(bare siliconwafer)，其具有一上表面201和一下表面203。在承载晶片200的上表面201设置一电子元件芯片204。在本发明一实施例中，电子元件芯片204经由例如为导电银胶的粘着层202设置于承载晶片200上。如图1a和图1b所示，电子元件芯片204的上表面206设有多个导电垫208。上述导电垫208是用来传递电子元件芯片204的输入/输出(I/O)信号、接地(ground)信号或电源(power)信号等。
图2a、图2b至图3a、图3b是说明本发明一实施例的隔绝叠层216的形成方式，隔绝叠层216用以将电子元件芯片204的周围与后续形成的重布线路图案隔离。接着，请参考图2a和图2b，形成一第一隔绝层210，覆盖承载晶片200及电子元件芯片204的上表面206。在本发明一实施例中，第一隔绝层210主要用以平坦化承载晶片200及电子元件芯片204的表面，其可为利用真空贴附或热压合等方式形成的干膜光致抗蚀剂(dry filmphotoresist)。第一隔绝层210可利用光刻蚀刻方式在导电垫208的形成位置上形成多个第一开口212，以分别暴露出导电垫208。
接着，请参考图3a和图3b，顺应性于第一隔绝层210上及第一开口212中形成一第二隔绝层214。在本发明一实施例中，第二隔绝层214主要形成暴露导电垫208的开口以便于后续导线绕线的形成，其材质可包括环氧树脂、防焊层、氧化硅层、氮化硅层、氮氧化硅层、金属氧化物、聚醯亚胺树脂(polyimide)、苯环丁烯(butylcyclobutene：BCB，道氏化学公司)、聚对二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(accrylates)或其组合。而第二隔绝层214的形成方式可包括旋转涂布(spincoating)、喷涂(spray coating)、淋幕涂布(curtain coating)、液相沉积(liquid phasedeposition)、物理气相沉积(physical vapor deposition；PVD)、化学气相沉积(chemical vapor deposition；CVD)、低压化学气相沉积(low pressure chemicalvapor deposition；LPCVD)、等离子体增强式化学气相沉积(plasma enhancedchemical vapor deposition；PECVD)、快速热化学气相沉积(rapid thermal-CVD；RTCVD)或常压化学气相沉积(atmospheric pressure chemical vapor deposition；APCVD)。第二隔绝层214也可利用光刻蚀刻方式在第一开口212的形成位置上形成多个第二开口218，以分别暴露出导电垫208。经过上述制作工艺之后，形成包括第一隔绝层210和第二隔绝层214的一隔绝叠层(isolationcombo layer)216。
在本发明一实施例中，隔绝叠层216由下层的第一隔绝层210和上层的第二隔绝层214层叠而成，其中第一隔绝层210和第二隔绝层214分别具有不同的功能。第一隔绝层210主要用以平坦化承载晶片200及电子元件芯片204的表面，因此，相较于第二隔绝层214，例如为干膜光致抗蚀剂的第一隔绝层210具有良好的表面平坦性(coplanar)、较佳的机械强度(mechanicalstrength)，因而第一隔绝层210的厚度大于第二隔绝层214的厚度。或者，也可于第一隔绝层210添加例如二氧化硅(silica)颗粒，以增加导热性或调整其热膨胀系数(coefficient thermal expansion，CTE)以与电子元件芯片204的热膨胀系数匹配。而为了要精确地形成暴露导电垫208的开口以便于后续导线绕线的形成，因此，第二隔绝层214需要具有较第一隔绝层210佳的分辩率(resolution)，且第二隔绝层214的粘度系数(coefficient of viscosity)低于第一隔绝层210的粘度系数。通过具有平坦化功能的第一隔绝层210和具有良好分辩率的第二隔绝层214层叠而成的隔绝叠层216，可兼具不同材质隔绝层的优点。
之后，请参考图4a和图4b，其显示重布线路图案220a和焊球下金属层(Under Bump Metallurgy，UBM)220b的形成方式。可利用沉积及光刻蚀刻制作工艺，顺应性于第二隔绝层214上及第二开口218中形成多个彼此隔绝的重布线路图案220a和焊球下金属层(UBM)220b。每个重布线路图案220a的两末端分别与一导电垫208和一焊球下金属层(UBM)220b电连接。焊球下金属层(UBM)220b为可选择(optional)的元件，在其他实施例中，可利用加长重布线路图案220a的方式来取代焊球下金属层(UBM)220b。
在本发明实施例中，为了使电子元件芯片204的信号可以传递到外界，重布线路图案220a可将后续形成的导电凸块的位置重新分布，例如从电子元件芯片204的周边区域扩展到整个电子元件芯片204，而重布线路图案220a也因此可能从电子元件芯片204的周边区延伸到电子元件芯片204的中心区。值得注意的是，如图4a所示，为了可以在导电垫数目增加的情形下，仍能维持后续形成的导电凸块之间所需的最小间距，形成于任两个相邻的导电垫208上的重布线路图案220a分别朝电子元件芯片204的内侧和外侧延伸，举例来说，电连接至任两个相邻的导电垫208的重布线路图案220a1和220a2分别朝电子元件芯片204的内侧和外侧延伸，因而分别连接于重布线路图案220a1和220a2的焊球下金属层(UBM)220b1和220b2分别位于电子元件芯片204的内侧和外侧。举例而言，由导电材料构成的重布线路图案220a和焊球下金属层(UBM)220b可以是金属或金属合金，例如镍层、银层、铝层、铜层或其合金；或者是掺杂多晶硅、单晶硅、或导电玻璃层等材料。此外，耐火金属(refractory metal)材料例如钛、钼、铬、或是钛钨层，也可单独或和其他金属层结合。而在一特定实施例中，镍/金层可以局部或全面性的形成于金属层表面。
接着，请参考图5a和图5b，其显示保护层222的形成方式。在本发明实施例中，保护层222例如为阻焊膜(solder mask)，可经由涂布防焊材料的方式形成保护层222。然后，对保护层222进行图案化制作工艺，以于形成暴露部分焊球下金属层(UBM)220b的多个终端接触垫开口224。
然后，请参考图6a和图6b，由图案化的光致抗蚀剂层进行焊料电镀或是通过网版印刷等方式，涂布焊料而填入保护层222的终端接触垫开口224中，最后去除种晶层或光致抗蚀剂层以及进行回焊形成焊球(solder ball)或焊垫(solder paste)，以于电子元件芯片204的上方形成多个导电凸块228。导电凸块228邻接于保护层222，且覆盖部分焊球下金属层(UBM)220b。导电凸块228通过重布线路图案220a和焊球下金属层(UBM)220b电连接电子元件芯片204的导电垫208，其中任两个相邻的导电凸块228分别设置于电子元件芯片214的内侧和外侧。在本发明实施例中，导电凸块228用以传递电子元件芯片204中的输入/输出(I/O)信号、接地(ground)信号或电源(power)信号。最后，沿切割道SC(scribe line)分割上述承载晶片200，以分离出各电子元件芯片204，完成本发明一实施例的电子元件封装体500a。
图7是显示本发明另一实施例的电子元件封装体500b的剖面示意图。在本发明另一实施例中，承载晶片200中具有一凹洞(cavity)232，以容纳电子元件芯片204，以降低电子元件封装体的整体高度。另外，承载晶片200可在邻近凹洞232的顶面201设置有对准图形238，在电子元件芯片204设置于凹洞232中的步骤之前，可利用上述对准图形238将电子元件芯片204对准凹洞232的形成位置，以便于将电子元件芯片204放置于凹洞232中。如图7所示，用以平坦化的第一隔绝层210填入凹洞232中，覆盖凹洞232的底面和侧面、电子元件芯片204的侧面和部分顶面206，且覆盖承载晶片200的顶面204。
图8a和图9a为本发明不同实施例的电子元件封装体的上视示意图，其显示第一隔绝层210的不同开口样式。图8b至图9b分别为沿图8a和图9a的B-B’切线的剖视图。如图8a、图8b所示，第一隔绝层210的开口212a可暴露出多个导电垫208。而如图9a、图9b所示，第一隔绝层210的每一个开口212b分别暴露出一个导电垫208。
本发明实施例的电子元件封装体500a或500b的用以将电子元件芯片204的周围与后续形成的重布线路图案隔离的隔绝叠层216是主要由两层不同功能的隔绝层层叠而成。其中位于下层的第一隔绝层210主要用以平坦化承载晶片200及电子元件芯片204的表面。位于上层的第二隔绝层214主要用以形成暴露导电垫208的开口以便于后续导线绕线的形成。因此，第一隔绝层210具有良好的表面平坦性(coplanar)、较佳的机械强度(mechanicalstrength)以及热膨胀系数的匹配性。另外，第二隔绝层214具有较佳的分辩率(resolution)和较低的粘度系数(coefficient of viscosity)。因此，通过具有平坦化功能的第一隔绝层210和具有良好分辩率的第二隔绝层214层叠而成的隔绝叠层216，可兼具不同材质隔绝层的优点。
另外，在本发明实施例的电子元件封装体500a或500b中，为了可以在导电垫数目增加的情形下，仍能维持后续形成的导电凸块之间所需的最小间距，形成于任两个相邻的导电垫208上的重布线路图案220a分别朝电子元件芯片204的内侧和外侧延伸，以使任两个相邻的导电凸块228分别设置于电子元件芯片214的内侧和外侧。以达到高密度电子元件封装体的要求。
再者，由于上述实施例的电子元件封装体500a或500b皆以晶片级封装制作工艺制作，因此，电子元件封装体具有相对较小的尺寸。此外，在电子元件封装体中使用重布线路图案或导电凸块电连接芯片的导电垫，并非是接合导线(wire bond)，因此，也可缩小电子元件封装体的尺寸。另外，用以承载电子元件芯片的承载晶片可为不设有任何元件图案的裸晶片，可减少制作工艺成本。
虽然已结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应以所附的权利要求所界定的为准。

Claims (26)

1.一种电子元件封装体的制作方法，包括下列步骤：
提供一承载晶片；
在该承载晶片上方设置一电子元件芯片，其上设有多个导电垫；
形成一第一隔绝层，覆盖该承载晶片及该电子元件芯片，其中该第一隔绝层具有多个第一开口，以分别暴露出该些导电垫；
顺应性于该第一隔绝层上及该些第一开口中形成一第二隔绝层，其中该第二隔绝层对应于该些第一开口的位置具有多个第二开口，以分别暴露出该些导电垫；
顺应性于该第二隔绝层上及该些第二开口中形成多个彼此隔绝的重布线路图案，以电连接该些导电垫；以及
在该些重布线路图案上形成电连接该些导电垫的多个导电凸块。
2.如权利要求1所述的电子元件封装体的制作方法，形成该些导电凸块之前还包括在该些重布线路图案上覆盖一保护层，其中该保护层具有多个第三开口，以分别暴露出部分该些重布线路图案。
3.如权利要求1所述的电子元件封装体的制作方法，其中该第一隔绝层为干膜光致抗蚀剂。
4.如权利要求1所述的电子元件封装体的制作方法，其中该第一隔绝层的形成方式包括真空贴附或热压合方式。
5.如权利要求1所述的电子元件封装体的制作方法，其中该第一隔绝层中还包括二氧化硅颗粒。
6.如权利要求1所述的电子元件封装体的制作方法，其中该第二隔绝层包括环氧树脂、防焊层、氧化硅层、氮化硅层、氮氧化硅层、金属氧化物、聚醯亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯或其组合。
7.如权利要求1所述的电子元件封装体的制作方法，其中该第二隔绝层的形成方式包括旋转涂布、喷涂、淋幕涂布、液相沉积、物理气相沉积、化学气相沉积、低压化学气相沉积、等离子体增强式化学气相沉积、快速热化学气相沉积或常压化学气相沉积。
8.如权利要求1所述的电子元件封装体的制作方法，其中该承载晶片中具有一凹洞，该电子元件芯片设置于该凹洞中。
9.如权利要求8所述的电子元件封装体的制作方法，其中该第一隔绝层填入该凹洞中，且覆盖该承载晶片的一顶面。
10.如权利要求8所述的电子元件封装体的制作方法，其中该电子元件芯片设置于该凹洞中还包括：
利用设置于该承载晶片上的一对准图形，使该电子元件芯片对准该凹洞的形成位置；以及
将该电子元件芯片放置于该凹洞中。
11.如权利要求1所述的电子元件封装体的制作方法，其中该第一隔绝层的厚度大于该第二隔绝层的厚度。
12.如权利要求1所述的电子元件封装体的制作方法，其中每一个该第一和第二开口暴露出至少一个该导电垫。
13.如权利要求1所述的电子元件封装体的制作方法，其中电连接至任两个相邻的该些导电垫的该些导电凸块分别设置于该电子元件芯片的内侧和外侧。
14.一种电子元件封装体，包括：
承载晶片；
电子元件芯片，设置于该承载晶片上方，其中该电子元件芯片上设有多个导电垫；
隔绝叠层，其包括一下层的第一隔绝层和一上层的第二隔绝层，该第一隔绝层覆盖该承载晶片及该电子元件芯片，其中该隔绝叠层具有多个开口，以分别暴露出该些导电垫；
多个彼此隔绝的重布线路图案，顺应性形成于该隔绝叠层上及该开口中，且分别电连接该些导电垫；以及
多个导电凸块，分别形成于该些重布线路图案上，并电连接该些导电垫。
15.如权利要求14所述的电子元件封装体，还包括一保护层，覆盖部分该些重布线路图案。
16.如权利要求14所述的电子元件封装体，其中该第一隔绝层为干膜光致抗蚀剂。
17.如权利要求14所述的电子元件封装体，其中该第一隔绝层中还包括二氧化硅颗粒。
18.如权利要求14所述的电子元件封装体，其中该第二隔绝层包括环氧树脂、防焊层、氧化硅层、氮化硅层、氮氧化硅层、金属氧化物、聚醯亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯或其组合。
19.如权利要求14所述的电子元件封装体，其中该承载晶片中具有一凹洞，该电子元件芯片设置于该凹洞中。
20.如权利要求19所述的电子元件封装体，其中该第一隔绝层填入该凹洞中，且覆盖该承载晶片的一顶面。
21.如权利要求19所述的电子元件封装体，其中该承载晶片邻近于该凹洞的一顶面上具有一对准图形。
22.如权利要求14所述的电子元件封装体，其中该第一隔绝层的厚度大于该第二隔绝层的厚度。
23.如权利要求14所述的电子元件封装体，其中每一个该开口暴露出至少一个该导电垫。
24.如权利要求14所述的电子元件封装体，其中电连接至任两个相邻的该些导电垫的该些导电凸块分别设置于该电子元件芯片的内侧和外侧。
25.如权利要求14所述的电子元件封装体，其中该第二隔绝层的粘度系数低于该第一隔绝层的粘度系数。
26.如权利要求14所述的电子元件封装体，其中该第一隔绝层的机械强度大于该第二隔绝层的机械强度。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200300588A (en) * 2001-11-16 2003-06-01 Shinko Electric Ind Co Semiconductor device and method for manufacturing same
CN1638108A (zh) * 2003-12-26 2005-07-13 株式会社瑞萨科技 一种制造半导体器件的方法
CN1835196A (zh) * 2005-03-16 2006-09-20 雅马哈株式会社 半导体器件制造方法以及半导体器件

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