TWI539568B - 電子元件封裝體及其製造方法 - Google Patents

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Description

電子元件封裝體及其製造方法
本發明係有關於一種電子封裝，特別是有關於一種具有多重晶片的電子元件封裝體及其製造方法。
隨著電子或光電產品諸如數位相機、具有影像拍攝功能的手機、條碼掃瞄器(bar code reader)以及監視器需求的增加，半導體技術發展的相當快速，且半導體晶片的尺寸有微縮化(miniaturization)的趨勢，而其功能也變得更為複雜。
因此，二個以上的半導體晶片通常為了效能上的需求而置放於同一密封的封裝體，以助於操作上的穩定。然而，由於多重的半導體晶片相對於單一半導體晶片晶片而言具有更多的輸入/輸出(I/O)導電墊，因而增加半導體封裝的困難度，使其良率降低。
因此，有必要尋求一種新的封裝體結構，其能夠解決上述的問題。
有鑑於此，本發明一實施例提供一種電子元件封裝體，包括：一種電子元件封裝體，包括：一承載基板、至少二半導體晶片、一填充材料層、一保護層及複數導電凸塊。承載基板包括一接地區，而半導體晶片設置於承載基板的接地區上，其中每一半導體晶片包括至少一信號墊及電性連接至接地區的至少一接地墊。填充材料層形成於承載基板上並覆蓋半導體晶片。保護層覆蓋填充材料層，而導電凸塊設置於保護層上，且電性連接至半導體晶片。
本發明另一實施例提供一種電子元件封裝體之製造方法，包括：提供至少二半導體晶片於一承載基板上，其中承載基板包括一接地區，且每一半導體晶片包括至少一信號墊及至少一接地墊。將每一半導體晶片的接地墊電性連接至接地區。在承載基板上形成一填充材料層，並覆蓋半導體晶片。在填充材料層上覆蓋一保護層。在保護層上形成複數導電凸塊，且電性連接至半導體晶片。
以下說明本發明實施例之製作與使用。然而，可輕易了解本發明所提供的實施例僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。在圖式或描述中，相似或相同部份的元件係使用相同或相似的符號表示。再者，圖式中元件的形狀或厚度可擴大，以簡化或是方便標示。此外，未繪示或描述之元件，可以是具有各種熟習該項技藝者所知的形式。
請參照第1圖，其繪示出根據本發明實施例之電子元件封裝體剖面示意圖。在本發明之封裝體實施例中，其係可應用於各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical Systems,MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(physical sensor)。特別是可選擇使用晶圓級封裝製程對影像感測器、發光二極體、太陽能電池、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件、壓力感測器(pressure sensors)、或噴墨頭(ink printer heads)等半導體晶片進行封裝。
上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定實施例中，例如將已分離的半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)之封裝體。
電子元件封裝體包括：一承載基板100，例如一空白的矽晶圓(raw silicon wafer)或其他不含電路的半導體基板，其上可放置有複數半導體晶片。承載基板100包括一接地區10。在本實施例中，承載基板100為一矽基板且接地區10為形成於承載基板100內的一摻雜區，其延伸至矽基板的表面。在其他實施例中，摻雜區可延伸至整個矽基板。另外，具有接地區10的承載基板100亦可提供散熱(heat dissipation)之用。
至少二半導體晶片201及202分別經由導電黏著材料層103a及103b或非導電黏著材料層而設置於承載基板100的接地區10上。再者，半導體晶片201及202分別包括至少一信號墊204及至少一接地墊206，其中接地墊206可透過半導體晶片201及202內的內連線結構(未繪示)及導電黏著材料層103a及103b而與承載基板100的接地區10電性連接。或是，接地墊206可透過半導體晶片201及202外的導線結構(未繪示)而與承載基板100的接地區10電性連接。
一填充材料層104，例如一乾膜(dry film)，形成於承載基板100上並覆蓋半導體晶片201及202。填充材料層104具有複數開口以露出半導體晶片201及202的信號墊204及接地墊206。一重佈局層106設置於填充材料層104上並經由填充材料層104內的開口而分別與導體晶片201及202的信號墊204及接地墊206電性連接。
一保護層108，例如一防焊層(solder mask)，覆蓋填充材料層104及重佈局層106上。保護層108具有複數開口以局部露出下方對應的重佈局層106。複數導電凸塊110對應設置於保護層108的開口內而與對應的重佈局層106電性連接。
請參照第2圖，其繪示出根據本發明另一實施例之電子元件封裝體剖面示意圖，其中相同於第1圖的部件係使用相同的標號並省略其相關說明。在本實施例中，特別的是接地墊206經由形成於半導體晶片201及202內的導電插塞208以及導電黏著材料層103a及103b而與接地區10電性連接。導電插塞208的側壁通常具有絕緣間隙壁207，如氧化矽間隙壁，使導電插塞208與半導體晶片201及202的基底材料絕緣。再者，導電插塞208可藉由習知矽通孔(through silicon via,TSV)技術而形成。
請參照第3圖，其繪示出根據本發明另一實施例之電子元件封裝體剖面示意圖，其中相同於第2圖的部件係使用相同的標號並省略其相關說明。在本實施例中，承載基板100不具有摻雜區。承載基板100的接地區10包括一金屬層102，例如鋁、銅、或其合金，用以提供將半導體晶片201及202散熱之用。同樣地，半導體晶片201及202的接地墊206經由導電插塞208以及導電黏著材料層103a及103b而與接地區10電性連接。
請參照第4圖，其繪示出根據本發明另一實施例之電子元件封裝體剖面示意圖，其中相同於第2圖的部件係使用相同的標號並省略其相關說明。在本實施例中，承載基板100不具有摻雜區。承載基板100的接地區10包括一導電黏著材料層103，用以將半導體晶片201及202貼附於承載基板100上。
請參照第5圖，其繪示出根據本發明另一實施例之電子元件封裝體剖面示意圖，其中相同於第2圖的部件係使用相同的標號並省略其相關說明。在本實施例中，承載基板100不具有摻雜區。再者，承載基板100包括一表面具有介電層101的矽基板以及位於介電層101上方的接地區10及信號區20，其中接地區10由金屬層102a所構成，而信號區20由金屬層102b所構成，其中金屬層102a亦可提供半導體晶片201及202散熱之用。在一實施例中，金屬層102a及102b可由同一金屬層定義而成。
接地區10與信號區20分別電性連接至半導體晶片201及202的接地墊206與信號墊204。在本實施例中，特別的是填充材料層104具有複數開口104a以露出金屬層102b。再者，重佈局層106延伸於填充材料層104的開口104a內，使信號墊204經由重佈局層106而與信號區20電性連接。
請參照第6圖，其繪示出根據本發明另一實施例之電子元件封裝體剖面示意圖，其中相同於第5圖的部件係使用相同的標號並省略其相關說明。在本實施例中，特別的是填充材料層104具有開口104a以露出金屬層102b，且具有開口104b以露出金屬層102a。再者，二重佈局層106a及106b分別延伸於填充材料層104的開口104a及104b內，使信號墊204經由重佈局層106a而與信號區20電性連接，且接地墊206經由重佈局層106b而與接地區10電性連接。由於接地墊206不透過導電插塞(例如，第5圖中的導電插塞208)與接地區10電性連接，半導體晶片201及202可分別透過導電黏著材料層或非導電黏著材料層103c及103d而貼附於承載基板100上。然而，需注意的是此處為了簡化圖式，僅繪示出半導體晶片201的信號墊204經由重佈局層106a而與信號區20電性連接，及半導體晶片202的接地墊206經由重佈局層106b而與接地區10電性連接。
以下配合第7A至7D圖說明根據本發明實施例之電子元件封裝體10之製造方法。請參照第7A圖，提供一承載基板100，例如一空白的矽晶圓(raw silicon wafer)或其他不含電路的半導體基板，其上具有複數晶片區(未繪示)，用以在每一晶片區對應放置至少二半導體晶片。此處，為簡化圖式及說明，僅以單一晶片區表示之。承載基板100包括一接地區10。在本實施例中，承載基板100為一矽基板，且接地區10為形成於承載基板100內的一摻雜區並藉由離子佈植所形成，使摻雜區延伸至矽基板的表面。在一實施例中，摻雜區亦可延伸至整個矽基板。在其他實施例中，承載基板100不具有摻雜區，並以一金屬層，例如鋁、銅、或其合金，作為承載基板100的接地區10(如第3圖中的金屬層102所示)。
請參照第7B圖，提供至少二半導體晶片201及202，每一半導體晶片包括至少一信號墊204、至少一接地墊206及對應連接於接地墊206下方的導電插塞208，其中導電插塞208的側壁具有絕緣間隙壁207，如氧化矽間隙壁，使導電插塞208與半導體晶片201及202的基底材料絕緣。接著，藉由導電黏著材料層103a及103b，例如導電銀膠或焊料，分別將半導體晶片201及202貼附於承載基板100上，使接地墊206透過導電插塞208及導電黏著材料層103a及103b而與接地區10電性連接。在其他實施例中，承載基板100不具有摻雜區，並以一導電黏著材料層將半導體晶片201及202貼附於承載基板100上，同時作為承載基板100的接地區10，使接地墊206透過導電插塞208而與接地區10電性連接(如第4圖中的導電黏著材料層103所示)。
請參照第7C圖，在承載基板100上形成一填充材料層104，例如一乾膜(dry film)，並覆蓋半導體晶片201及202。接著，藉由習知微影及蝕刻技術在填充材料層104內形成複數開口，以露出半導體晶片201及202的信號墊204及接地墊206。接著，一重佈局層106形成於填充材料層104上，且經由填充材料層104內的開口而與露出的信號墊204及接地墊206電性連接。重佈局層106可由鋁、銅、或其他習知導線材料所構成，並藉由習知沉積技術所形成，例如化學氣相沉積、或物理氣相沉積或電鍍等方式。
請參照第7D圖，在填充材料層104及重佈局層106上覆蓋一保護層108，例如一防焊層(solder mask)。接著，藉由習知微影及蝕刻製程，在保護層108內形成複數開口以局部露出下方對應的重佈局層106。接著，在保護層108的開口內對應形成複數導電凸塊110，使導電凸塊110經由重佈局層106電性連接至半導體晶片201及202。在一實施例中，可在形成導電凸塊110之前，在露出的重佈局層106上形成凸塊底部金屬(under bump metallization,UBM)層(未繪示)。
可將承載基底100研磨至所需的厚度並切割承載基底100及其上方的填充材料層104及保護層108，以形成單獨的電子元件封裝體，如第2圖所示。
以下配合第8A至8D圖說明根據本發明另一實施例之電子元件封裝體之製造方法，其中相同於第7A至7D圖的部件係使用相同的標號並省略其相關說明。請參照第8A圖，提供一承載基板100，其不具有摻雜區。在本實施例中，承載基板100包括一表面具有介電層101的矽基板以及位於介電層101上方的接地區10及信號區20，其中接地區10由金屬層102a所構成，而信號區20由金屬層102b所構成。在一實施例中，金屬層102a及102b可由同一金屬層定義而成。
請參照第8B圖，提供至少二半導體晶片201及202，並藉由導電黏著材料層103a及103b分別將半導體晶片201及202貼附於承載基板100的接地區10(即，金屬層102a)上，使接地墊206透過導電插塞208及導電黏著材料層103a及103b而與接地區10電性連接，其中金屬層102a亦可提供半導體晶片201及202散熱之用。
請參照第8C圖，在承載基板100上形成一填充材料層104，並覆蓋半導體晶片201及202。接著，藉由習知微影及蝕刻技術在填充材料層104內形成複數開口，以露出半導體晶片201及202的信號墊204及接地墊206。同時，在信號區20(即，金屬層102b)上方的填充材料層104內形成開口104a，以露出金屬層102b。接著，一重佈局層106形成於填充材料層104上，且經由填充材料層104內的開口而與露出的信號墊204、接地墊206及金屬層102b電性連接。
在其他實施例中，半導體晶片201及202不具有導電插塞。換句話說，接地墊206不透過導電插塞(如第5圖中的導電插塞208所示)與接地區10電性連接，因而半導體晶片201及202可分別透過導電黏著材料層或非導電黏著材料層(如第6圖中的非導電黏著材料層103c及103d所示)而貼附於承載基板100上。在此情形之下，特別的是在形成開口104a的同時，在接地區10上方的填充材料層104內形成開口，以露出接地區(如第6圖中的開口104b及金屬層102a所示)。再者，在露出接地區10及信號區20的開口內分別形成二重佈局層(如第6圖中的重佈局層106b及106a所示)，使接地墊206及信號墊204可分別經由上述二重佈局層而與接地區10及信號區20電性連接。
請參照第8D圖，在填充材料層104及重佈局層106上覆蓋一保護層108。接著，在保護層108內形成複數開口以局部露出下方對應的重佈局層106。接著，在保護層108的開口內對應形成複數導電凸塊110，使導電凸塊110經由重佈局層106電性連接至半導體晶片201及202。
可將承載基底100研磨至所需的厚度並切割承載基底100及其上方的填充材料層104及保護層108，以形成單獨的電子元件封裝體，如第5圖所示。
根據上述實施例，由於半導體晶片內的接地墊及/或信號墊可藉由承載基板與半導體晶片之間的接地區及/或信號區作為重佈局層，因此可相對減少電子元件封裝體中所需的導電凸塊的數量，以因應多重晶片封裝需求並半導體封裝的困難度。再者，以金屬或矽基材作為接地區的承載基板可同時提供半導體晶片散熱之用。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．接地區
20．．．信號區
100．．．承載基板
101．．．介電層
102、102a、102b．．．金屬層
103、103a、103b．．．導電黏著材料層
103c、103d．．．非導電黏著材料層
104．．．填充材料層
104a、104b．．．開口
106、106a、106b．．．重佈局層
108．．．保護層
110．．．導電凸塊
201、202．．．半導體晶片
204．．．信號墊
206．．．接地墊
207．．．絕緣間隙壁
208．．．導電插塞
第1至6圖係繪示出根據本發明不同實施例之電子元件封裝體剖面示意圖；
第7A至7D圖係繪示出根據本發明實施例之電子元件封裝體之製造方法剖面示意圖；及
第8A至8D圖係繪示出根據本發明另一實施例之電子元件封裝體之製造方法剖面示意圖。
10．．．接地區
20．．．信號區
100．．．承載基板
101．．．介電層
102a、102b．．．金屬層
103c、103d．．．非導電黏著材料層
104．．．填充材料層
104a、104b．．．開口
106a、106b．．．重佈局層
108．．．保護層
110．．．導電凸塊
201、202．．．半導體晶片
204．．．信號墊
206．．．接地墊

Claims (21)

  1. 一種電子元件封裝體，包括：一承載基板，包括一接地區；至少二半導體晶片，設置於該承載基板的該接地區上，其中每一半導體晶片包括至少一信號墊及電性連接至該接地區的至少一接地墊；一填充材料層，形成於該承載基板上並覆蓋該等半導體晶片；一保護層，覆蓋該填充材料層；以及複數導電結構，設置於該保護層上，且電性連接至該等半導體晶片。
  2. 如申請專利範圍第1項所述之電子元件封裝體，其中該承載基板為一矽基板，且該接地區為一摻雜區，形成於該矽基板內並延伸至該矽基板表面。
  3. 如申請專利範圍第1項所述之電子元件封裝體，其中該接地區包括一導電黏著材料層，用以將該等半導體晶片貼附於該承載基板上。
  4. 如申請專利範圍第1項所述之電子元件封裝體，其中該接地區包括一金屬層。
  5. 如申請專利範圍第4項所述之電子元件封裝體，其中該承載基板為表面具有一介電層的一矽基板，且該金屬層位於該介電層上方。
  6. 如申請專利範圍第1項所述之電子元件封裝體，更包括一重佈局層，設置於該填充材料層內，以電性連接於該接地區與每一半導體晶片的該接地墊之間。
  7. 如申請專利範圍第1項所述之電子元件封裝體，其中該承載基板更包括一信號區電性連接至該信號墊。
  8. 如申請專利範圍第7項所述之電子元件封裝體，其中該接地區及該信號區由同一金屬層所構成。
  9. 如申請專利範圍第7項所述之電子元件封裝體，更包括二重佈局層，設置於該填充材料層內，以分別電性連接於該接地區與每一半導體晶片的該接地墊之間以及電性連接於該信號區與該等半導體晶片中至少一個的該信號墊之間。
  10. 如申請專利範圍第1項所述之電子元件封裝體，更包括一重佈局層，設置於該填充材料層與該保護層之間，以電性連接於每一半導體晶片的該信號墊與對應的該導電結構之間。
  11. 一種電子元件封裝體之製造方法，包括：提供至少二半導體晶片於一承載基板上，其中該承載基板包括一接地區，且每一半導體晶片包括至少一信號墊及至少一接地墊；將每一半導體晶片的該接地墊電性連接至該接地區；在該承載基板上形成一填充材料層，並覆蓋該等半導體晶片；在該填充材料層上覆蓋一保護層；以及在該保護層上形成複數導電結構，且電性連接至該等半導體晶片。
  12. 如申請專利範圍第11項所述之電子元件封裝體 之製造方法，其中該承載基板為一矽基板，且該接地區為一摻雜區，形成於該矽基板內並延伸至該矽基板表面。
  13. 如申請專利範圍第11項所述之電子元件封裝體之製造方法，其中該接地區包括一導電黏著材料層，用以將該等半導體晶片貼附於該承載基板上。
  14. 如申請專利範圍第11項所述之電子元件封裝體之製造方法，該接地區包括一金屬層。
  15. 如申請專利範圍第14項所述之電子元件封裝體之製造方法，其中該承載基板為表面具有一介電層的一矽基板，且該金屬層位於該介電層上方。
  16. 如申請專利範圍第11項所述之電子元件封裝體之製造方法，其中藉由在該填充材料層內形成一重佈局層，以將每一半導體晶片的該接地墊電性連接至該接地區。
  17. 如申請專利範圍第11項所述之電子電子元件封裝體之製造方法，其中該承載基板更包括一信號區。
  18. 如申請專利範圍第17項所述之電子元件封裝體之製造方法，更包括將該等半導體晶片中至少一個的該信號墊電性連接至該信號區。
  19. 如申請專利範圍第18項所述之電子元件封裝體之製造方法，其中藉由在該填充材料層內形成二重佈局層，以分別將每一半導體晶片的該接地墊電性連接至該接地區以及將該等半導體晶片中至少一個的該信號墊電性連接至該信號區。
  20. 如申請專利範圍第17項所述之電子元件封裝體 之製造方法，其中該接地區及該信號區由同一金屬層所構成。
  21. 如申請專利範圍第11項所述之電子元件封裝體之製造方法，更包括在該填充材料層與該保護層之間形成一重佈局層，以電性連接於每一半導體晶片的該信號墊與對應的該導電結構之間。
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