KR20100086436A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

최근에는, 반도체 프로세스의 축소화에 수반하여, 각 배선층 사이에 형성된 절연층의 두께가 얇아지는 경향이 있고, 각 배선층 사이에서 기생 용량이 생기지 않도록, 다층 배선에서의 절연층의 재료로서, 유전율이 낮은 재료가 적용되어 오고 있다. 그러나, Low-k재의 구성은, 통상의 절연층에 비해 재료 강도 자체가 낮다. 또한, 포러스계의 Low-k재에서는, 구조적으로 더욱 무르게 된다. 본원 발명은, Low-k층을 포함하는 다층 배선층을 갖는 반도체 장치의 제조 방법에서, 반도체 웨이퍼에 대하여 테이퍼를 갖는 블레이드로 홈을 형성한 후, 이 홈 폭보다도 얇은 스트레이트 블레이드로 분할하는 스텝 컷트 방식의 다이싱 처리를 할 때에, 다층 배선층 부분은, 테이퍼면으로 커버된 상태에서 절삭되고, 그 후, 그 부분에는 접촉하지 않는 날이 얇은 블레이드로 웨이퍼가 분리되므로, 비교적 무른 Low-k층에 데미지를 주는 일이 없다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은, 반도체 장치(또는 반도체 집적 회로 장치)의 구조, 또는 반도체 장치(또는 반도체 집적 회로 장치)의 제조 방법에서의 다이싱 기술에 적용하기에 유효한 기술에 관한 것이다.
일본 특개 2008-55519호 공보(특허 문헌 1)에는, 비교적 딱딱한 실리콘계의 재료로 이루어지는 광 IC 기판 상에 비교적 부드러운 광학 글래스제 프리즘층을 접착한 광 IC 구조체에 대하여, 크랙을 발생시키지 않도록 회전 블레이드에 의해 절단하는 기술이 개시되어 있다. 즉, 우선, 블레이드에 부담을 주지 않도록, 폭이 넓은 제1 블레이드에 의해, 상방의 프리즘층의 도중까지 절입을 넣은 후, 폭이 좁은 제2 블레이드에 의해, 상방의 프리즘층의 잔류 부분과 하방의 광 IC 기판을 전체 두께에 걸쳐 절단하는 것이다.
일본 특개 2007-194469호 공보(특허 문헌 2) 및 일본 특개 2005-191436호 공보(특허 문헌 3)에는, 반도체 웨이퍼의 다이싱에서, 테이퍼를 갖는 블레이드로 홈을 형성한 후, 그것보다도 폭이 좁은 스트레이트 블레이드를 이용하여, 2단으로 다이싱하는 기술이 개시되어 있다.
[특허문헌1]일본특개2008-55519호공보 [특허문헌2]일본특개2007-194469호공보 [특허문헌3]일본특개2005-191436호공보
최근에는, 반도체 프로세스의 축소화에 수반하여, 배선 룰이나, 각 배선층 사이에 형성된 절연층의 두께가 얇아지는 경향이 있다. 그 때문에, 각 배선층 사이에서 기생 용량이 생기지 않도록, 다층 배선에서의 절연층의 재료로서, 유전율이 낮은 재료(Low-k재, 즉, 비유전률이 3.0 이하인 재료)가 적용되어 오고 있다.
그러나, Low-k재의 구성은, 유전율을 낮게 하기 위해서, 많은 탄소 등을 함유하기 때문에, 통상의 절연층(비Low-k재, 즉, 비유전률이 3.0을 초과하는 재료)에 비해 재료 강도 자체가 낮다. 또한, 포러스계의 Low-k재에서는, 절연층의 내부에 다수의 간극(보이드)이 형성되어 있기 때문에, 통상 구조의 절연층(비포러스계의 재료)에 비해 구조적으로 무르다.
본원 발명자는, 이와 같은 Low-k재를 갖는 반도체 웨이퍼를, 측면과, 반도체 웨이퍼와 접촉하는 선단부의 면(절단면)이 이루는 각도(경사각)가 거의 90도로 이루어지는 다이싱 블레이드(소위, 스트레이트 블레이드)를 이용하여 다이싱 공정을 행한 경우, 이하의 문제가 생기는 것을 발견하였다.
우선, 다이싱 블레이드가 반도체 웨이퍼의 표면(주면)과 접촉할 때, 도 27에 도시한 바와 같이, 다이싱 블레이드의 절단면 모두가 반도체 웨이퍼와 접촉한다. 그 때문에, 이 접촉 영역에 큰 절단 응력(접촉 저항)이 발생한다. 이와 같은 상태에서, 도 28에 도시한 바와 같이, 다이싱 블레이드가 Low-k층에 도달하면, Low-k층과 다이싱 블레이드의 선단부의 면의 접촉 영역에서도, 큰 절단 응력이 발생하고,이 절단 응력의 영향에 의해, 무른 Low-k층 내에 크랙이 발생하는 것을 알 수 있었다.
또한, 반도체 웨이퍼의 표면(주면)에 대하여 다이싱 블레이드의 측면이 수직방향으로 형성되어 있으면, 다이싱 블레이드가 반도체 웨이퍼 내에 진입하고 있을 때, Low-k층과 다이싱 블레이드의 측면의 접촉 영역에서도, 큰 절단 응력이 발생하기 때문에, Low-k층 내에 크랙이 발생하기 쉬운 것을 알 수 있었다.
이상과 같이, Low-k층에 크랙이 발생하면, 다이싱 영역에 인접하는 디바이스 영역에까지, 이 크랙이 진전되어, 반도체 장치의 신뢰성이 저하될 우려가 있다.
또한, 일본 특개 2008-55519호 공보(특허 문헌 1)의 경우, 다이싱 공정 중에서의 다이싱 블레이드와, 상기한 바와 같은 Low-k층과의 위치 관계에 대해서는 특별히 기재가 없다. 그 때문에, 이 기술을 적용하였다고 하여도, 크랙의 발생을 억제하면서, Low-k층을 갖는 반도체 웨이퍼를 절단하는 것은 곤란하다.
이와 같은 문제를 해결하기 위해서, 본원 발명자는, 도 29에 도시한 바와 같은, 선단부에 테이퍼가 형성된 다이싱 블레이드(소위, 베벨 블레이드)를 이용하여, 다이싱 공정을 행하는 것에 대하여 검토하였다.
이에 의해, 다이싱 블레이드가 반도체 웨이퍼의 표면(주면)과 접촉할 때, 다이싱 블레이드의 절단면에서의 일부밖에, 반도체 웨이퍼의 표면과 접촉하지 않게 된다. 즉, 다이싱 블레이드와 반도체 웨이퍼의 접촉 영역을 저감할 수 있다. 이에 의해, 다이싱 블레이드가 반도체 웨이퍼 내에 진입할 때에 발생하는 절단 응력을 작게 할 수 있기 때문에, Low-k층에 다이싱 블레이드가 도달하여도, 크랙을 억제할 수 있다.
그러나, 도 29에 도시한 바와 같은 다이싱 블레이드의 경우, 선단부의 마모 빈도가 높기 때문에, 소정의 깊이까지 절단할 수 없게 된다. 또한, 선단부가 마모되게 되면, 다이싱 블레이드를 동일한 깊이까지 진입시킨 경우, 절단되는 폭이 커지게 되기 때문에, 다이싱 블레이드를 빈번하게 교환할 필요가 있다. 그러나, 다이싱 블레이드를 교환할 때마다, 다이싱 장치에서의 각 조건(다이싱 블레이드의 위치)을 설정해야만 되어, 제조 TAT가 저하된다.
본원 발명은, 이들 과제를 해결하기 위해서 이루어진 것이다.
본 발명의 하나의 목적은, Low-k층을 갖는 반도체 웨이퍼에 크랙이 발생하는 것을 억제(절단성의 향상)하는 것에 있다.
본 발명의 다른 목적은, 반도체 장치의 신뢰성을 확보하는 것에 있다.
본 발명의 다른 목적은, 다이싱 블레이드의 수명을 향상시키는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 하기와 같다.
즉, 본원 발명은, Low-k층을 포함하는 다층 배선층을 갖는 반도체 장치의 제조 방법으로서, 반도체 웨이퍼에 대하여 테이퍼를 갖는 블레이드(제1 다이싱 블레이드)로 홈을 형성한 후, 이 홈 폭보다도 얇은 스트레이트 블레이드(제2 다이싱 블레이드)로 분할하는 스텝 컷트 방식의 다이싱 처리를 하는 것이다. 여기서, 테이퍼를 갖는 블레이드의 동경 방향의 단면 형상을 선단부를 향하여 경사각이 커지는 복수단의 두께 방향에 거의 대칭인 테이퍼 구조를 갖는 것으로 하고, 회전 중심으로부터 보아 최초의 테이퍼면의 상단이 웨이퍼의 디바이스 주면 밖에 있고, 최초의 테이퍼면의 하단이 웨이퍼의 기판 영역 또는 기재층 내에 침입하도록 하는 상태에서, 절삭함으로써, 다이싱 홈을 형성한다. 그 후, 이들 한쌍의 하단간에 대응하는 다이싱 홈 부분을 스트레이트 블레이드로 절삭함으로써, 웨이퍼를 분할하는 것이다.
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 하기와 같다.
즉, Low-k층을 포함하는 다층 배선층을 갖는 반도체 장치의 제조 방법에서, 반도체 웨이퍼에 대하여 테이퍼를 갖는 블레이드(제1 다이싱 블레이드)로 홈을 형성한 후, 이 홈 폭보다도 얇은 스트레이트 블레이드(제2 다이싱 블레이드)로 분할하는 스텝 컷트 방식의 다이싱 처리를 할 때에, 다층 배선층 부분은, 테이퍼면으로 커버된 상태에서 절삭되고, 그 후, 그 부분에는 접촉하지 않는 날이 얇은 블레이드로 웨이퍼가 분리되므로, 비교적 무른 Low-k층에 데미지를 주는 일이 없다.
도 1은 본원의 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에서의 다이싱 프로세스(도 1의 (a)는 웨이퍼 전체 상면, 도 1의 (b)는 칩 영역 2개분의 상면, 도 1의 (c)는 도 1의 (b)의 X-X'에 대응하는 단면임)의 처리 플로우 설명도(다이싱 테이프에의 접착 전).
도 2는 본원의 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에서의 다이싱 프로세스(도 2의 (a)는 웨이퍼 전체 상면, 도 2의 (b)는 칩 영역 2개분의 상면, 도 1의 (c)는 도 2의 (b)의 X-X'에 대응하는 단면임)의 처리 플로우 설명도(다이싱 테이프에의 접착 후).
도 3은 도 2의 (c)의 파선 부분 R2(칩 주변 및 칩간 영역)의 확대 단면도.
도 4는 본원의 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에서의 다이싱 프로세스(도 4의 (a)는 웨이퍼 전체 상면, 도 4의 (b)는 칩 영역 2개분의 상면, 도 4의 (c)는 도 4의 (b)의 X-X'에 대응하는 단면임)의 처리 플로우 설명도(제1 블레이드에 의한 다이싱 도중).
도 5는 도 4의 (c)의 파선 부분 R2(칩 주변 및 칩간 영역)의 확대 단면도(제1 블레이드에 의한 다이싱 전).
도 6은 도 4의 (c)의 파선 부분 R2(칩 주변 및 칩간 영역)의 확대 단면도(제1 블레이드에 의한 다이싱 후).
도 7은 본원의 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에서의 다이싱 프로세스(도 7의 (a)는 웨이퍼 전체 상면, 도 7의 (b)는 칩 영역 2개분의 상면, 도 7의 (c)는 도 1의 (b)의 X-X'에 대응하는 단면임)의 처리 플로우 설명도(제2 블레이드에 의한 다이싱 도중).
도 8은 도 7의 (c)의 칩 주변 및 칩간 영역의 확대 단면도(제2 블레이드에 의한 다이싱 전).
도 9는 도 7의 (c)의 칩 주변 및 칩간 영역의 확대 단면도(제2 블레이드에 의한 다이싱 후).
도 10은 도 7의 (c)의 칩 주변 및 칩간 영역의 확대 단면도(다이싱 테이프로부터 박리 후).
도 11은 본원의 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에서의 조립 프로세스(도 11의 (a)는 리드 프레임 단위 영역의 상면, 도 11의 (b)는 도 11의 (a)의 A-A'에 대응하는 단면임)의 처리 플로우 설명도(다이 본딩 전).
도 12는 본원의 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에서의 조립 프로세스(도 12의 (a)는 리드 프레임 단위 영역의 상면, 도 12의 (b)는 도 12의 (a)의 A-A'에 대응하는 단면임)의 처리 플로우 설명도(다이 본딩 공정).
도 13은 본원의 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에서의 조립 프로세스(도 13의 (a)는 리드 프레임 단위 영역의 상면, 도 13의 (b)는 도 13의 (a)의 A-A'에 대응하는 단면임)의 처리 플로우 설명도(와이어 본딩 공정).
도 14는 도 13의 (b)의 파선부에 대응하는 디바이스 확대 단면도.
도 15는 본원의 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에서의 조립 프로세스(도 15의 (a)는 밀봉된 단위 디바이스의 상면, 도 15의 (b)는 동 하면)의 처리 플로우 설명도(밀봉 공정 및 분리 공정 완료).
도 16은 도 15의 A-A'에 대응하는 단위 디바이스 단면도.
도 17은 본원의 일 실시 형태의 반도체 집적 회로 장치의 제조 방법에 사용하는 다이싱 장치의 설명도(도 17의 (a)는 스핀들의 회전축 방향으로부터 본 정면, 도 17의 (b)는 도 17의 (a)의 Y-Y'에 대응하는 단면).
도 18은 도 17에 도시된 회전 블레이드 및 그 주변의 Y-Y'에 대응하는 상세단면 구조도.
도 19는 도 1 내지 도 10에 도시한 다이싱 프로세스(「기본 다이싱 프로세스」)에 관한 변형예 1(날 두께가 얇은 제1 블레이드를 사용하는 예).
도 20은 도 1 내지 도 10에 도시한 다이싱 프로세스(「기본 다이싱 프로세스」+변형예 1)에 관한 변형예 2(폴리이미드 코트 상을 절단하는 예).
도 21은 도 1 내지 도 10, 도 19 및 도 20에 도시한 다이싱 프로세스(「각 다이싱 프로세스」)에 사용하는 테이퍼를 갖는 다이싱 블레이드의 동경 방향의 단면 형상의 베리에이션((a)는 급경사 테이퍼부 삽입형, (b)는 선단 평탄형, (c), (d) 및 (e)는 선단부 면취형으로 (c) 곡면 면취, (d)는 평탄 면취, (e)는 선단 라운드 면취임)을 도시하는 블레이드 부분 단면도.
도 22는 도 21의 (b)의 블레이드 단면 구조의 특히 바람직한 범위를 나타내는 최대 치수·최대 경사각(도 22의 (a)) 및 최소 치수·최소 경사각(도 22의 (b))에 대응하는 단면도.
도 23은 도 21의 (a)의 블레이드 단면 구조의 특히 바람직한 범위를 나타내는 최대 치수·최대 경사각(도 22의 (a)) 및 최소 치수·최소 경사각(도 22의 (b))에 대응하는 단면도.
도 24는 도 21의 (c)의 블레이드 단면 구조의 특히 바람직한 범위를 나타내는 최대 치수·최대 경사각(도 22의 (a)) 및 최소 치수·최소 경사각(도 22의 (b))에 대응하는 단면도.
도 25는 본원의 각 다이싱 프로세스에 사용하는 테이퍼를 갖는 다이싱 블레이드의 단면 구조와 피절삭물과의 관계를 도시하는 설명도.
도 26은 본원의 각 다이싱 프로세스에 사용하는 테이퍼를 갖는 다이싱 블레이드의 단면 구조와 그 작용을 설명하는 다이싱 공정의 정면 모식도(도 26의 (a)) 및 도 26의 (a)의 C-C'에 대응하는 단면도.
도 27은 본원 발명의 과제를 설명하기 위한 참고 단면도(스트레이트 블레이드1).
도 28은 본원 발명의 과제를 설명하기 위한 참고 단면도(스트레이트 블레이드2).
도 29는 본원 발명의 과제를 설명하기 위한 참고 단면도(테이퍼를 갖는 블레이드).
〔실시 형태의 개요〕
우선, 본원에서 개시되는 발명의 대표적인 실시 형태에 대하여 개요를 설명한다.
1. 본 발명의 반도체 장치의 제조 방법은, (a) 주면, 상기 주면에 형성된 복수의 디바이스 영역, 상기 복수의 디바이스 영역 사이에 형성된 다이싱 영역, 및 상기 주면과는 반대측의 이면을 갖는 반도체 웨이퍼를 준비하는 공정과, (b) 상기 반도체 웨이퍼의 상기 다이싱 영역에서, 상기 반도체 웨이퍼의 상기 주면측으로부터 상기 이면측을 향하여 제1 다이싱 블레이드를 상기 반도체 웨이퍼 내에 진입시켜, 상기 다이싱 영역을 따라서 상기 제1 다이싱 블레이드를 주행시킴으로써, 상기 반도체 웨이퍼의 상기 주면에 다이싱 홈을 형성(또는 상기 주면을 절단)하는 공정과, (c) 상기 (b) 공정 후, 상기 반도체 웨이퍼의 상기 주면측으로부터 상기 다이싱 홈 내에 제2 다이싱 블레이드를 진입시켜, 상기 다이싱 영역을 따라서 상기 제2 다이싱 블레이드를 주행시킴으로써, 상기 반도체 웨이퍼를 분리하는 공정과, (d) 상기 (c) 공정에 의해 취득한 복수의 반도체 칩(중 하나)을, 칩 탑재 기판(예를 들면 리드 프레임, 배선 기판 등)에서의 칩 탑재부(예를 들면 다이 패드) 상에,(예를 들면 접착제를 개재하여) 배치(고정, 탑재)하는 공정과, (e) 상기 (d) 공정 후, 상기 반도체 칩(의 복수의 전극 패드)과 상기 칩 탑재 기판(의 주위에 배치된 복수의 접속부(예를 들면 리드))을 (복수의 도전성 부재(예를 들면 본딩 와이어를 통하여) 각각 전기적으로 접속하는 공정과, (f) 상기 반도체 칩(및 상기 복수의 도전성 부재)을 수지로 밀봉하는 공정을 포함하고, 여기서, 상기 반도체 웨이퍼는, 기재층(실리콘 기판층)과, 상기 기재층 상에 형성된 반도체 소자층과, (예를 들면 구리로 이루어지고,) 상기 반도체 소자층 상에 형성된 제1 배선층(Low-k층)과, (예를 들면 구리로 이루어지고,) 상기 제1 배선층 상에 형성된 제2 배선층(비Low-k층)을 갖고, 상기 제1 배선층에 (배치된 복수의 배선 사이에) 배치된 제1 절연층의 비유전률은, 상기 반도체 소자층에 형성된 프리 메탈 절연층, 및 상기 제2 배선층에 (배치된 복수의 배선 사이에) 배치된 제2 절연층의 각각의 비유전률보다도 낮고(이 조건은 이하의 어느 하나로 치환할 수 있다. 즉, 〔1〕 제1 절연층 내 형성된 에어 갭의 체적은, 상기 절연막, 및 상기 제2 절연층의 각각에 형성된 에어 갭의 체적보다도 많다. 〔2〕 제1 절연층은, 상기 절연층, 및 상기 제2 절연층의 각각보다도 무르다. 〔3〕상기 제1 절연막의 방열율은, 상기 절연층, 및 상기 제2 절연층의 각각의 방열율보다도 낮다.), 상기 제1 다이싱 블레이드는, (상기 제1 다이싱 블레이드의 두께 방향과 교차하는) 평면 형상이 원형으로 이루어지고, 상기 제1 다이싱 블레이드의 주연부에서의 단면 형상은, 제1 측면과, 상기 제1 측면에 대하여 제1 측면 경사각을 갖는 제2 측면과, 상기 제1 측면에 대하여 상기 제1 측면 경사각보다도 큰 제2 측면 경사각을 갖는 제3 측면으로 이루어지고, 상기 제2 측면과 상기 제3 측면의 제2 경계점간에서의 폭은, 상기 제1 측면과 상기 제2 측면의 제1 경계점간에서의 폭보다도 좁고, 상기 (b) 공정에서는, 상기 제1 다이싱 블레이드의 상기 제2 경계점이 상기 기재층에 도달하도록, 상기 제1 다이싱 블레이드를 상기 반도체 웨이퍼 내에 진입시키고 있다.
또한, 선단 부분의 폭이 좁은 제1 다이싱 블레이드를 이용하므로, (스트레이트 블레이드 등, 폭이 넓은 블레이드를 이용하는 경우에 비해) Low-k층에 블레이드가 침입할 때에 Low-k층에 생기는 응력을 작게 할 수 있고, 그 결과, Low-k층에 데미지나 크랙이 생기는 것을 억제할 수 있다.
또한, 경사진 제2 측면에 의해 Low-k층을 절단하므로, (스트레이트 블레이드 등, Low-k층과 접촉하는 측면이 수직한 블레이드를 이용하는 경우에 비해) 블레이드가 Low-k층에 침입(접촉)하고 있을 때에 Low-k층에 생기는 응력을 작게 할 수 있고, 그 결과, Low-k층에 데미지나 크랙이 생기는 것을 억제할 수 있다.
2. 항 1에 있어서, 상기 (c) 공정에서 사용하는 상기 제2 다이싱 블레이드는, 상기 제2 다이싱 블레이드의 두께 방향과 교차하는 평면 형상이 원형으로 이루어지고, 상기 제2 다이싱 블레이드의 주연부에서의 단면 형상은, 제4 측면과, 선단면으로 이루어지고, 상기 제4 측면과 상기 선단면의 경계인 제3 경계점간에서의 폭은, 상기 제1 다이싱 블레이드의 상기 제2 측면이 상기 반도체 소자층과 접촉하는 부분간의 폭보다도 좁고, 상기 (c) 공정에서는, 상기 제2 다이싱 블레이드의 일부가, 상기 (b) 공정 전에 상기 반도체 웨이퍼의 상기 이면에 접착된 다이싱 테이프(분리된 반도체 칩을 유지하기 위한 부재)까지 도달하도록, 상기 제2 다이싱 블레이드를 상기 다이싱 홈 내에 진입시키고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
3. 항 1 또는 2에 있어서, 상기 복수의 디바이스 영역의 각각의 평면 형상은, 사각형으로 이루어지고, 상기 복수의 디바이스 영역의 각각에는, 변을 따라서 복수의 전극 패드가 형성되어 있고, 상기 복수의 디바이스 영역의 각각에는, 상기 복수의 전극 패드와 상기 변 사이(또는 제품용 전극 패드와 검사용 패드 사이)에서, 또한 상기 변을 따라서 실링이 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
4. 항 1 내지 3 중 어느 한 항에 있어서, 상기 다이싱 영역에는, 검사용 패드를 덮도록, 절연막(유기막)이 형성되어 있고, 상기 (a) 공정 후, 또한 상기 (b) 공정 전에, 상기 복수의 디바이스 영역의 각각에 형성된 상기 복수의 전극 패드 상에 금속층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
5. 항 4에서, 상기 금속층은, 무전해 도금법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
6. 항 1 내지 5 중 어느 한 항에 있어서, 상기 반도체 웨이퍼의 상기 주면 중, 상기 다이싱 영역에 형성된 검사용 패드는, 상기 제1 배선층 및 상기 제2 배선층을 개재하여 상기 반도체 소자층과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
7. 항 6에서, 상기 (b) 공정에서는, 상기 검사용 패드 모두를 상기 제1 다이싱 블레이드에 의해 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
8. 항 6에서, 상기 (b) 공정에서는, 상기 검사용 패드의 일부를 상기 제1 다이싱 블레이드에 의해 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
9. 본 발명의 반도체 장치의 제조 방법은, (a) 주면, 상기 주면에 형성된 복수의 디바이스 영역, 상기 복수의 디바이스 영역 사이에 형성된 다이싱 영역, 및 상기 주면과는 반대측의 이면을 갖는 반도체 웨이퍼를 준비하는 공정과, (b) 상기 반도체 웨이퍼의 상기 다이싱 영역에서, 상기 반도체 웨이퍼의 상기 주면측으로부터 상기 이면측을 향하여 제1 다이싱 블레이드를 상기 반도체 웨이퍼 내에 진입시켜, 상기 다이싱 영역을 따라서 상기 제1 다이싱 블레이드를 주행시킴으로써, 상기 반도체 웨이퍼의 상기 주면에 다이싱 홈을 형성(또는 상기 주면을 절단)하는 공정과, (c) 상기 (b) 공정 후, 상기 반도체 웨이퍼의 상기 주면측으로부터 상기 다이싱 홈 내에 제2 다이싱 블레이드를 진입시켜, 상기 다이싱 영역을 따라서 상기 제2 다이싱 블레이드를 주행시킴으로써, 상기 반도체 웨이퍼를 분리하는 공정과, (d) 상기 (c) 공정에 의해 취득한 복수의 반도체 칩(중 하나)을, 칩 탑재 기판(예를 들면 리드 프레임, 배선 기판 등)에서의 칩 탑재부(예를 들면 다이 패드) 상에, (예를 들면 접착제를 개재하여) 배치(고정, 탑재)하는 공정과, (e) 상기 (d) 공정 후, 상기 반도체 칩(의 복수의 전극 패드)과 상기 칩 탑재 기판(의 주위에 배치된 복수의 접속부(예를 들면 리드))을 (복수의 도전성 부재(예를 들면 본딩 와이어)를 통하여) 각각 전기적으로 접속하는 공정과, (f) 상기 반도체 칩을 수지로 밀봉하는 공정을 포함하고, 여기서, 상기 반도체 웨이퍼는, 기재층(실리콘 기판층)과, 상기 기재층 상에 형성된 반도체 소자층과, (예를 들면 구리로 이루어지고,) 상기 반도체 소자층 상에 형성된 제1 배선층(Low-k층)과, (예를 들면 구리로 이루어지고,) 상기 제1 배선층 상에 형성된 제2 배선층(비Low-k층)을 갖고, 상기 제1 배선층에 (배치된 복수의 배선 사이에) 배치된 제1 절연층의 비유전률은, 상기 반도체 소자층에 형성된 프리 메탈 절연층, 및 상기 제2 배선층에 (배치된 복수의 배선 사이에) 배치된 제2 절연층의 각각의 비유전률보다도 낮고(이 조건은 이하의 어느 하나로 치환할 수 있다. 즉, 〔1〕제1 절연층 내 형성된 에어 갭의 체적은, 상기 절연막, 및 상기 제2 절연층의 각각에 형성된 에어 갭의 체적보다도 많다. 〔2〕 제1 절연층은, 상기 절연층, 및 상기 제2 절연층의 각각보다도 무르다. 〔3〕 상기 제1 절연막의 방열율은, 상기 절연층, 및 상기 제2 절연층의 각각의 방열율보다도 낮다.), 상기 제1 다이싱 블레이드는, (상기 제1 다이싱 블레이드의 두께 방향과 교차하는) 평면 형상이 원형으로 이루어지고, 상기 제1 다이싱 블레이드의 주연부에서의 단면 형상은, 제1 면과, 상기 제1 면에 대하여 제1 측면 경사각을 갖는 제2 면으로 이루어지고, 상기 (b) 공정에서는, 상기 제1 배선층(에서의 절단면 모두)이 상기 제1 다이싱 블레이드의 상기 제2 면과 접촉하도록, 상기 다이싱 영역을 따라서 상기 제1 다이싱 블레이드를 주행시키고 있다.
10. 항 9에 있어서, 상기 (c) 공정에서 사용하는 상기 제2 다이싱 블레이드는, 상기 제2 다이싱 블레이드의 두께 방향과 교차하는 평면 형상이 원형으로 이루어지고, 상기 제2 다이싱 블레이드의 주연부에서의 단면 형상은, 제4 면과, 선단면으로 이루어지고, 상기 제4 면과 상기 선단면의 경계인 제3 경계점간에서의 폭은, 상기 제1 다이싱 블레이드의 상기 제2 면이 상기 반도체 소자층과 접촉하는 부분간의 폭보다도 좁고, 상기 (c) 공정에서는, 상기 제2 다이싱 블레이드의 일부가, 상기 (b) 공정 전에 상기 반도체 웨이퍼의 상기 이면에 접착된 다이싱 테이프까지 도달하도록, 상기 제2 다이싱 블레이드를 상기 다이싱 홈 내에 진입시키고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
11. 항 9 또는 10에 있어서, 상기 복수의 디바이스 영역의 각각의 평면 형상은, 사각형으로 이루어지고, 상기 복수의 디바이스 영역의 각각에는, 변을 따라서 복수의 전극 패드가 형성되어 있고, 상기 복수의 디바이스 영역의 각각에는, 상기 복수의 전극 패드와 상기 변 사이(또는 제품용 전극 패드와 검사용 패드 사이)에서, 또한 상기 변을 따라서 실링이 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
12. 항 9 내지 11 중 어느 한 항에 있어서, 상기 다이싱 영역에는, 검사용 패드를 덮도록, 절연막(유기막)이 형성되어 있고, 상기 (a) 공정 후, 또한 상기 (b) 공정 전에, 상기 복수의 디바이스 영역의 각각에 형성된 상기 복수의 전극 패드 상에 금속층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
13. 항 12에서, 상기 금속층은, 무전해 도금법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
14. 항 9 내지 13 중 어느 한 항에 있어서, 상기 반도체 웨이퍼의 상기 주면 중, 상기 다이싱 영역에 형성된 검사용 패드는, 상기 제1 배선층 및 상기 제2 배선층을 개재하여 상기 반도체 소자층과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
15. 항 14에 있어서, 상기 (b) 공정에서는, 상기 검사용 패드 모두를 상기 제1 다이싱 블레이드에 의해 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
16. 항 14에 있어서, 상기 (b) 공정에서는, 상기 검사용 패드의 일부를 상기 제1 다이싱 블레이드에 의해 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
17. (a) 칩 탑재부와, (b) (상기 칩 탑재부의 주위에 배치된) 복수의 접합부와, (c) 주면, 상기 주면에 형성된 복수의 전극 패드, 상기 주면과는 반대측의 이면, 및 상기 주면과 상기 이면 사이의 측면을 갖고, 상기 칩 탑재부 상에 배치된 반도체 칩과, (d) 상기 반도체 칩의 상기 복수의 전극 패드와 상기 복수의 접합부를 각각 전기적으로 접속하는 복수의 도전성 부재와, (e) (상기 복수의 접합부의 각각의 일부(, 및 상기 칩 탑재부의 일부)가 노출되도록,) 상기 반도체 칩(및 상기 복수의 도전성 부재)을 밀봉하는 밀봉체를 포함하고, 상기 반도체 칩은, 기재층(실리콘 기판층)과, 상기 기재층 상에 형성된 반도체 소자층과, (예를 들면 구리로 이루어지고,) 상기 반도체 소자층 상에 형성된 제1 배선층(Low-k층)과, (예를 들면 구리로 이루어지고,) 상기 제1 배선층 상에 형성된 제2 배선(비Low-k층)을 갖고, 상기 제1 배선층에 (배치된 복수의 배선 사이에) 배치된 제1 절연층의 비유전률은, 상기 반도체 소자층에 형성된 프리 메탈 절연층, 및 상기 제2 배선층에 (배치된 복수의 배선 사이에) 배치된 제2 절연층의 각각의 비유전률보다도 낮고(이 조건은 이하의 어느 하나로 치환할 수 있다. 즉, 〔1〕 제1 절연층 내 형성된 에어 갭의 체적은, 상기 절연막, 및 상기 제2 절연층의 각각에 형성된 에어 갭의 체적보다도 많다. 〔2〕 제1 절연층은, 상기 절연층, 및 상기 제2 절연층의 각각보다도 무르다. 〔3〕 상기 제1 절연막의 방열율은, 상기 절연층, 및 상기 제2 절연층의 각각의 방열율보다도 낮다.), 상기 반도체 칩의 상기 측면은, 상기 제1 배선층의 일부를 노출하는 제1 끝면과, 상기 제1 끝면보다도 상기 반도체 칩의 상기 이면측에 위치하는 제2 끝면과, 상기 제1 끝면과 상기 제2 끝면을 연결하는 제3 끝면을 갖고 있는 것을 특징으로 하는 반도체 장치.
18. 항 17에 있어서, 상기 제2 끝면은, 상기 이면에 대하여 수직 방향으로 형성되어 있고, 상기 제3 끝면은, 상기 제2 끝면에 대하여 제1 끝면 경사각을 이루도록 형성되고, 상기 제1 끝면은, 상기 제2 끝면에 대하여 상기 제1 끝면 경사각보다도 작은 제2 끝면 경사각을 이루도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
19. 항 18에서, 상기 제1 끝면 경사각은, 90도인 것을 특징으로 하는 반도체 장치.
20. 항 17 내지 19 중 어느 한 항에 있어서, 상기 복수의 전극 패드는, 상기 제1 배선층 및 상기 제2 배선층을 개재하여 상기 반도체 소자층과 각각 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
21. 본 발명의 반도체 장치의 제조 방법은, (a) 주면, 상기 주면에 형성된 복수의 디바이스 영역, 상기 복수의 디바이스 영역 사이에 형성된 다이싱 영역, 및 상기 주면과는 반대측의 이면을 갖는 반도체 웨이퍼를 준비하는 공정과, (b) 상기 반도체 웨이퍼의 상기 다이싱 영역에서, 상기 반도체 웨이퍼의 상기 주면측으로부터 상기 이면측을 향하여 제1 다이싱 블레이드를 상기 반도체 웨이퍼 내에 진입시켜, 상기 다이싱 영역을 따라서 상기 제1 다이싱 블레이드를 주행시킴으로써, 상기 반도체 웨이퍼의 상기 주면에 다이싱 홈을 형성하는 공정과, (c) 상기 (b) 공정 후, 상기 반도체 웨이퍼의 상기 주면측으로부터 상기 다이싱 홈 내에 제2 다이싱 블레이드를 진입시켜, 상기 다이싱 영역을 따라서 상기 제2 다이싱 블레이드를 주행시킴으로써, 상기 반도체 웨이퍼를 분리하는 공정과, (d) 상기 (c) 공정에 의해 취득한 복수의 반도체 칩을, 칩 탑재 기판에서의 칩 탑재부 상에 배치하는 공정과, (e) 상기 (d) 공정 후, 상기 반도체 칩과 상기 칩 탑재 기판을 각각 전기적으로 접속하는 공정과, (f) 상기 반도체 칩을 수지로 밀봉하는 공정을 포함하고, 여기서, 상기 반도체 웨이퍼는, 기재층과, 상기 기재층 상에 형성된 반도체 소자층과, 상기 반도체 소자층 상에 형성된 제1 배선층과, 상기 제1 배선층 상에 형성된 제2 배선층을 갖고, 상기 제1 배선층에 배치된 제1 절연층의 비유전률은, 상기 제2 배선층에 배치된 제2 절연층의 비유전률보다도 낮고, 상기 제1 다이싱 블레이드는, 평면 형상이 원형으로 이루어지고, 상기 제1 다이싱 블레이드의 주연부에서의 단면 형상은, 제1 측면과, 상기 제1 측면에 대하여 제1 측면 경사각을 갖는 제2 측면과, 상기 제1 측면에 대하여 상기 제1 측면 경사각보다도 큰 제2 측면 경사각을 갖는 제3 측면으로 이루어지고, 상기 제2 측면과 상기 제3 측면의 제2 경계점간에서의 폭은, 상기 제1 측면과 상기 제2 측면의 제1 경계점간에서의 폭보다도 좁고, 상기 (b) 공정에서는, 상기 제1 다이싱 블레이드의 상기 제1 경계점은 상기 반도체 웨이퍼의 상기 주면의 외부에 있고, 상기 제2 경계점이, 상기 반도체 소자층을 넘어 상기 기재층에 도달하도록, 상기 제1 다이싱 블레이드를 상기 반도체 웨이퍼 내에 진입시키고 있다.
22. 항 21의 반도체 장치의 제조 방법에 있어서, 상기 (c) 공정에서 사용하는 상기 제2 다이싱 블레이드는, 상기 제2 다이싱 블레이드의 두께 방향과 교차하는 평면 형상이 원형으로 이루어지고, 상기 제2 다이싱 블레이드의 주연부에서의 단면 형상은, 제4 측면과, 선단면으로 이루어지고, 상기 제4 측면과 상기 선단면의 경계인 제3 경계점간에서의 폭은, 상기 제1 다이싱 블레이드의 상기 제2 측면이 상기 반도체 소자층과 접촉하는 부분간의 폭보다도 좁고, 상기 (c) 공정에서는, 상기 제2 다이싱 블레이드의 일부가, 상기 (b) 공정 전에 상기 반도체 웨이퍼의 상기 이면에 접착된 다이싱 테이프까지 도달하도록, 상기 제2 다이싱 블레이드를 상기 다이싱 홈 내에 진입시키고 있다.
23. 항 21 또는 22의 반도체 장치의 제조 방법에 있어서, 상기 복수의 디바이스 영역의 각각의 평면 형상은, 사각형으로 이루어지고, 상기 복수의 디바이스 영역의 각각에는, 변을 따라서 복수의 전극 패드가 형성되어 있고, 상기 복수의 디바이스 영역의 각각에는, 상기 복수의 전극 패드와 상기 변 사이에서, 또한 상기 변을 따라서 실링이 형성되어 있다.
24. 항 21 내지 23 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 다이싱 영역에는, 검사용 패드를 덮도록, 절연막이 형성되어 있고, 상기 (a) 공정 후, 또한 상기 (b) 공정 전에, 상기 복수의 디바이스 영역의 각각에 형성된 상기 복수의 전극 패드 상에 금속층을 형성한다.
25. 항 24의 반도체 장치의 제조 방법에 있어서, 상기 금속층은, 무전해 도금법에 의해 형성한다.
26. 항 21 내지 25 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 반도체 웨이퍼의 상기 주면 중, 상기 다이싱 영역에 형성된 검사용 패드는, 상기 제1 배선층 및 상기 제2 배선층을 개재하여 상기 반도체 소자층과 전기적으로 접속되어 있다.
27. 항 26의 반도체 장치의 제조 방법에 있어서, 상기 (b) 공정에서는, 상기 검사용 패드 모두를 상기 제1 다이싱 블레이드에 의해 제거한다.
28. 항 26의 반도체 장치의 제조 방법에 있어서, 상기 (b) 공정에서는, 상기 검사용 패드의 일부를 상기 제1 다이싱 블레이드에 의해 제거한다.
29. 항 21 내지 28 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제2 측면 경사각은 거의 90도이다.
30. 항 21 내지 29 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 다이싱 홈은, 상부의 제1 칩 끝면 및 하부의 제3 칩 끝면을 갖고, 상기 공정 (c)에서는, 상기 제2 다이싱 블레이드의 측면이 상기 제1 칩 끝면에 접촉하지 않도록, 상기 제2 다이싱 블레이드를 상기 다이싱 홈 내에 침입 및 주행시킨다.
31. 본 발명의 반도체 장치의 제조 방법은, (a) 주면, 상기 주면에 형성된 복수의 디바이스 영역, 상기 복수의 디바이스 영역 사이에 형성된 다이싱 영역, 및 상기 주면과는 반대측의 이면을 갖는 반도체 웨이퍼를 준비하는 공정과, (b) 상기 반도체 웨이퍼의 상기 다이싱 영역에서, 상기 반도체 웨이퍼의 상기 주면측으로부터 상기 이면측을 향하여 제1 다이싱 블레이드를 상기 반도체 웨이퍼 내에 진입시켜, 상기 다이싱 영역을 따라서 상기 제1 다이싱 블레이드를 주행시킴으로써, 상기 반도체 웨이퍼의 상기 주면에 다이싱 홈을 형성하는 공정과, (c) 상기 (b) 공정 후, 상기 반도체 웨이퍼의 상기 주면측으로부터 상기 다이싱 홈 내에 제2 다이싱 블레이드를 진입시켜, 상기 다이싱 영역을 따라서 상기 제2 다이싱 블레이드를 주행시킴으로써, 상기 반도체 웨이퍼를 분리하는 공정과, (d) 상기 (c) 공정에 의해 취득한 복수의 반도체 칩을, 칩 탑재 기판에서의 칩 탑재부 상에, 배치하는 공정과, (e) 상기 (d) 공정 후, 상기 반도체 칩과 상기 칩 탑재 기판을 각각 전기적으로 접속하는 공정과, (f) 상기 반도체 칩을 수지로 밀봉하는 공정을 포함하고, 여기서, 상기 반도체 웨이퍼는, 기재층과, 상기 기재층 상에 형성된 반도체 소자층과, 상기 반도체 소자층 상에 형성된 제1 배선층과, 상기 제1 배선층 상에 형성된 제2 배선층을 갖고, 상기 제1 배선층에 배치된 제1 절연층의 비유전률은, 상기 제2 배선층에 배치된 제2 절연층의 비유전률보다도 낮고, 상기 제1 다이싱 블레이드는, 평면 형상이 원형으로 이루어지고, 상기 제1 다이싱 블레이드의 주연부에서의 단면 형상은, 제1 면과, 상기 제1 면에 대하여 제1 측면 경사각을 갖는 제2 면으로 이루어지고, 상기 (b) 공정에서는, 상기 제1 다이싱 블레이드의 상기 제1 경계점은 상기 반도체 웨이퍼의 상기 주면의 외부에 있고, 상기 제2 경계점이, 상기 반도체 소자층을 넘어 상기 기재층에 도달하고, 상기 제1 배선층이 상기 제1 다이싱 블레이드의 상기 제2 면과 접촉하도록, 상기 다이싱 영역을 따라서 상기 제1 다이싱 블레이드를 주행시키고 있다.
32. 항 31의 반도체 장치의 제조 방법에 있어서, 상기 (c) 공정에서 사용하는 상기 제2 다이싱 블레이드는, 상기 제2 다이싱 블레이드의 두께 방향과 교차하는 평면 형상이 원형으로 이루어지고, 상기 제2 다이싱 블레이드의 주연부에서의 단면 형상은, 제4 측면과, 선단면으로 이루어지고, 상기 제4 측면과 상기 선단면의 경계인 제3 경계점간에서의 폭은, 상기 제1 다이싱 블레이드의 상기 제2 면이 상기 반도체 소자층과 접촉하는 부분간의 폭보다도 좁고, 상기 (c) 공정에서는, 상기 제2 다이싱 블레이드의 일부가, 상기 (b) 공정 전에 상기 반도체 웨이퍼의 상기 이면에 접착된 다이싱 테이프까지 도달하도록, 상기 제2 다이싱 블레이드를 상기 다이싱 홈 내에 진입시키고 있다.
33. 항 31 또는 32의 반도체 장치의 제조 방법에 있어서, 상기 복수의 디바이스 영역의 각각의 평면 형상은, 사각형으로 이루어지고, 상기 복수의 디바이스 영역의 각각에는, 변을 따라서 복수의 전극 패드가 형성되어 있고, 상기 복수의 디바이스 영역의 각각에는, 상기 복수의 전극 패드와 상기 변 사이에서, 또한 상기 변을 따라서 실링이 형성되어 있다.
34. 항 31 내지 33 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 다이싱 영역에는, 검사용 패드를 피복하도록, 절연막이 형성되어 있고, 상기 (a) 공정 후, 또한 상기 (b) 공정 전에, 상기 복수의 디바이스 영역의 각각에 형성된 상기 복수의 전극 패드 상에 금속층을 형성한다.
35. 항 34의 반도체 장치의 제조 방법에 있어서, 상기 금속층은, 무전해 도금법에 의해 형성한다.
36. 항 31 내지 35 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 반도체 웨이퍼의 상기 주면 중, 상기 다이싱 영역에 형성된 검사용 패드는, 상기 제1 배선층 및 상기 제2 배선층을 개재하여 상기 반도체 소자층과 전기적으로 접속되어 있다.
37. 항 36의 반도체 장치의 제조 방법에 있어서, 상기 (b) 공정에서는, 상기 검사용 패드 모두를 상기 제1 다이싱 블레이드에 의해 제거한다.
38. 항 36의 반도체 장치의 제조 방법에 있어서, 상기 (b) 공정에서는, 상기 검사용 패드의 일부를 상기 제1 다이싱 블레이드에 의해 제거한다.
39. 항 31 내지 38항 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제2 측면 경사각은 거의 90도이다.
40. 항 31 내지 39 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 다이싱 홈은, 상부의 제1 칩 끝면 및 하부의 제3 칩 끝면을 갖고, 상기 공정 (c)에서는, 상기 제2 다이싱 블레이드의 측면이 상기 제1 칩 끝면에 접촉하지 않도록, 상기 제2 다이싱 블레이드를 상기 다이싱 홈 내에 침입 및 주행시킨다.
41. 본 발명의 반도체 장치는, (a) 칩 탑재부와, (b) 복수의 접합부와, (c) 주면, 상기 주면에 형성된 복수의 전극 패드, 상기 주면과는 반대측의 이면, 및 상기 주면과 상기 이면 사이의 측면을 갖고, 상기 칩 탑재부 상에 배치된 반도체 칩과, (d) 상기 반도체 칩의 상기 복수의 전극 패드와 상기 복수의 접합부를 각각 전기적으로 접속하는 복수의 도전성 부재와, (e) 상기 반도체 칩을 밀봉하는 밀봉체를 포함하고, 여기서, 상기 반도체 칩은, (c1) 기재층과, (c2) 상기 기재층 상에 형성된 반도체 소자층과, (c3) 상기 반도체 소자층 상에 형성된 제1 배선층과, (c4) 상기 제1 배선층 상에 형성된 제2 배선을 갖고, 또한, 여기서, 상기 제1 배선층에 배치된 제1 절연층의 비유전률은, 상기 제2 배선층에 배치된 제2 절연층의 비유전률보다도 낮고, 상기 반도체 칩의 상기 측면은, (ⅰ) 상기 제1 배선층의 일부를 노출하는 제1 끝면과, (ⅱ) 상기 제1 끝면보다도 상기 반도체 칩의 상기 이면측에 위치하는 제2 끝면과, (ⅲ) 상기 제1 끝면과 상기 제2 끝면을 연결하는 제3 끝면을 갖고, 여기서 상기 제2 끝면은, 상기 이면에 대하여 실질적으로 수직 방향으로 형성되어 있고, 상기 제3 끝면은, 상기 제2 끝면에 대하여 제1 끝면 경사각을 이루도록 형성되고, 상기 제1 끝면은, 상기 제2 끝면에 대하여 상기 제1 끝면 경사각보다도 작은 제2 끝면 경사각을 이루도록 형성되어 있다.
42. 항 41의 반도체 장치에 있어서, 상기 제1 끝면 경사각은 90도이다.
43. 항 41 또는 42의 반도체 장치에 있어서, 상기 복수의 전극 패드는, 상기 제1 배선층 및 상기 제2 배선층을 개재하여 상기 반도체 소자층과 각각 전기적으로 접속되어 있다.
44. 항 41 내지 43 중 어느 한 항의 반도체 장치에 있어서, 상기 제2 끝면 경사각은, 2도 이상, 20도 이하이다.
45. 항 41 내지 43 중 어느 한 항의 반도체 장치에 있어서, 상기 제2 끝면 경사각은, 3도 이상, 15도 이하이다.
46. 항 41 내지 43 중 어느 한 항의 반도체 장치에 있어서, 상기 제2 끝면 경사각은, 4도 이상, 10도 이하이다.
47. 항 41 내지 46 중 어느 한 항의 반도체 장치에 있어서, 상기 제1 절연층의 비유전률은, 3 이하이다.
48. 항 41 내지 47 중 어느 한 항의 반도체 장치에 있어서, 상기 제2 절연층의 비유전률은, 3을 초과한다.
49. 항 41 내지 48 중 어느 한 항의 반도체 장치에 있어서, 상기 제1 끝면 경사각은, 20도를 초과한다.
50. 항 41 내지 49 중 어느 한 항의 반도체 장치에 있어서, 상기 제1 절연층의 비유전률은, 3 이하이고, 상기 제2 절연층의 비유전률은, 3을 초과한다.
51. 항 1 내지 40 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제2 측면 경사각은, 2도 이상, 20도 이하이다.
52. 항 1 내지 40 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제2 측면 경사각은, 3도 이상, 15도 이하이다.
53. 항 1 내지 40 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제2 측면 경사각은, 4도 이상, 10도 이하이다.
54. 항 1 내지 40 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제1 절연층의 비유전률은, 3 이하이다.
55. 항 1 내지 40 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제2 절연층의 비유전률은, 3을 초과한다.
56. 항 1 내지 40 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제1 측면 경사각은, 20도를 초과한다.
57. 항 1 내지 40 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제1 절연층의 비유전률은, 3 이하이고, 상기 제2 절연층의 비유전률은, 3을 초과한다.
58. 항 1 내지 40 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 절연막은 유기계이다.
59. 항 1 내지 40 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기절연막은 폴리이미드계 수지막을 주요한 성분으로 한다.
60. 항 1 내지 40 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제1 다이싱 블레이드의 상기 제2 경계점보다 앞의 두께 방향의 단면은, 동경 방향에 직행하고, 평탄한 선단면으로 되어 있다.
61. 항 1 내지 40 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제1 다이싱 블레이드의 상기 제2 경계점보다 앞의 두께 방향의 단면은, 곡면으로 되어 있다.
62. 항 1 내지 40 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제1 다이싱 블레이드의 상기 제2 경계점보다 앞의 두께 방향의 단면은, 이등변 삼각형으로 되어 있다.
63. 항 1 내지 40 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제1 다이싱 블레이드의 상기 제2 경계점보다 앞의 두께 방향의 단면은, 정점이 면취된 이등변 삼각형으로 되어 있다.
64. 본 발명의 반도체 장치의 제조 방법은, (a) 주면, 상기 주면에 형성된 복수의 디바이스 영역, 상기 복수의 디바이스 영역 사이에 형성된 다이싱 영역, 및 상기 주면과는 반대측의 이면을 갖는 반도체 웨이퍼를 준비하는 공정과, (b) 상기 반도체 웨이퍼의 상기 다이싱 영역에서, 상기 반도체 웨이퍼의 상기 주면측으로부터 상기 이면측을 향하여 제1 다이싱 블레이드를 상기 반도체 웨이퍼 내에 진입시켜, 상기 다이싱 영역을 따라서 상기 제1 다이싱 블레이드를 주행시킴으로써, 상기 반도체 웨이퍼의 상기 주면에 다이싱 홈을 형성하는 공정과, (c) 상기 (b) 공정 후, 상기 반도체 웨이퍼의 상기 주면측으로부터 상기 다이싱 홈 내에 제2 다이싱 블레이드를 진입시켜, 상기 다이싱 영역을 따라서 상기 제2 다이싱 블레이드를 주행시킴으로써, 상기 반도체 웨이퍼를 분리하는 공정과, (d) 상기 (c) 공정에 의해 취득한 복수의 반도체 칩을, 칩 탑재 기판에서의 칩 탑재부 상에, 배치하는 공정과, (e) 상기 (d) 공정 후, 상기 반도체 칩과 상기 칩 탑재 기판을 각각 전기적으로 접속하는 공정과, (f) 상기 반도체 칩을 수지로 밀봉하는 공정을 포함하고, 여기서, 상기 반도체 웨이퍼는, (ⅰ) 기재층과, (ⅱ) 상기 기재층 상에 형성된 반도체 소자층과, (ⅲ) 상기 반도체 소자층 상에 형성된 다층 배선층을 갖고, 또한, 여기서, 상기 제1 다이싱 블레이드는, 평면 형상이 원형으로 이루어지고, 상기 제1 다이싱 블레이드의 주연부에서의 단면 형상은, 제1 측면과, 상기 제1 측면에 대하여 제1 측면 경사각을 갖는 제2 측면과, 상기 제1 측면에 대하여 상기 제1 측면 경사각보다도 큰 제2 측면 경사각을 갖는 제3 측면으로 이루어지고, 상기 제2 측면과 상기 제3 측면의 제2 경계점간에서의 폭은, 상기 제1 측면과 상기 제2 측면의 제1 경계점간에서의 폭보다도 좁고, 상기 (b) 공정에서는, 상기 제1 다이싱 블레이드의 상기 제1 경계점은 상기 반도체 웨이퍼의 상기 주면의 외부에 있고, 상기 제2 경계점이, 상기 반도체 소자층을 넘어 상기 기재층에 도달하도록, 상기 제1 다이싱 블레이드를 상기 반도체 웨이퍼 내에 진입시키고 있다.
65. 항 64의 반도체 장치의 제조 방법에 있어서, 상기 (c) 공정에서 사용하는 상기 제2 다이싱 블레이드는, 상기 제2 다이싱 블레이드의 두께 방향과 교차하는 평면 형상이 원형으로 이루어지고, 상기 제2 다이싱 블레이드의 주연부에서의 단면 형상은, 제4 측면과, 선단면으로 이루어지고, 상기 제4 측면과 상기 선단면의 경계인 제3 경계점간에서의 폭은, 상기 제1 다이싱 블레이드의 상기 제2 측면이 상기 반도체 소자층과 접촉하는 부분간의 폭보다도 좁고, 상기 (c) 공정에서는, 상기 제2 다이싱 블레이드의 일부가, 상기 (b) 공정 전에 상기 반도체 웨이퍼의 상기 이면에 접착된 다이싱 테이프까지 도달하도록, 상기 제2 다이싱 블레이드를 상기 다이싱 홈 내에 진입시키고 있다.
66. 항 64 또는 65의 반도체 장치의 제조 방법에 있어서, 상기 복수의 디바이스 영역의 각각의 평면 형상은, 사각형으로 이루어지고, 상기 복수의 디바이스 영역의 각각에는, 변을 따라서 복수의 전극 패드가 형성되어 있고, 상기 복수의 디바이스 영역의 각각에는, 상기 복수의 전극 패드와 상기 변 사이에서, 또한 상기 변을 따라서 실링이 형성되어 있다.
67. 항 64 내지 65 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 다이싱 영역에는, 검사용 패드를 덮도록, 절연막이 형성되어 있고, 상기 (a) 공정 후, 또한 상기 (b) 공정 전에, 상기 복수의 디바이스 영역의 각각에 형성된 상기 복수의 전극 패드 상에 금속층을 형성한다.
68. 항 67의 반도체 장치의 제조 방법에 있어서, 상기 금속층은, 무전해 도금법에 의해 형성한다.
69. 항 64 내지 68 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 반도체 웨이퍼의 상기 주면 중, 상기 다이싱 영역에 형성된 검사용 패드는, 상기 제1 배선층 및 상기 제2 배선층을 개재하여 상기 반도체 소자층과 전기적으로 접속되어 있다.
70. 항 69의 반도체 장치의 제조 방법에 있어서, 상기 (b) 공정에서는, 상기 검사용 패드 모두를 상기 제1 다이싱 블레이드에 의해 제거한다.
71. 항 69의 반도체 장치의 제조 방법에 있어서, 상기 (b) 공정에서는, 상기 검사용 패드의 일부를 상기 제1 다이싱 블레이드에 의해 제거한다.
72. 항 64 내지 71 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제2 측면 경사각은, 거의 90도이다.
73. 항 64 내지 72 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 다이싱 홈은, 상부의 제1 칩 끝면 및 하부의 제3 칩 끝면을 갖고, 상기 공정 (c)에서는, 상기 제2 다이싱 블레이드의 측면이 상기 제1 칩 끝면에 접촉하지 않도록, 상기 제2 다이싱 블레이드를 상기 다이싱 홈 내에 침입 및 주행시킨다.
74. 항 64 내지 73 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제2 측면 경사각은, 2도 이상, 20도 이하이다.
75. 항 64 내지 73항 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제2 측면 경사각은, 3도 이상, 15도 이하이다.
76. 항 64 내지 73항 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제2 측면 경사각은, 4도 이상, 10도 이하이다.
77. 항 64 내지 76항 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제1 측면 경사각은, 20도를 초과한다.
78. 항 64 내지 77항 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 절연막은 유기계이다.
79. 항 64 내지 77 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 절연막은 폴리이미드계 수지막을 주요한 성분으로 한다.
80. 항 64 내지 79 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제1 다이싱 블레이드의 상기 제2 경계점보다 앞의 두께 방향의 단면은, 동경 방향에 직행하고, 평탄한 선단면으로 되어 있다.
81. 항 64 내지 79 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제1 다이싱 블레이드의 상기 제2 경계점보다 앞의 두께 방향의 단면은, 곡면으로 되어 있다.
82. 항 64 내지 79 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제1 다이싱 블레이드의 상기 제2 경계점보다 앞의 두께 방향의 단면은, 이등변 삼각형으로 되어 있다.
83. 항 64 내지 79 중 어느 한 항의 반도체 장치의 제조 방법에 있어서, 상기 제1 다이싱 블레이드의 상기 제2 경계점보다 앞의 두께 방향의 단면은, 정점이 면취된 이등변 삼각형으로 되어 있다.
〔본원에서의 기재 형식·기본적 용어·용법의 설명〕
1. 본원에서, 실시 양태의 기재는, 필요에 따라서, 편의상 복수의 섹션으로 나누어 기재하는 경우도 있지만, 특별히 그렇지 않다고 하는 취지를 명시한 경우를 제외하고, 이들은 서로 독립 별개의 것이 아니라, 단일의 예의 각 부분, 한쪽이 다른 쪽의 일부 상세 또는 일부 또는 전부의 변형예 등이다. 또한, 원칙적으로, 마찬가지의 부분은 반복을 생략한다. 또한, 실시 양태에서의 각 구성 요소는, 특별히 그렇지 않다고 하는 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 필수적인 것은 아니다.
2. 마찬가지로 실시 양태 등의 기재에서, 재료, 조성 등에 대하여, 「A로 이루어지는 X」 등이라고 해도, 특별히 그렇지 않다고 하는 취지를 명시한 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, A 이외의 요소를 주요한 구성 요소의 하나로 하는 것을 배제하는 것은 아니다.
예를 들면, 성분에 대하여 말하면, 「A를 주요한 성분으로서 함유하는 X」 등의 의미이다. 구체적으로는, 「실리콘 부재」 등이라고 해도, 순수한 실리콘에 한정되는 것이 아니라, SiGe 합금이나 그 밖의 실리콘을 주요한 성분으로 하는 다원 합금, 그 밖의 첨가물 등을 함유하는 부재도 포함하는 것인 것은 물론이다.
또한, 「구리 배선」, 「알루미늄 배선」 등이라고 해도, 순수한 구리나 알루미늄에 의한 것에 한정되지 않고, 구리계 배선, 알루미늄계 배선 등의 의미로 사용된다. 이것은, 「폴리이미드막」, 「도금층」 등에 대해서도 동일하다.
마찬가지로, 「산화실리콘막」이라고 해도, 비교적 순수한 비도프 산화실리콘(Undoped Silicon Dioxide)뿐만 아니라, FSG(Fluorosilicate Glass), TEOS 베이스 산화실리콘(TEOS-based silicon oxide), SiOC(Silicon Oxicarbide) 또는 카본 도프 산화실리콘(Carbon-doped Silicon oxide) 또는 OSG(Organosilicate glass), PSG(Phosphorus Silicate Glass), BPSG(Borophosphosilicate Glass) 등의 열산화막, CVD 산화막, SOG(Spin ON Glass), 나노 클러스터링 실리카(Nano-Clustering Silica : NSC) 등의 도포계 산화실리콘, 이들과 마찬가지의 부재에 보이드를 도입한 실리카계 Low-k 절연막(포러스계 절연막), 및 이들을 주요한 구성 요소로 하는 다른 실리콘계 절연막의 복합막 등을 포함하는 것은 물론이다.
3. 마찬가지로, 도형, 위치, 속성 등에 관하여, 바람직한 예시를 하지만, 특별히 그렇지 않다는 취지를 명시한 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 엄밀하게 그것에 한정되는 것은 아닌 것은 물론이다.
4. 또한, 특정한 수치, 수량에 언급하였을 때도, 특별히 그렇지 않다고 하는 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 그 특정한 수치를 초과하는 수치이어도 되고, 그 특정한 수치 미만의 수치이어도 된다.
5. 「웨이퍼」라고 할 때는, 통상은 반도체 장치(반도체 집적 회로 장치, 전자 장치도 동일함)를 그 위에 형성하는 단결정 실리콘 웨이퍼를 가리키지만, 에피택셜 웨이퍼, SOI 기판, LCD 글래스 기판 등의 절연 기판과 반도체층 등의 복합 웨이퍼 등도 포함하는 것은 물론이다.
6. 통상 「Low-k 절연막」이라고 하는 경우에는, 예를 들면 비포러스(Porous)계의 플라즈마 TEOS 실리콘 산화막과 비교하여, 비유전률이 상대적으로 낮은 것을 가리키는 경우도 있지만, 본원에서는, 통상의 반도체 분야의 프랙티스에 따라서, 비유전률이 3 이하인 것을 「Low-k 절연막」이라고 하고, 비유전률이 3을 초과하는 것을 「비Low-k 절연막」이라고 한다. 이것은, 비유전률을 3 이하로 하기 위해서는, 통상적으로, 재료의 조성에 상당량 탄소를 함유시키거나, 혹은, 재료 구조 내에 매크로한 보이드 또는 거시적인 에어 갭(공극)을 도입할 필요가 있고, 그 때문에 재료 강도 또는 구조 강도가 저하되기 때문이다. 따라서, 본원에서는, FSG(Fluorosilicate Glass)막은, 비Low-k 절연막(k=3.4 정도)에 속한다.
한편, 전형적인 「Low-k 절연막」 재료로서는, SiOC(Silicon Oxicarbide), 카본 도프 산화실리콘(Carbon-doped Silicon oxide), OSG(Organosilicate glass) 등의 실리콘 글래스계 CVD 절연막, HSQ(Hydrogen Silsesquioxane), MSQ(Methyl-Silsesquioxane), PSQ(Phenyl-Silsesquioxane) 등의 SSQ(Silsesquioxane) 베이스의 실리콘 글래스계 도포 절연막(또는 SOG), 폴리이미드계 유기 수지나 BCB(Benzocyclobutene) 등의 내열성 고분자 수지(실록산 등과의 공중 합체 등을 포함함), 및, 이들 또는 「비Low-k 절연막」 재료에 매크로 보이드 또는 거시적인 에어 갭을 도입한 포러스계 절연막이 있다. 이들은, 물론, 본원의 실시 형태에서 이용 가능하다.
물론이지만, 「Low-k 배선층」 등이라고 해도, 배선 부분의 절연막의 전부가 Low-k 절연막인 것은 드물고, 그 절연막(층간 절연막, 층내 절연막)의 주요부가 Low-k 절연막으로 구성되어 있는 것을 나타낸다. 또한, 배선층의 주요한 절연막을 층간 또는 층내의 구별없이, 간단히 「층간 절연막」이라고 하는 경우가 있다.
또한, 다층 배선층은 Low-k 배선층 또는 비Low-k 배선층 중 어느 하나, 또는 그 양방으로 구성되어 있지만, 통상적으로, Low-k 배선층 및 비Low-k 배선층은, 복수층의 배선층(일반적으로 2층 내지 10층 정도)으로 구성되어 있다.
7. 「링 형상(원환 형상)」이라고 할 때는, 기하학적인 원형이나 원환에 한정되지 않고, 실정에 따라서, 사각형이나 그 밖의 형태의 루프 형상 등을 포함하는 의미로 사용된다. 반드시, 엄밀한 클로즈드 루프에 한정되지 않는다.
또한, 허브형의 다이싱 블레이드는, 엄밀하게 말하면, 원판 형상이 아니라, 원환 형상이지만, 다이싱 블레이드의 외주부 또는 외연부에 대해서 말할 때에는, 간결성을 확보하기 위해서, 간단히 「원형」 등이라고 한다.
〔실시 형태의 상세〕
실시 형태에 대해서 더욱 상술한다. 각 도면 중에서, 동일 또는 마찬가지의 부분은 동일 또는 유사한 기호 또는 참조 번호로 나타내고, 설명은 원칙적으로 반복하지 않는다.
1. 본원 발명의 각 실시 형태의 아우트라인에 관한 설명(주로 도 25 내지 도 29)
최근에는, 반도체 프로세스의 축소화에 수반하여, 배선 룰이나, 배선층의 두께가 얇아지는 경향이 있다. 그 때문에, 다층 배선에서의 절연층의 재료로서, Low-k재가 채용되어 오고 있다.
그러나, Low-k재는 강도가 낮아, 스트레이트 블레이드를 이용하여 다이싱을 행하면, 도 27 및 도 28에 도시한 바와 같이, 블레이드와 웨이퍼의 접촉 영역이 커지기 때문에, 이 접촉면에 절단 응력이 발생하여, 강도가 낮은 Low-k재에 크랙이 발생하기 쉬워진다. 도 27 및 도 28에서, 스트레이트 블레이드(51b)로 웨이퍼(1)의 디바이스면(1a)측(이면(1b)의 반대의 면)으로부터 절삭하면, 웨이퍼와 블레이드 선단부의 접촉 영역(114)이 큰 영역을 차지하고 있는 것을 알 수 있다. 이에 의해, 반도체 장치의 신뢰성이 저하될 우려가 있다.
따라서, 본원 발명자들이 검토한 바에 따르면, 우선 테이퍼를 갖는 블레이드(제1 블레이드)를 이용하여 웨이퍼 표면에 다이싱 홈을 형성하고 나서, 테이퍼를 갖는 블레이드보다도 날 두께가 얇은 스트레이트 블레이드(제2 블레이드)를 이용하여 풀 커트하는 스텝 컷트 방식을 채용함으로써, 이 크랙의 문제를 억제할 수 있는 것이 명백하게 되었다. 그러나, 도 29에 도시한 바와 같이, 일반적인 동경 방향의 단면 꼭지각이 60도 내지 90도 정도(테이퍼면과 웨이퍼 주면이 이루는 경사각에서 말하면, 30도 내지 45도 정도)의 광각 테이퍼를 갖는 블레이드(제1 블레이드)에서는, 웨이퍼와 블레이드 선단부의 접촉 영역(114)을 작게 할 수 있지만, (선단 부분의 길이가 짧고 또한) 그 선단부의 마모 빈도가 높기 때문에, 교환 빈도가 높아진다고 하는 문제가 있다.
본원의 일 실시 형태는, 웨이퍼의 다이싱 공정에서, 우선, 경사 여각이 70도 이상, 88도 이하(단면 꼭지각이 4도 내지 40도 정도, 경사각에서 말하면 2도 내지 20도 정도)인 협각 테이퍼를 갖는 블레이드에 의해, 웨이퍼의 디바이스면측으로부터, 반도체 기판에 도달하는 절삭홈을 형성하고, 그 후, 이 절삭홈의 홈 폭보다도 폭이 좁은 스트레이트 블레이드에 의해, 동 홈 바닥을 풀 커트하는 것이다. 이와 같이 하면, 테이퍼를 갖는 블레이드의 테이퍼 부분의 폭을 비교적 넓게 할 수 있으므로, 블레이드 수명을 연장하는 것이 가능하게 된다.
그러나, 협각 테이퍼를 갖는 블레이드에는, 끝이 가늘면 선단부의 마모가 빨라, 블레이드의 높이의 제어가 어렵게 된다고 하는 약점이 있다. 이 문제는, 섹션 2에서 설명하는 바와 같이, 2단의 테이퍼 형상(선단부를 제거한 것을 포함함)의 퍼스트 컷트(First Cut)용 블레이드를 이용함으로써, 해결할 수 있다. 이것은, 상기 경사 각도의 범위에 한정되지 않아 유효하다. 그러나, 협각 테이퍼와 조합하면, 선단부가 길게 취해지므로 더욱 유효하다. 그 아우트라인을 이하에 설명한다.
도 25(도 26의 (a)의 다이싱 블레이드의 주연부 R4의 Y-Y' 단면에 대응)는 본원의 일 실시 형태의 반도체 장치의 제조 방법에서의 스텝 다이싱 프로세스의 퍼스트 컷트 공정에 사용하는 테이퍼를 갖는 다이싱 블레이드(51a)의 주연부의 동경 방향의 단면도(대상물인 반도체 웨이퍼 등의 판 형상물을 포함함)이다. 도 26((a)는 전체 모식 단면이고, (b)는 (a)의 다이싱 블레이드의 주연부 R4의 C-C' 단면임)은 본원의 일 실시 형태의 반도체 장치의 제조 방법에서의 스텝 다이싱 프로세스의 퍼스트 컷트 공정에 사용하는 테이퍼를 갖는 다이싱 블레이드(51a)에 의한 홈 형성의 원리를 설명하는 프로세스 설명도이다. 도 25 또는 도 26에 도시한 바와 같이, 평탄한 제1 측면(104)(예를 들면 내륜부 측면의 경사 여각 θ1은 90도)을 갖는 평탄 내륜부(101), 그 아래로써 경사진 제2 측면(105)(예를 들면 외륜부 측면의 경사 여각 θ2는 83도, 즉 외륜부 측면의 경사각 Θ2는 7도)을 갖는 외륜부(102), 또한 그 아래로써 더욱 경사진 제3 측면(106)(예를 들면 외단부 측면의 경사 여각 θ3은 45도, 즉, 외단부 측면의 경사각 Θ3은 45도)을 갖는 외단부(103) 등으로 이루어진다. 여기서, 평탄한 제1 측면(104)으로부터 경사진 제2 측면(105)으로의 천이점, 즉 제1 경계점 P, P'간의 거리를 제1 경계점간 폭 T1로 하고, 제2 측면(105)으로부터 제3 측면(106)으로의 천이점, 즉 제2 경계점 Q, Q'간의 거리를 제2 경계점간 폭 T2로 한다.
도 25로부터 알 수 있는 바와 같이, 선단부가 QVQ'와 같은 1단 테이퍼의 블레이드에서는, 선단부가 가늘기 때문에, 블레이드의 소모가 심하여, 절삭 도중에서 날끝의 높이의 조정이 필요로 된다. 이에 대하여, 실선으로 나타낸 2단 테이퍼를 갖는 다이싱 블레이드(51a)에서는, 선단부(외단부(102) 및 외륜부(103)의 선단 근방)가 비교적 폭이 넓게 되므로, 마모가 억제된다. 따라서, 빈번한 블레이드 높이 조정이 불필요하게 되거나, 또는 조정이 용이하게 된다. 또한, 협각 테이퍼를 갖는 블레이드로 한 경우에는, 또한, PQ간의 폭이 비교적 넓게 취해지므로, 외단부(102)가 마모에 의해 소멸되어도, 외륜부(103)의 선단 근방부가 새로운 외단부(102)로 되므로, 블레이드의 수명을 상당 정도 길게 할 수 있다.
또한, 도 25에 도시한 바와 같이, 테이퍼를 갖는 다이싱 블레이드(51a)(제1 다이싱 블레이드)의 절삭부(111)(웨이퍼의 절삭 표면(112)으로부터 웨이퍼의 내부로 절입되는 부분) 중, 비교적 무른 Low-k 배선층(8)(제1 배선층)과 접하는 부분이 외륜부 측면(105)(제2 측면)만으로 된다. 또한, 이 때, 도 26에 도시한 가장 치핑이 일어나 쉬운 블레이드의 탈출점(62) 근방의 단면에서는, 테이퍼가 있는 결과, 다이싱 홈(21)의 벽면과 테이퍼를 갖는 다이싱 블레이드(51a)의 외륜부 측면(105)(제2 측면) 사이에, 스페이스가 있는 것을 알 수 있다. 이에 의해, 치핑의 발생이 대폭 억제된다. 이 효과는, Low-k 배선층(8)의 유무와 무관하지만, Low-k 배선층(8)이 있는 경우에는 특히 현저하다.
또한, 후에, 도 8 등에서 설명한 바와 같이, 세컨드 스텝에서, 날의 두께가 제2 경계점간 폭 T2보다도 좁은 협폭 스트레이트 블레이드(51b)(제2 다이싱 블레이드)를 이용하여, 퍼스트 스텝에서 형성된 다이싱 홈(21) 내, 한쌍의 제2 경계점 Q, Q' 사이에 대응하는 부분의 내측을 파 들어가므로, 스트레이트 블레이드(51b)의 측면은, Low-k 배선층(8)(제1 배선층)의 노출면에 전혀 접촉하지 않는다. 따라서, 이에 의해서도, 치핑의 발생이 대폭 억제된다. 또한, 치핑(크랙)은, 무른 Low-k 배선층(8)에 다이싱 블레이드가 접촉하지 않으면 발생하기 어렵기 때문에, 제2 다이싱 블레이드(51b)의 폭 T3은, 적어도 제1 다이싱 블레이드(테이퍼를 갖는 다이싱 블레이드)의 제2 측면(또는 제2 면)이 반도체 소자(14)와 접촉하는 부분의 폭 T4(또는 해당 부분의 날의 두께)보다도 좁으면 된다. 단, 다이싱 공정은, 회전하는 다이싱 블레이드에 의해 반도체 웨이퍼(1)의 절삭을 행하기 위해서, 이 회전 동작과 반도체 웨이퍼(1)와의 접촉 응력에 의해 절단 개소가 어긋날 우려가 있다. 그 때문에, 이 위치 어긋남을 고려하면, 전술한 바와 같이, 제2 다이싱 블레이드(51b)의 폭 T3은 제2 경계점간 폭 T2보다도 좁은 것이 바람직하다.
2. 본원의 일 실시 형태의 반도체 장치의 제조 방법에서의 다이싱 프로세스 등의 설명(주로 도 1 내지 도 10)
여기서는, 우선, 다이싱을 위한 준비 공정을 설명한다. 도 1의 (특히, 그 (a))에 도시한 바와 같이, 웨이퍼 공정이 거의 완료된 반도체 웨이퍼(1)를 준비할 필요가 있다. 웨이퍼(1)는, 예를 들면, 300φ 정도(200φ이어도 450φ이어도 됨)의 직경의 p형의 단결정 실리콘 기판(1p)이며, 디바이스면(주면)(1a)에는, 다수의 칩 영역(2)이 형성되어 있고, 그 칩 2개분의 영역 R1을 도 1(특히, 그 (b) 및 그 X-X'인 (c))에 도시한다. 디바이스면(1a)(이면(1b)의 반대의 면)의 대부분(패드 개구부나 스크라이브 영역 등을 제외한 부분)은, 파이널 패시베이션막(3)(예를 들면, 하층의 무기 절연막 및 상층의 감광성 폴리이미드계 유기 수지막)에 의해 피복되어 있다. 그 개구에 대응하여, 제품 영역(2)의 전극 패드(4)(본딩 패드) 및 다이싱 영역(6)의 검사용 전극 패드(5)가 형성되어 있고, 제품 영역(2)의 엣지 근방에는, 시일 링(18)이 주회 배치되어 있다. 이들 전극 패드는, 통상적으로, 알루미늄계(구리계이어도 됨)의 배선층 또는 패드층으로서, 형성되어 있다. 웨이퍼(1)의 기판 영역의 상방에는, 예를 들면 SiOC막(k=2.6 정도) 등을 층간 절연막(8i)(제1 절연막)으로 하는 하층의 Low-k 배선층(8)(제1 배선층)과, 예를 들면 플라즈마 TEOS 실리콘 산화막(k=4.1 정도) 등을 층간 절연막(7i)(제2 절연막)으로 하는 상층의 비Low-k 배선층(7)(제2 배선층)을 포함하는 다층 배선층(10)이 형성되어 있다. 각 배선층은, 구리계(은계이어도 됨)의 다마신 배선 또는 알루미늄계(텅스텐 플러그 등을 포함하여도 됨)의 통상 배선 또는 그들의 조합에 의해 구성되어 있다. 또한, 본 실시 형태에서는, 전극 패드(4)가 평면 형상이 사각 형상(본 실시 형태에서는, 사각형)으로 이루어지는 제품 영역(2)의 각 변을 따라서 배치되는 구성에 대하여 설명하였지만, 제품 영역(2)에서 행렬 형상으로 배치되는 구성, 제품 영역(2)의 중앙부에 제품 영역(2)의 한 변을 따라서 배치되는 구성, 또는 제품 영역(2)의 한 변에 치우쳐서 배치되는 구성이어도 된다.
다음으로, 도 2에 도시한 바와 같이, 웨이퍼(1)의 이면(1b)을 다이싱 테이프(11)에 접착하여, 다이싱 프레임 등에 고정한다. 여기서, 칩 주변 및 칩간 영역 R2의 상세를 도 3에 의해 설명한다. 도 3에 도시한 바와 같이, 웨이퍼(1)의 기재층(1p) 상에는, 반도체 소자층(14)(웰, 실리콘 기판 표면, 게이트 전극, 프리 메탈층 등을 포함함)이 형성되어 있고, 실링간 영역 L1 내에는, 한쌍의 치핑 마진 영역(17) 사이에 다이싱 영역(6)이 설정되어 있다. 다이싱 영역(6)의 내부에는, TEG 검사 패드 개구(15)가 형성되어 있다. 또한, 다층 배선층(10) 내의 배선에 의해, 실링(18) 및 TEG 검사 배선부(19)가 구성되어 있다. 또한, 본 실시 형태에서는, 반도체 웨이퍼(1)를 준비한 후에, 다이싱 테이프(11)에 웨이퍼(1)의 이면(1b)을 접착하고 있지만, 필요에 따라서, 다이싱 테이프(11)에 접착하기 전에, 반도체 웨이퍼(1)의 디바이스면(주면)(1a)에 재배선층을 형성하고, 전극 패드(4)의 위치를 변환하여도 된다.
다음으로, 도 4에 기초하여, 다이싱의 제1 스텝인 테이퍼를 갖는 블레이드(51a)에 의한 절삭 공정에 대하여 설명한다. 도 4에 도시한 바와 같이, X, Y의 각 방향의 스크라이브 라인(스크라이브 영역을 연결한 선 형상 영역)을 따라서 절삭(스텝 컷트의 퍼스트 스텝으로서의 하프 컷트)을 실행함으로써, 웨이퍼(1)의 디바이스면(1a) 측에 다이싱 홈(21a)을 형성한다. 단면의 상세를 도 5에 기초하여 설명한다. 테이퍼를 갖는 다이싱 블레이드(51a)(제1 다이싱 블레이드)의 주연부에서의 단면 구조는, 두께 방향의 중심선을 기준으로 하여, 거의 선대칭이다. 그 구조는, 회전 중심측으로부터 순서대로, 평탄 내륜부(101), 경사진 측면을 갖는 외륜부(102), 더욱 경사진 측면을 갖는 외단부(103) 등으로 이루어진다. 이들 한쌍의 경사 변경점(변곡점)을 각각 제1 경계점 P, P'(평탄 내륜부(101)와 외륜부(102)), 제2 경계점 Q, Q'(외륜부(102)와 외단부(103))라고 부른다. 여기서, 제1 경계점 P, P'간의 거리를 제1 경계점간 폭 T1이라고 부르고, 제2 경계점 Q, Q'간의 거리를 제2 경계점간 폭 T2라고 부른다. 이들 사이에는, 분명히 T1>T2의 관계가 있다. 도 5에 도시한 테이퍼를 갖는 다이싱 블레이드(51a)에 의한 절삭의 결과를 도 6에 도시한다.
도 6에 도시한 바와 같이, 2단 테이퍼 형상에 대응하여, 다이싱 홈(21a)은, 급준한 제1 칩 끝면(205)(홈 측면), 비교적 완만한 제3 칩 끝면(206)(홈 저면) 등으로 구성된다.
다음으로, 도 7에 기초하여, 다이싱의 제2 스텝인 스트레이트 블레이드(51b)에 의한 절삭 공정에 대하여 설명한다. 도 7에 도시한 바와 같이, X, Y의 각 방향의 다이싱 홈(21a)을 따라서 절삭(스텝 컷트의 세컨드 스텝으로서의 절단)을 실행 함으로써, 웨이퍼(1)의 디바이스면(1a) 측의 다이싱 홈(21a)을 이면(1b)의 다이싱 테이프(11)의 내부에까지 연장한다. 단면의 상세를 도 8에 기초하여 설명한다. 도 8에 도시한 바와 같이, 스트레이트 블레이드(51b)의 두께 T3(제3 경계점 S, S'간의 거리, 즉 제3 경계점간 폭)은, 테이퍼를 갖는 다이싱 블레이드(51a)의 제2 경계점간 폭 T2보다도 작으므로, 스트레이트 블레이드(51b)는, 다이싱 홈(21a)의 제3 칩 끝면(206)만을 절삭하게 된다. 이 부분에는, 미세한 디바이스 구조체가 없으므로, 디바이스에 데미지를 주는 일도 없고, 비교적 딱딱하고 튼튼한 실리콘 단결정부로, 치핑의 발생도 적다. 이 예에서는, 스트레이트 블레이드(51b)의 선단부는 평탄 선단면(선단면)(110)으로 되어 있지만, 이것은 필수는 아니고, 제작 용이성 때문에 그와 같이 되어 있는 것에 불과하다. 따라서, 테이퍼를 갖는 다이싱 블레이드(51a)와 유사한 형상(도 21 참조)이어도 된다. 중요한 점은, 앞서 설명한 바와 같이 양 블레이드의 상대적인 두께의 관계이다. 이 스트레이트 블레이드(51b)에 의한 절삭의 결과를 도 9에 도시한다.
도 9에 도시한 바와 같이, 제2 다이싱 홈(21b)이 추가 형성되고, 그에 수반하여, 칩(2)의 수직면(207)(제2 칩 끝면)이 형성되고, 칩 측벽부(208)는, 이것과, 급준한 제1 칩 끝면(205)(홈 측면), 비교적 완만한 제3 칩 끝면(206)(홈 저면) 등으로 구성되게 된다.
이것에서, 도 10에 도시한 바와 같이, 다이싱 테이프(11)를 벗겨내면, 고립된 다수의 칩(2)으로 된다. 실제로는, 다이싱 테이프(11)로부터, 이 칩(2)을 픽업하여, 이하의 섹션 3에 설명하는 바와 같이 다이 본딩한다.
3. 본원의 각 실시 형태의 반도체 장치의 제조 방법에서의 조립 프로세스 등의 설명(주로 도 11 내지 도 16)
이 섹션에서는, 각 섹션에서 설명하는 각 예의 다이싱 공정에 계속되는, 조립 프로세스의 일례를 설명한다.
우선, 도 11((a)는 상면, (b)는 A-A' 단면)에 도시한 바와 같은 칩 탑재 기판(31)(단위 디바이스 영역만을 나타냄)을 준비한다. 여기서는, 리드 프레임의 예를 나타내지만, 유기계의 다층 배선 기판이나, 그 밖의 배선 기판이어도 된다. 도 11에 도시한 바와 같이, 칩 탑재 기판(31)의 중앙부에는 다이 패드부(32)(칩 탑재부)가 형성되어 있고, 다이 패드부(32)는 현수 리드(33)에 의해 사방에 고정되어 있고, 다이 패드부(32)의 주변 외부에는 다수의 외부 리드부(34)(접합부)가 연장되어 있다.
다음으로, 도 9의 상태에서, 칩(2)을 픽업하여, 도 12에 도시한 바와 같이, 다이 패드부(32) 상에 다이 본딩한다. 계속해서, 도 13에 도시한 바와 같이, 외부 리드부(34)와 칩(2)의 상면의 전극 패드(4) 사이를 본딩 와이어(35)(도전성 부재)로, 예를 들면 볼 웨지 본딩한다.
도 13의 칩 단부 R3을 확대하여, 도 14에 도시한다. 도 14에 도시한 바와 같이, 제1 칩 끝면(205)은 수직면(207)을 기준면으로 하여, 제2 끝면 경사각 Σ2만큼 경사져 있다. 또한, 제3 칩 끝면(206)은 수직면(207)을 기준면으로 하여, 제2 끝면 경사각 Σ2보다 큰 제1 끝면 경사각 Σ1만큼 경사져 있다.
그 후, 도 15에 도시한 바와 같이, 리드 프레임(31)은 서로 분리되고, 여기의 레진 밀봉부(36)(개별의 디바이스)로 된다. 최종적으로 디바이스는, 도 16에 도시한 바와 같은 단면 형상으로 된다.
4. 본원의 각 실시 형태의 반도체 장치의 제조 방법에 사용하는 다이싱 장치등의 설명(주로 도 17 및 도 18)
이 섹션에서는, 각 예에 공통의 다이싱 장치 등을 설명한다. 도 17에 도시한 바와 같이, 다이싱 장치는, 흡착 테이블(54)(웨이퍼 스테이지)을 갖고, 그 위에 링 프레임(55)에 다이싱 테이프(11)를 개재하여 웨이퍼(1)를 점착·고정한 것을 진공 흡착한다. 그 상태에서, 스핀들 유지부(56)에 유지된 스핀들(57)의 선단부(58)에 블레이드 유지부(52)를 개재하여, 다이싱 블레이드(51)를 부착하고, 고속회전시킴으로써 절삭을 실행한다. 이 때, 일반적으로 스테이지(54)측이 수평 방향으로 이동하여, 절삭을 실행하여, 다이싱 홈(21)을 형성한다. 절삭 시에는, 냉각수 공급 아암 형상 노즐(59), 순수 스프레이(60), 순수 샤워(61) 등으로부터 냉각이나 세정을 위해서 순수나 냉각 액체가 공급된다. 또한, 본원에서, 블레이드의 동경 방향의 단면(또는 간단히 블레이드의 단면 형상)이라고 할 때는, 특별히 그렇지 않다고 하는 취지를 명시하였을 때를 제외하고, 도 17의 (a)의 Y-Y' 단면을 말하는 것으로 한다.
도 17에 도시한 블레이드는, 조립형의 것이지만, 현재, 다용되고 있는 허브(Hub)형의 블레이드를 도 18에 도시한다. 이것은, 중앙에 스핀들 부착부(53)를 갖는 블레이드 유지부(52)와 블레이드(51)가 일체로 된 것이다. 이 경우, 블레이드(51) 자체는 원판 형상이 아니라, 원환 형상을 나타낸다.
또한, 각 부의 사이즈는 표준화되어 있고, 도면 중에 도시한다. 이 이외의 사이즈이어도 사용할 수 있는 것은 물론이다.
5. 본원의 다른 실시 형태의 반도체 장치의 제조 방법에서의 다이싱 프로세스(변형예 1 : 「테이퍼를 갖는 가는 블레이드 방식」) 등의 설명(주로 도 19)
이 예는, 섹션 2의 퍼스트 스텝에서, TEG 검사 패드(5)(검사용 패드 또는 전극 패드)의 일부만을 절삭 제거하는 예이다. 도 19는 섹션 2에서의 도 5와 도 8을 서로 겹친 것에 대응하는 단면도이다. 이 예에서는, 도 65와 반대로, 비디바이스 영역(6)(스크라이브 영역 또는 다이싱 영역)이, 테이퍼를 갖는 다이싱 블레이드의 평탄 내륜부의 두께 T1(제1 경계점간 폭)보다도, 크게 되어 있다.
통상적으로, 다이싱 공정에서는, 검사 노하우의 유출 방지나 후의 공정에서의 먼지 발생 방지를 위해서, TEG 검사 패드(5)의 거의 모두를 제거한다. 그러나, 그와 같이 하면, 스크라이브 영역이 넓어지는 경향이 있다. 스크라이브 영역이 넓어지면, 취득수가 급속하게 감소하므로, 극력 피할 필요가 있다. 또한, SIP(System In Package) 방식의 제품에서는, 설계상의 형편으로부터, 스크라이브 영역이 미리 비교적 가는 값으로 정해져 있는 경우도 많다. 또한, 치핑 마진이 그 성질상 협소화하는 것이 곤란하다. 따라서, 상기 목적을 위해서는, 본원의 다른 예와 같이, TEG 검사 패드(5) 모두를 제거하는 것이 베스트이지만, 그것이 곤란한 경우에는, 이와 같이, 퍼스트 스텝의 블레이드의 날 두께를 얇게 하는 것이 유효하다.
따라서, 본 실시 형태와 같이, TEG 검사 패드(5)의 주요부만을 제거하는 방식으로 하면, 폭이 좁은 블레이드(퍼스트 컷트용 블레이드)로 처리할 수 있으므로, 스크라이브 영역 폭의 협소화가 가능하다. 이와 같이 하여도, TEG 검사 패드(5)의 주요부가 제거되어 있으므로, 검사 노하우의 유출 방지의 효과가 있어, 후의 공정에서의 먼지 발생도 억제 가능하다.
6. 본원의 또 다른 실시 형태의 반도체 장치의 제조 방법에서의 다이싱 프로세스(변형예 2 : 「폴리이미드 코트 방식」) 등의 설명(주로 도 20)
이 예는, 섹션 2 및 섹션 5의 디바이스 구조에 대한 변형예이다. 웨이퍼 레벨 패키지 등의 재배선 구조를 갖는 디바이스나 범프 전극을 형성하는 디바이스에서는, 하층 파이널 패시베이션막(3) 상에, 상층의 파이널 패시베이션막(12)(예를 들면 감광성 폴리이미드계 유기 수지막)의 패턴을 형성한 후, 제품 영역의 전극 패드(4) 상에, 전해 도금이나 무전해 도금에 의해 도금층(금속층)을 형성할 필요가 있다(무전해 도금 등을 실시하는 경우가 많다). 이 때, 필요없는 스크라이브 영역의 전극 패드(5)에까지, 도금층이 형성되거나, 전처리의 산에 의해 전극 패드(5)가 부식되거나 하는 문제가 있다. 이 때문에, 스크라이브 영역의 전극 패드(5) 상을 상층의 파이널 패시베이션막(12)과 동일한 층의 폴리이미드막 등의 유기계 보호막으로 피복하는 것이 널리 행하여지고 있다. 그러나, 이와 같은 유기 수지막과 딱딱한 실리콘 부재를 동시에 기계적으로 다이싱하는 경우에는, 회전 블레이드에 과잉의 부담이 걸리기 쉬워, (Low-k 배선층(8) 등이 없는 경우에도) 치핑이 다발하는 경향이 있다.
이와 같은 경우에는, 섹션 1 및 섹션 5에 설명한 다이싱 방법이 유효하다. 이것은, 도 26에 설명한 바와 같이, 과부하에 의해 블레이드가 다소 흔들려도, 치핑이 일어나기 쉬운 탈출점 부근에서, 다이싱 홈의 측벽과 블레이드 측면이 떨어져 있으므로, 다이싱 홈의 측벽에 영향을 주는 것이 억제되기 때문이다.
7. 본원의 각 실시 형태의 반도체 장치의 제조 방법에 사용하는 다이싱 장치에 적용 가능한 다이싱 블레이드(테이퍼를 갖는 다이싱 블레이드)의 단면 구조 등의 설명(주로 도 21 내지 도 24)
지금까지의 섹션에서는, 주로 2단의 테이퍼를 갖는 퍼스트 스텝용의 테이퍼를 갖는 다이싱 블레이드를 예로 들어 구체적으로 설명하였지만, 이 섹션에서는, 블레이드 주연부 R4(도 18)의 단면 형상의 베리에이션을 구체적으로 설명한다.
도 21에 도시한 바와 같이, 본원의 각 실시 형태의 블레이드 주연부 R4(도 18)의 단면 형상의 형태적 특징은, 5종류로 대별할 수 있다. 도 21의 (a)에 도시한 것은, 섹션 2에서 설명한 기본 형상이며, 평탄 내륜부(101)(내륜부 측면(104) 또는 제1 측면에 대응) 아래에 사다리꼴의 외륜부(102)(외륜부 측면(105) 또는 제2 측면에 대응)가 타고, 그 끝에 이등변 삼각형의 외단부(103)(외단부 측면(106) 또는 제3 측면에 대응)가 있는 구조로 되어 있다. 도 21의 (b)에 도시한 것은, 이등변 삼각형의 외단부(103) 대신에, 평탄 선단면(108)을 갖는 형상(선단 생략형)으로 되어 있다. 그 밖에는, 기본 형상에서의 이등변 삼각형의 외단부(103)를 변형시킨 것이다. 도 21의 (c)에 도시한 것은, 이등변 삼각형을 완만한 곡선으로 치환한 것이며(곡선 선단형), 도 21의 (d)에 도시한 것은, 이등변 삼각형의 정점 부근을 직선적으로(linearly) 면취(외단 면취부(107))한 직선 면취형이며, 도 21의 (e)에 도시한 것은, 이등변 삼각형의 정점 부근을 구면 형상으로(spherically) 면취(외단 면취부(107))한 곡선 면취형이다.
다음으로 본원의 발명자가 다양한 조건에서 시작 평가한 각 실시 형태의 블레이드 주연부 R4(도 18)의 단면 형상의 치수, 각도 등의 바람직한 범위를 도 22 내지 도 24에 기초하여 설명한다. 이들에서 치수는 밀리미터 단위, 각도는 도 단위로 나타낸다. 이들에서, 각 도면 (a)에는, 최적 최대 경사 여각(통상의 조건에서의 실용적인 최대 경사 여각) 및 최적 최대 외륜부 폭을 예시한다. 한편, 각 도면 (b)에는, 최적 최소 경사 여각(통상의 조건에서의 실용적인 최소 경사 여각) 및 최적 최소 외륜부 폭을 예시한다. 또한, 도 23에서의 정점의 내각은, 50도 내지 180도(도 22의 것에 일치) 정도가 바람직하다. 이들로부터, 외륜부 측면의 경사 여각 θ2의 통상의 조건에서의 실용적인 범위로서, 75도 내지 87도를 예시할 수 있다. 이것은 외륜부 측면의 경사각 Θ2(제1 측면 경사각)에서 말하면, 3도 내지 15도이다. 그러나, 기계적 정밀도가 충분히 취해지는 조건 하에서는, 외륜부 측면의 경사 여각 θ2의 통상의 조건에서의 실용적인 범위로서, 70도 내지 88도를 예시할 수 있다. 이것은 외륜부 측면의 경사각 Θ2(제1 측면 경사각)에서 말하면, 2도 내지 20도이다. 또한, 특히 신뢰성이 요구되는 조건 하에서는, 외륜부 측면의 경사 여각 θ2의 통상의 조건에서의 실용적인 범위로서, 80도 내지 86도를 예시할 수 있다. 이것은 외륜부 측면의 경사각 Θ2(제1 측면 경사각)에서 말하면, 4도 내지 10도이다.
8. 개요
이상 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본원의 발명은 그것에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면, 상기 실시 형태에서는, 백 그라인딩 후에 다이싱을 실행하는 통상 공정을 전제로 구체적으로 설명하였지만, 본원의 발명은 그것에 한정되는 것이 아니라, 백 그라인딩 전에 다이싱을 실행하는 DBG(Dicing Before Grinding)법에 대해서도, 적용할 수 있는 것은 물론이다. 이 경우에는, 세컨드 컷트가 풀 컷트가 아니라, 하프 컷트로 된다.
또한, 상기 실시 형태에서는, 알루미늄계 통상 배선이나 구리계 다마신 배선을 적용하는 경우에 대하여 구체적으로 설명하였지만, 본원의 발명은 그것에 한정되는 것이 아니라, 은계 다마신 배선이나 그 밖의 형식의 배선 구조를 이용한 것에도 적용할 수 있는 것은 물론이다.
1 : 웨이퍼
1a : (웨이퍼 또는 칩의) 디바이스면(제1 주면)
1b : (웨이퍼 또는 칩의) 이면(제2 주면)
1p : (웨이퍼 또는 칩의) 기판 영역 또는 기재층(단결정 실리콘 기판의 p형기판 영역)
2 : 칩 영역(제품 영역 또는 디바이스 영역) 또는 반도체 칩
3 : 파이널 패시베이션막(또는 하층 파이널 패시베이션막)
4 : (제품 영역의) 본딩 패드 또는 전극 패드(외부 접속 패드 또는 패드 전극)
5 : TEG 검사 패드(검사용 패드 또는 전극 패드)
6 : 비디바이스 영역(스크라이브 영역 또는 다이싱 영역)
7 : 비Low-k 배선층(제2 배선층)
7i : 비Low-k 배선층의 층간 절연막(제2 절연막)
8 : Low-k 배선층(제1 배선층)
8i : Low-k 배선층(제1 절연막)
9 : 무전계 도금층(금속층 또는 도금층)
10 : 다층 배선층
11 : 다이싱 테이프
12 : 상층 파이널 패시베이션막
14 : 반도체 소자층(웰, 실리콘 기판 표면, 게이트 전극, 프리 메탈층 등을 포함함)
15 : TEG 검사 패드 개구
17 : 치핑 마진 영역
18 : 시일 링부(가드 링부)
19 : TEG 검사 배선부
21 : 다이싱 홈
21a : 제1 다이싱 홈
21b : 제2 다이싱 홈
31 : 리드 프레임 단위 평면 영역(칩 탑재 기판 또는 기체)
32 : 다이 패드부(칩 탑재부)
33 : 현수 리드부
34 : 외부 리드부(접합부)
35 : 본딩 와이어(도전성 부재)
36 : 밀봉 레진부(밀봉체)
51 : 다이싱 블레이드(회전 블레이드)
51a : 테이퍼를 갖는 다이싱 블레이드(제1 다이싱 블레이드)
51b : 스트레이트 다이싱 블레이드(제2 다이싱 블레이드)
52 : 블레이드 유지부
53 : 스핀들 부착부
54 : 흡착 테이블
55 : 링 프레임(다이싱 프레임)
56 : 스핀들 유지부
57 : 스핀들
58 : 스핀들 선단부
59 : 냉각수 공급 아암 형상 노즐
60 : 순수 스프레이
61 : 순수 샤워
62 : 탈출점
63 : 다이싱 블레이드의 회전 중심
101 : 테이퍼를 갖는 다이싱 블레이드의 평탄 내륜부
102 : 테이퍼를 갖는 다이싱 블레이드의 외륜부
103 : 테이퍼를 갖는 다이싱 블레이드의 외단부
104 : 테이퍼를 갖는 다이싱 블레이드의 내륜부 측면(제1 측면)
105 : 테이퍼를 갖는 다이싱 블레이드의 외륜부 측면(제2 측면)
106 : 테이퍼를 갖는 다이싱 블레이드의 외단부 측면(제3 측면)
107 : 테이퍼를 갖는 다이싱 블레이드의 외단 면취부
108 : 테이퍼를 갖는 다이싱 블레이드의 평탄 선단면
109 : 스트레이트 다이싱 블레이드의 측면(제4 측면)
110 : 스트레이트 다이싱 블레이드의 평탄 선단면(선단면)
111 : 테이퍼를 갖는 다이싱 블레이드의 절삭부
112 : 절삭 표면
114 : 웨이퍼와 블레이드 선단부의 접촉 영역
205 : 제1 칩 끝면(급준 측벽)
206 : 제3 칩 끝면(완만 경사면)
207 : 수직면(제2 칩 끝면)
208 : 칩 측벽부
L1 : 시일 링간 거리(시일 링간 영역)
P, P' : 테이퍼를 갖는 다이싱 블레이드의 내륜부 측면으로부터 외륜부 측면으로의 천이부(제1 경계점)
R1 : 칩 2개분의 영역
R2 : 칩 주변 및 칩간 영역
R3 : 칩 단부
R4 : 다이싱 블레이드의 주연부
Q, Q' : 테이퍼를 갖는 다이싱 블레이드의 외륜부 측면으로부터외 단부 측면으로의 천이부(제2 경계점)
S, S' : 스트레이트 다이싱 블레이드의 측면으로부터 선단면으로의 천이부(제3 경계점)
T1 : 테이퍼를 갖는 다이싱 블레이드의 평탄 내륜부의 두께(제1 경계점간 폭)
T2 : 테이퍼를 갖는 다이싱 블레이드의 테이퍼를 갖는 외륜부 외단의 두께(제2 경계점간 폭)
T3 : 스트레이트 다이싱 블레이드의 폭의 두께(제3 경계점간 폭)
T4 : 테이퍼를 갖는 다이싱 블레이드의 제2 측면(또는 제2 면)이 반도체 소자의 하단과 접촉하는 부분의 폭(또는 그 부분의 날의 두께)
V : 테이퍼를 갖는 다이싱 블레이드 단면의 정점
θ1 : 테이퍼를 갖는 다이싱 블레이드의 내륜부 측면의 경사 여각
θ2 : 테이퍼를 갖는 다이싱 블레이드의 외륜부 측면의 경사 여각
θ3 : 테이퍼를 갖는 다이싱 블레이드의 외단부 측면의 경사 여각
θ4 : 테이퍼를 갖는 다이싱 블레이드의 한쌍의 외륜부 측면간의 각도(꼭지각)
Θ2 : 테이퍼를 갖는 다이싱 블레이드의 외륜부 측면의 경사각(제1 측면 경사각)
Θ3 : 테이퍼를 갖는 다이싱 블레이드의 외단부 측면의 경사각(제2 측면 경사각)
Σ1 : 칩 끝면의 제1 끝면 경사각
Σ2 : 칩 끝면의 제2 끝면 경사각

Claims (20)

  1. 반도체 장치의 제조 방법으로서,
    (a) 주면, 상기 주면에 형성된 복수의 디바이스 영역, 상기 복수의 디바이스 영역 사이에 형성된 다이싱 영역, 및 상기 주면과는 반대측의 이면을 갖는 반도체 웨이퍼를 준비하는 공정과,
    (b) 상기 반도체 웨이퍼의 상기 다이싱 영역에서, 상기 반도체 웨이퍼의 상기 주면측으로부터 상기 이면측을 향하여 제1 다이싱 블레이드를 상기 반도체 웨이퍼 내에 진입시켜, 상기 다이싱 영역을 따라서 상기 제1 다이싱 블레이드를 주행시킴으로써, 상기 반도체 웨이퍼의 상기 주면에 다이싱 홈을 형성하는 공정과,
    (c) 상기 (b) 공정 후, 상기 반도체 웨이퍼의 상기 주면측으로부터 상기 다이싱 홈 내에 제2 다이싱 블레이드를 진입시켜, 상기 다이싱 영역을 따라서 상기 제2 다이싱 블레이드를 주행시킴으로써, 상기 반도체 웨이퍼를 분리하는 공정과,
    (d) 상기 (c) 공정에 의해 취득한 복수의 반도체 칩을, 칩 탑재 기판에서의 칩 탑재부 상에, 배치하는 공정과,
    (e) 상기 (d) 공정 후, 상기 반도체 칩과 상기 칩 탑재 기판을 각각 전기적으로 접속하는 공정과,
    (f) 상기 반도체 칩을 수지로 밀봉하는 공정
    을 포함하고,
    여기서, 상기 반도체 웨이퍼는, 기재층과, 상기 기재층 상에 형성된 반도체 소자층과, 상기 반도체 소자층 상에 형성된 제1 배선층과, 상기 제1 배선층 상에 형성된 제2 배선층을 갖고,
    상기 제1 배선층에 배치된 제1 절연층의 비유전률은, 상기 반도체 소자층에 형성된 프리 메탈 절연층, 및 상기 제2 배선층에 배치된 제2 절연층의 각각의 비유전률보다도 낮고,
    상기 (b) 공정에서 사용하는 상기 제1 다이싱 블레이드는, 평면 형상이 원형으로 이루어지고,
    상기 제1 다이싱 블레이드의 주연부에서의 단면 형상은, 제1 측면과, 상기 제1 측면에 대하여 제1 측면 경사각을 갖는 제2 측면과, 상기 제1 측면에 대하여 상기 제1 측면 경사각보다도 큰 제2 측면 경사각을 갖는 제3 측면으로 이루어지고,
    상기 제2 측면과 상기 제3 측면의 제2 경계점간에서의 폭은, 상기 제1 측면과 상기 제2 측면의 제1 경계점간에서의 폭보다도 좁고,
    상기 (b) 공정에서는, 상기 제1 다이싱 블레이드의 상기 제2 경계점이 상기 기재층에 도달하도록, 상기 제1 다이싱 블레이드를 상기 반도체 웨이퍼 내에 진입시키고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 (c) 공정에서 사용하는 상기 제2 다이싱 블레이드는, 상기 제2 다이싱 블레이드의 두께 방향과 교차하는 평면 형상이 원형으로 이루어지고,
    상기 제2 다이싱 블레이드의 주연부에서의 단면 형상은, 제4 측면과, 선단면으로 이루어지고,
    상기 제4 측면과 상기 선단면의 경계인 제3 경계점간에서의 폭은, 상기 제1 다이싱 블레이드의 상기 제2 측면이 상기 반도체 소자층과 접촉하는 부분간의 폭보다도 좁고,
    상기 (c) 공정에서는, 상기 제2 다이싱 블레이드의 일부가, 상기 (b) 공정 전에 상기 반도체 웨이퍼의 상기 이면에 접착된 다이싱 테이프까지 도달하도록, 상기 제2 다이싱 블레이드를 상기 다이싱 홈 내에 진입시키고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 복수의 디바이스 영역의 각각의 평면 형상은, 사각형으로 이루어지고, 상기 복수의 디바이스 영역의 각각에는, 변을 따라서 복수의 전극 패드가 형성되어 있고, 상기 복수의 디바이스 영역의 각각에는, 상기 복수의 전극 패드와 상기 변 사이에서, 또한 상기 변을 따라서 실링(seal ring)이 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 다이싱 영역에는, 검사용 패드를 덮도록, 절연막이 형성되어 있고,
    상기 (a) 공정 후, 또한 상기 (b) 공정 전에, 상기 복수의 디바이스 영역의 각각에 형성된 상기 복수의 전극 패드 상에 금속층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 금속층은, 무전해 도금법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제2항에 있어서,
    상기 반도체 웨이퍼의 상기 주면 중, 상기 다이싱 영역에 형성된 검사용 패드는, 상기 제1 배선층 및 상기 제2 배선층을 개재하여 상기 반도체 소자층과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 (b) 공정에서는, 상기 검사용 패드 모두를 상기 제1 다이싱 블레이드에 의해 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 (b) 공정에서는, 상기 검사용 패드의 일부를 상기 제1 다이싱 블레이드에 의해 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 장치의 제조 방법으로서,
    (a) 주면, 상기 주면에 형성된 복수의 디바이스 영역, 상기 복수의 디바이스 영역 사이에 형성된 다이싱 영역, 및 상기 주면과는 반대측의 이면을 갖는 반도체 웨이퍼를 준비하는 공정과,
    (b) 상기 반도체 웨이퍼의 상기 다이싱 영역에서, 상기 반도체 웨이퍼의 상기 주면측으로부터 상기 이면측을 향하여 제1 다이싱 블레이드를 상기 반도체 웨이퍼 내에 진입시켜, 상기 다이싱 영역을 따라서 상기 제1 다이싱 블레이드를 주행시킴으로써, 상기 반도체 웨이퍼의 상기 주면에 다이싱 홈을 형성하는 공정과,
    (c) 상기 (b) 공정 후, 상기 반도체 웨이퍼의 상기 주면측으로부터 상기 다이싱 홈 내에 제2 다이싱 블레이드를 진입시켜, 상기 다이싱 영역을 따라서 상기 제2 다이싱 블레이드를 주행시킴으로써, 상기 반도체 웨이퍼를 분리하는 공정과,
    (d) 상기 (c) 공정에 의해 취득한 복수의 반도체 칩을, 칩 탑재 기판에서의 칩 탑재부 상에 배치하는 공정과,
    (e) 상기 (d) 공정 후, 상기 반도체 칩과 상기 칩 탑재 기판을 각각 전기적으로 접속하는 공정과,
    (f) 상기 반도체 칩을 수지로 밀봉하는 공정
    을 포함하고,
    여기서, 상기 반도체 웨이퍼는, 기재층과, 상기 기재층 상에 형성된 반도체 소자층과, 상기 반도체 소자층 상에 형성된 제1 배선층과, 상기 제1 배선층 상에 형성된 제2 배선층을 갖고,
    상기 제1 배선층에 배치된 제1 절연층의 비유전률은, 상기 반도체 소자층에 형성된 프리 메탈 절연층, 및 상기 제2 배선층에 배치된 제2 절연층의 각각의 비유전률보다도 낮고,
    상기 (b) 공정에서 사용하는 상기 제1 다이싱 블레이드는, 평면 형상이 원형으로 이루어지고,
    상기 제1 다이싱 블레이드의 주연부에서의 단면 형상은, 제1 면과, 상기 제1 면에 대하여 제1 측면 경사각을 갖는 제2 면으로 이루어지고,
    상기 (b) 공정에서는, 상기 제1 배선층이 상기 제1 다이싱 블레이드의 상기 제2 면과 접촉하도록, 상기 다이싱 영역을 따라서 상기 제1 다이싱 블레이드를 주행시키고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 (c) 공정에서 사용하는 상기 제2 다이싱 블레이드는, 상기 제2 다이싱 블레이드의 두께 방향과 교차하는 평면 형상이 원형으로 이루어지고,
    상기 제2 다이싱 블레이드의 주연부에서의 단면 형상은, 제4 면과, 선단면으로 이루어지고,
    상기 제4 면과 상기 선단면의 경계인 제3 경계점간에서의 폭은, 상기 제1 다이싱 블레이드의 상기 제2 면이 상기 반도체 소자층과 접촉하는 부분간의 폭보다도 좁고,
    상기 (c) 공정에서는, 상기 제2 다이싱 블레이드의 일부가, 상기 (b) 공정 전에 상기 반도체 웨이퍼의 상기 이면에 접착된 다이싱 테이프까지 도달하도록, 상기 제2 다이싱 블레이드를 상기 다이싱 홈 내에 진입시키고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 복수의 디바이스 영역의 각각의 평면 형상은, 사각형으로 이루어지고,
    상기 복수의 디바이스 영역의 각각에는, 변을 따라서 복수의 전극 패드가 형성되어 있고,
    상기 복수의 디바이스 영역의 각각에는, 상기 복수의 전극 패드와 상기 변 사이에서, 또한 상기 변을 따라서 실링이 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 다이싱 영역에는, 검사용 패드를 덮도록, 절연막이 형성되어 있고,
    상기 (a) 공정 후, 또한 상기 (b) 공정 전에, 상기 복수의 디바이스 영역의 각각에 형성된 상기 복수의 전극 패드 상에 금속층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 금속층은, 무전해 도금법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제10항에 있어서,
    상기 반도체 웨이퍼의 상기 주면 중, 상기 다이싱 영역에 형성된 검사용 패드는, 상기 제1 배선층 및 상기 제2 배선층을 개재하여 상기 반도체 소자층과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 (b) 공정에서는, 상기 검사용 패드 모두를 상기 제1 다이싱 블레이드에 의해 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 (b) 공정에서는, 상기 검사용 패드의 일부를 상기 제1 다이싱 블레이드에 의해 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. (a) 칩 탑재부와, (b) 복수의 접합부와, (c) 주면, 상기 주면에 형성된 복수의 전극 패드, 상기 주면과는 반대측의 이면, 및 상기 주면과 상기 이면 사이의 측면을 갖고, 상기 칩 탑재부 상에 배치된 반도체 칩과, (d) 상기 반도체 칩의 상기 복수의 전극 패드와 상기 복수의 접합부를 각각 전기적으로 접속하는 복수의 도전성 부재와, (e) 상기 반도체 칩을 밀봉하는 밀봉체를 포함하고,
    상기 반도체 칩은, 기재층과, 상기 기재층 상에 형성된 반도체 소자층과, 상기 반도체 소자층 상에 형성된 제1 배선층과, 상기 제1 배선층 상에 형성된 제2 배선층을 갖고,
    상기 제1 배선층에 배치된 제1 절연층의 비유전률은, 상기 반도체 소자층에 형성된 프리 메탈 절연층, 및 상기 제2 배선층에 배치된 제2 절연층의 각각의 비유전률보다도 낮고,
    상기 반도체 칩의 상기 측면은, 상기 제1 배선층의 일부를 노출하는 제1 끝면(end face)과, 상기 제1 끝면보다도 상기 반도체 칩의 상기 이면측에 위치하는 제2 끝면과, 상기 제1 끝면과 상기 제2 끝면을 연결하는 제3 끝면을 갖고 있는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 제2 끝면은, 상기 이면에 대하여 수직 방향으로 형성되어 있고, 상기 제3 끝면은, 상기 제2 끝면에 대하여 제1 끝면 경사각을 이루도록 형성되고,
    상기 제1 끝면은, 상기 제2 끝면에 대하여 상기 제1 끝면 경사각보다도 작은 제2 끝면 경사각을 이루도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 제1 끝면 경사각은 90도인 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서,
    상기 복수의 전극 패드는, 상기 제1 배선층 및 상기 제2 배선층을 개재하여 상기 반도체 소자층과 각각 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
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