TWI610403B - 基板結構及其製法與電子封裝件 - Google Patents

基板結構及其製法與電子封裝件 Download PDF

Info

Publication number
TWI610403B
TWI610403B TW106106979A TW106106979A TWI610403B TW I610403 B TWI610403 B TW I610403B TW 106106979 A TW106106979 A TW 106106979A TW 106106979 A TW106106979 A TW 106106979A TW I610403 B TWI610403 B TW I610403B
Authority
TW
Taiwan
Prior art keywords
substrate
substrate structure
scope
item
patent application
Prior art date
Application number
TW106106979A
Other languages
English (en)
Other versions
TW201834158A (zh
Inventor
王伯豪
林畯棠
張守騏
謝裕翔
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW106106979A priority Critical patent/TWI610403B/zh
Priority to CN201710156578.XA priority patent/CN108538790A/zh
Priority to US15/624,590 priority patent/US11056442B2/en
Application granted granted Critical
Publication of TWI610403B publication Critical patent/TWI610403B/zh
Publication of TW201834158A publication Critical patent/TW201834158A/zh
Priority to US17/337,770 priority patent/US11527491B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B28—WORKING CEMENT, CLAY, OR STONE
    • B28D—WORKING STONE OR STONE-LIKE MATERIALS
    • B28D5/00—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor
    • B28D5/0005—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by breaking, e.g. dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Abstract

一種基板結構，係於一基板本體之側面與底面之間形成包含有複數轉折面之鈍化部，以分散該基板本體於封裝製程中所產生的應力，藉此避免該基板本體發生破裂。本發明復提供該基板結構之製法與應用該基板結構之電子封裝件。

Description

基板結構及其製法與電子封裝件
本發明係有關一種半導體結構，尤指一種基板結構及其製法與電子封裝件。
目前應用於晶片封裝領域之技術繁多，例如晶片尺寸封裝(Chip Scale Package，簡稱CSP)、晶片直接貼附封裝(Direct Chip Attached，簡稱DCA)或多晶片模組封裝(Multi-Chip Module，簡稱MCM)等覆晶型封裝模組，亦或將晶片立體堆疊化整合為三維積體電路(3D IC)晶片堆疊模組，其中，主要係利用覆晶封裝製程技術以縮小封裝結構面積且縮短訊號傳遞路徑。
在覆晶封裝製程中，由於晶片與封裝基板之熱膨脹係數的差異甚大，因此晶片外圍的凸塊無法與封裝基板上對應的接點形成良好的接合，使得凸塊可能自線路基板上剝離。另一方面，隨著積體電路之積集度的增加，由於晶片與封裝基板之間的熱膨脹係數不匹配(mismatch)，其所產生的熱應力(thermal stress)與翹曲(warpage)的現象也日漸嚴重，其結果將導致晶片與封裝基板之間的電性連接可靠度 (reliability)下降，並且造成信賴性測試的失敗。
為了解決上述問題，業界遂提出了在晶片與封裝基板間設置以半導體基材製作的中介板，利用半導體基材與晶片的材質接近，藉此避免熱膨脹係數不匹配所產生的問題。
如第1圖所示，係將一半導體晶片13藉由複數銲錫凸塊130設於一矽中介板(Through Silicon interposer，簡稱TSI)12上，其中，該矽中介板12具有複數導電矽穿孔(Through-silicon via，簡稱TSV)120及電性連接該些導電矽穿孔120與該些銲錫凸塊130之線路重佈層(Redistribution layer，簡稱RDL)121，且該矽中介板12藉由該些導電矽穿孔120上之複數導電元件110以結合至一封裝基板11上，再以底膠10’包覆該些導電元件110與該些銲錫凸塊130，並以封裝膠體10包覆該半導體晶片13與該矽中介板12。
惟，前述半導體封裝件1之封裝製程中，於遭遇溫度循環(temperature cycle)或應力變化時，如搬運、通過回銲爐、或經歷落摔等製程或測試時，該半導體晶片13及該矽中介板12會在某些部位(如角落)形成較大的角落應力(Corner Stress)，導致該半導體晶片13及該矽中介板12會沿角落處發生破裂(Crack)(如圖所示之破裂處k)，造成該矽中介板12或該半導體晶片13損壞、該矽中介板12無法有效電性連接該半導體晶片13、或無法通過可靠度測試等問題，致使產品之良率不佳。
再者，該半導體晶片13與該矽中介板12之間的填充 底膠10’之空間較小，因而該半導體晶片13之邊緣受到之應力較小，而該矽中介板12與該封裝基板11之間的填充底膠10’之空間較大，致使該矽中介板12之邊緣受到之應力較大，因而該矽中介板12更易於直角處會發生邊緣破裂(如圖所示之破裂處k)的問題，而導致產品可靠度不良。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種基板結構，係包括：基板本體，係具有相對之第一表面與第二表面及鄰接該第二表面之側面，且該側面與該第一表面之間係形成有一包含複數轉折面之鈍化部，其中該第一表面為主動面，該第二表面為非主動面；以及複數導電體，係結合至該基板。
本發明復提供一種基板結構之製法，係包括：提供一包含有複數基板本體之基板模組；形成第一凹部於任兩相鄰之基板本體間；形成至少一第二凹部於該第一凹部中，且該第二凹部之最大寬度係小於該第一凹部之最大寬度；以及沿該第二凹部切割該基板模組，以分離該複數基板本體，其中，各該分離之基板本體具有相對之第一表面與第二表面及鄰接該第二表面之側面，且該側面與該第一表面之間係形成有鈍化部，其中，該鈍化部係包含複數由該第一凹部之壁面與第二凹部之壁面所構成之轉折面。
前述之製法中，該第一凹部中形成有複數該第二凹 部，且該些第二凹部之最大寬度係依據其製程先後順序變小。
前述之製法中，復包括形成封裝材於該基板本體上。
前述之基板結構及其製法中，該基板本體係為半導體板材。
前述之基板結構及其製法中，該鈍化部係設於該基板本體之角落位置。
前述之基板結構及其製法中，該鈍化部係沿該第一表面邊緣延伸。
前述之基板結構及其製法中，該鈍化部包含兩個或三個該轉折面。
前述之基板結構及其製法中，該些轉折面之佈設係彼此相鄰設置。
前述之基板結構及其製法中，該些轉折面之其中一者係鄰接該側面或該第一表面。
前述之基板結構及其製法中，該第二表面與該側面係相互垂直鄰接。
前述之基板結構及其製法中，該基板本體結合有複數導電體，該導電體係為線路層、導電柱、導電凸塊或其所組群組之其中一者。
本發明亦提供一種電子封裝件，係包括：一承載件；如前述之基板結構之其中一者，係設於該承載件上並以該些導電體電性連接該基板本體與該承載件；以及封裝材，係形成於該該承載件上。該封裝材係包含形成於該承載件與該基板結構之間的底膠及/或形成於該承載件上且包覆 該基板結構之封裝膠體。
由上可知，本發明之基板結構及其製法與電子封裝件，主要藉由於基板本體之側面與第一表面之間形成有複數轉折面所構成之鈍化部，以分散該基板本體所受應力，故相較於習知技術，本發明能避免該基板本體於封裝製程中發生破裂之問題，因而能提高產品良率。
1‧‧‧半導體封裝件
10,401‧‧‧封裝膠體
10’,400‧‧‧底膠
11‧‧‧封裝基板
110‧‧‧導電元件
12‧‧‧矽中介板
120‧‧‧導電矽穿孔
121‧‧‧線路重佈層
13‧‧‧半導體晶片
130‧‧‧銲錫凸塊
2‧‧‧基板結構
21‧‧‧基板本體
21a‧‧‧第一表面
21b‧‧‧第二表面
21c‧‧‧側面
210,211,212‧‧‧轉折面
25‧‧‧導電體
25a‧‧‧金屬柱
25b‧‧‧銲錫材料
3‧‧‧基板模組
30‧‧‧第一凹部
30c,31c‧‧‧壁面
31‧‧‧第二凹部
4‧‧‧電子封裝件
40‧‧‧封裝材
41‧‧‧第一基板
42‧‧‧第二基板
43‧‧‧承載件
A‧‧‧鈍化部
a,b‧‧‧夾角
D,R‧‧‧最大寬度
H‧‧‧總高度
h‧‧‧高度
k‧‧‧破裂處
T‧‧‧總寬度
t‧‧‧寬度
第1圖係為習知半導體封裝件之剖面示意圖；第2A圖係為本發明之基板結構之局部剖面示意圖；第2B圖係為第2A圖之局部立體示意圖；第2C圖係為第2B圖之另一態樣；第3A至3C圖係為對應第2A圖之基板結構之製法的剖面示意圖；以及第4圖係為本發明之電子封裝件之剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術 內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
請參閱第2A及2B圖，係為本發明之基板結構2之剖面示意圖。如第2A圖所示，所述之基板結構2係包括：一基板本體21以及複數結合至該基板本體21之導電體25。
所述之基板本體21係為半導體板材，其具有相對之第一表面21a與第二表面21b及鄰接該第二表面21b之側面21c，該第二表面21b與該側面21c係相互垂直鄰接，其中該第一表面21a為主動面，該第二表面21b為非主動面，且該側面21c與該第一表面21a之間係形成有鈍化部A，其中，該鈍化部A係定義有複數(如兩個)轉折面210,211。
於本實施例中，該基板本體21係為矽晶片或矽中介板，且該基板本體21可為條狀(strip form)或切單體(singulation)，但不限於上述。
再者，該基板本體21可為各式幾何形狀之板體，如矩形(如第2B圖所示)、多邊形或圓形等，且可為對稱板體或不對稱板體，故該基板本體21之外觀形狀之種類繁多，並無特別限制。
又，該鈍化部A係鄰接該第一表面21a而未鄰接該第二表面21b，且該些轉折面210,211係為平直斜面，其中一該轉折面211係鄰接該側面21c，其中一該轉折面210係鄰接該第一表面21a。具體地，如第2A圖所示，其中一該轉 折面210係鄰接該第一表面21a邊緣並接續延伸出另一該轉折面211，使該些轉折面210,211未平行該第一表面21a與側面21c，且各該轉折面之交界之夾角係呈鈍角，例如，該轉折面210與該第一表面21a之夾角a為150°、該轉折面211與該側面21c之夾角b為153°。應可理解地，該轉折面210亦可相對該第一表面21a近乎垂直轉向(即轉折面210近乎平行該側面21c)，再接續近乎水平延伸出另一轉折面211(即該轉折面211近乎平行該第一表面21a)，使該鈍化部A呈現缺口狀。
另外，該鈍化部A之範圍可依需求而定，且該些轉折面210,211之範圍亦可依需求而定。例如，該些轉折面210,211之總高度H為61.6微米(um)，且該些轉折面210,211之總寬度T為50.8微米(um)，而其中一轉折面210之高度h為16.1微米(um)，及另一轉折面211之寬度t為22.5微米(um)。因此，該轉折面之數量並不限於上述兩個，亦可如第2C圖所示，該鈍化部A係包含三個該轉折面210,211,212，甚至四個或更多個轉折面。
所述之導電體25係為線路層(圖未示)、內導電柱(圖未示)、導電凸塊(如第2圖所示)或其所組群組之其中一者。
於本實施例中，各該導電體25係包含有一金屬柱25a與設於該金屬柱25a上之銲錫材料25b。
請參閱第3A至3C圖，係為本發明之基板結構2之製法的剖面示意圖。
如第3A圖所示，提供一包含有複數個基板本體21之基板模組3，且可選擇性將複數該導電體25結合至該基板本體21。接著，形成至少一第一凹部30於該些基板本體21之第一表面21a上。該些基板本體21係陣列排設，且該第一凹部30係形成於任二基板本體21之間。
於本實施例中，該基板模組3係例如為矽晶圓(可包含或未包含該些導電體25)，亦或為未切單之封裝結構(如後述之包含有底膠400、第一基板41與第二基板42等之封裝結構，且可包含或未包含該些導電體25)，但不限於上述。
如第3B圖所示，接著對應該第一凹部30處形成至少一第二凹部31，且該第二凹部31之最大寬度D係小於該第一凹部30之最大寬度R，以令該第一凹部30之壁面30c與第二凹部31之壁面31c作為轉折面210,211。
於本實施例中，該第一與第二凹部30,31之製作方式繁多，例如，機械切削、超音波研磨、化學機械研磨(Chemical-Mechanical Polishing，簡稱CMP)、雷射、水刀、等向/非等向性蝕刻、乾/濕蝕刻或上述加工法的搭配組合等。若以該機械切削為例，可使用兩種或兩種以上的角度刀具。
再者，該第一與第二凹部30,31之外觀形狀之種類繁多，並不限於第3A及3B圖所示之三角剖面、亦可為各式幾何形狀(弧形、多邊形、圓形等)。
又，若於該第一凹部30中形成複數該第二凹部31， 則該些第二凹部31之最大寬度D係依據其製程先後順序變小，以利於形成更多的轉折面。
另外，該凹部之深度係定義出該鈍化部A之範圍，且可理解地，形成凹部之次數越多(如不同刀鋒角度之刀具切割之刀數越多)，該鈍化部A之外觀越接近圓弧。具體地，依據實驗可得，該轉折面之數量以二個或三個符合實際需求，且刀具能實現達成。
如第3C圖所示，依據該第二凹部31作為切割路徑，以切割該基板模組3，進而分離各該基板本體21，以形成複數基板結構2。
據此，本發明之基板結構2藉由該基板本體21之側面21c與第一表面21a之間形成有鈍化部A，使該基板本體21之表面交界處鈍化而不會呈尖銳狀，以避免直角處應力集中問題，故本發明之基板結構2藉由該些轉折面210,211之設計，以分散該基板本體21於後續封裝製程中所產生的應力，使該基板本體21消除應力集中於角落(或其它處)之問題，故能避免該基板結構2於封裝後發生破裂之問題，因而能提高產品良率。
第4圖係為本發明之電子封裝件4之剖面示意圖。如第4圖所示，所述之電子封裝件4係包括：一承載件43、設於該承載件43上並電性連接該承載件43之基板結構(如第一基板41及/或第二基板42)、以及包覆該基板結構之封裝材40。
所述之承載件43係為金屬材、陶瓷板材或有機板材， 以作為封裝基板，且該第一基板41及第二基板42係為半導體板材，以令該第二基板42作為矽中介板而接置於該承載件43上並電性連接該承載件43，且該第一基板41作為電子元件而結合及電性連接該第二基板42。
於本實施例中，該承載件43例如為具有核心層與線路結構之封裝基板(substrate)或無核心層(coreless)之線路結構，如扇出(fan out)型重佈線路層(redistribution layer，簡稱RDL)。應可理解地，該承載件43亦可為其它可供承載如晶片等電子元件之承載單元，例如導線架(leadframe)，並不限於上述。
再者，該第一基板41係為電子元件，如主動元件、被動元件或其二者組合等，其中，該主動元件係為半導體晶片，且該被動元件係為電阻、電容及電感。
又，於另一實施態樣中(未圖示)，該第一基板41(如電子元件)可直接接置於該承載件43上，而毋需間隔該第二基板42(如矽中介板)。
另外，具有複數轉折面210,211之鈍化部A係可選擇形成於該第一基板41及/或該第二基板42上。應可理解地，該第一基板41之尺寸極小，故形成於其上之鈍化部A之外觀趨近弧形。
所述之導電體25係結合於該第一基板41及第二基板42，用以電性連接該第一基板41、第二基板42及承載件43。
所述之封裝材40係形成於該承載件43上以包覆該第 一基板41及第二基板42。
於本實施例中，該封裝材40係包含底膠400與封裝膠體401，該底膠400係形成於該第一基板41與第二基板42之間及該第二基板42與承載件43之間，且該封裝膠體401係形成於該承載件43上以包覆該底膠400、第一基板41及第二基板42。
據此，本發明之電子封裝件4藉由該些轉折面210,211(或該鈍化部A)之設計，以供形成該封裝材40時，能分散該第一基板41與第二基板42所產生的應力，使該第一基板41與第二基板42能消除應力集中於角落之問題，故能避免該第一基板41與第二基板42於封裝製程中發生破裂之問題，因而能提高產品良率。
因此，本發明所揭示之該些轉折面210,211(或該鈍化部A)之形成位置可依需求設計，例如針對該基板結構2於加工製程時，該基板本體21容易產生應力集中的區域進行設置，以達到避免該基板本體21破裂(crack)之目的。例如，該鈍化部A係設於該基板本體21之角落位置，甚至沿該第一表面21a邊緣延伸，如第2B圖所示。具體地，於封裝製程中，該基板本體21會因應力集中而在各角落處形成較大的角落應力，使其與該封裝材40之間會產生強大的應力，故該些轉折面210,211可設於該角落位置。
綜上所述，本發明之基板結構及其製法與電子封裝件能藉由該些轉折面之設計以消除應力集中之問題，因而能提升產品良率。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧基板結構
21‧‧‧基板本體
21a‧‧‧第一表面
21b‧‧‧第二表面
21c‧‧‧側面
210,211‧‧‧轉折面
25‧‧‧導電體
25a‧‧‧金屬柱
25b‧‧‧銲錫材料
A‧‧‧鈍化部
a,b‧‧‧夾角
H‧‧‧總高度
h‧‧‧高度
T‧‧‧總寬度
t‧‧‧寬度

Claims (22)

  1. 一種基板結構，係包括：基板本體，係具有相對之第一表面與第二表面及鄰接該第二表面之側面，且該側面與該第一表面之間係形成有一包含複數轉折面之鈍化部，其中該第一表面為主動面，該第二表面為非主動面；以及複數導電體，係結合至該基板本體。
  2. 如申請專利範圍第1項所述之基板結構，其中，該基板本體係為半導體板材。
  3. 如申請專利範圍第1項所述之基板結構，其中，該鈍化部係設於該基板本體之角落位置。
  4. 如申請專利範圍第1項所述之基板結構，其中，該鈍化部係沿該第一表面邊緣延伸。
  5. 如申請專利範圍第1項所述之基板結構，其中，該些轉折面之佈設係彼此相鄰設置。
  6. 如申請專利範圍第1項所述之基板結構，其中，該鈍化部包含兩個或三個該轉折面。
  7. 如申請專利範圍第1項所述之基板結構，其中，該些轉折面之其中一者係鄰接該側面或該第一表面。
  8. 如申請專利範圍第1項所述之基板結構，其中，該第二表面與該側面係相互垂直鄰接。
  9. 如申請專利範圍第1項所述之基板結構，其中，該導電體係為線路層、導電柱、導電凸塊或其所組群組之其中一者。
  10. 一種電子封裝件，係包括：承載件；如申請專利範圍第1至9項之其中一者所述之基板結構，係設於該承載件上並以該些導電體電性連接至該承載件；以及封裝材，係形成於該承載件上。
  11. 如申請專利範圍第10項所述之電子封裝件，其中，該封裝材係包含形成於該承載件與該基板結構之間的底膠及/或形成於該承載件上且包覆該基板結構之封裝膠體。
  12. 一種基板結構之製法，係包括：提供一包含有複數基板本體之基板模組；形成第一凹部於任兩相鄰之基板本體間；形成至少一第二凹部於該第一凹部中，且該第二凹部之最大寬度係小於該第一凹部之最大寬度；以及沿該第二凹部切割該基板模組，以分離該複數基板本體，其中，各該分離之基板本體具有相對之第一表面與第二表面及鄰接該第二表面之側面，且該側面與該第一表面之間係形成有鈍化部，其中，該鈍化部係包含複數由該第一凹部之壁面與第二凹部之壁面所構成之轉折面。
  13. 如申請專利範圍第12項所述之基板結構之製法，其中，該基板本體係為半導體板材。
  14. 如申請專利範圍第12項所述之基板結構之製法，其 中，該鈍化部係位於該基板本體之角落位置。
  15. 如申請專利範圍第12項所述之基板結構之製法，其中，該鈍化部係沿該第一表面邊緣延伸。
  16. 如申請專利範圍第12項所述之基板結構之製法，其中，該鈍化部包含兩個或三個該轉折面。
  17. 如申請專利範圍第12項所述之基板結構之製法，其中，該些轉折面係彼此相鄰設置。
  18. 如申請專利範圍第12項所述之基板結構之製法，其中，該些轉折面之其中一者係鄰接該側面或該第一表面。
  19. 如申請專利範圍第12項所述之基板結構之製法，其中，該第二表面與該側面係相互垂直鄰接。
  20. 如申請專利範圍第12項所述之基板結構之製法，其中，該基板本體結合有複數導電體，該導電體係為線路層、導電柱、導電凸塊或其所組群組之其中一者。
  21. 如申請專利範圍第12項所述之基板結構之製法，其中，該第一凹部中形成有複數該第二凹部，且該些第二凹部之最大寬度係依據其製程先後順序變小。
  22. 如申請專利範圍第12項所述之基板結構之製法，復包括形成封裝材於該基板本體上。
TW106106979A 2017-03-03 2017-03-03 基板結構及其製法與電子封裝件 TWI610403B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
TW106106979A TWI610403B (zh) 2017-03-03 2017-03-03 基板結構及其製法與電子封裝件
CN201710156578.XA CN108538790A (zh) 2017-03-03 2017-03-16 基板结构及其制法与电子封装件
US15/624,590 US11056442B2 (en) 2017-03-03 2017-06-15 Substrate structure, electronic package having the same, and method for fabricating the same
US17/337,770 US11527491B2 (en) 2017-03-03 2021-06-03 Method for fabricating substrate structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW106106979A TWI610403B (zh) 2017-03-03 2017-03-03 基板結構及其製法與電子封裝件

Publications (2)

Publication Number Publication Date
TWI610403B true TWI610403B (zh) 2018-01-01
TW201834158A TW201834158A (zh) 2018-09-16

Family

ID=61728545

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106106979A TWI610403B (zh) 2017-03-03 2017-03-03 基板結構及其製法與電子封裝件

Country Status (3)

Country Link
US (2) US11056442B2 (zh)
CN (1) CN108538790A (zh)
TW (1) TWI610403B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113035823A (zh) * 2019-12-25 2021-06-25 台湾积体电路制造股份有限公司 封装结构
US11557559B2 (en) * 2021-02-26 2023-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200821559A (en) * 2006-09-06 2008-05-16 Hitachi Metals Ltd Semiconductor sensor device and manufacturing method thereof
TW200942116A (en) * 2008-02-12 2009-10-01 Panasonic Corp Manufacturing method for wiring board and the pressing plate used in the manufacturing method

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003056613A1 (en) * 2001-12-25 2003-07-10 Hitachi, Ltd. Semiconductor device and method for fabricating the same
EP1775766A4 (en) * 2004-08-06 2010-06-09 Almt Corp COLLECTIVE SUBSTRATE, MOUNTING MEMBER FOR A SEMICONDUCTOR ELEMENT, SEMICONDUCTOR ELEMENT, ILLUMINATING DEVICE, ILLUMINATED DIODE COMPONENT AND LED LUMINAIRE
WO2006043122A1 (en) * 2004-10-21 2006-04-27 Infineon Technologies Ag Semiconductor package and method to produce the same
TWI314758B (en) * 2006-04-20 2009-09-11 Touch Micro System Tech Wafer having an asymmetric edge profile and method of making the same
TWI418054B (zh) * 2006-08-08 2013-12-01 Lg Electronics Inc 發光裝置封裝與製造此封裝之方法
JP4665959B2 (ja) * 2007-11-30 2011-04-06 日本電気株式会社 真空パッケージ
JP5395446B2 (ja) * 2009-01-22 2014-01-22 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US8309973B2 (en) * 2009-02-12 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-based sub-mount for an opto-electronic device
JP2012164952A (ja) * 2011-01-20 2012-08-30 Ibiden Co Ltd 電子部品内蔵配線板及びその製造方法
US9078343B2 (en) * 2011-02-22 2015-07-07 Ibiden Co., Ltd. Method for manufacturing printed wiring board
JP6006474B2 (ja) * 2011-04-25 2016-10-12 日本特殊陶業株式会社 配線基板、多数個取り配線基板、およびその製造方法
JP6096890B2 (ja) * 2013-04-26 2017-03-15 京セラ株式会社 撮像素子実装用基板および撮像装置
TWI585904B (zh) * 2016-04-22 2017-06-01 矽品精密工業股份有限公司 電子封裝件及基板結構
TWI669789B (zh) * 2016-04-25 2019-08-21 矽品精密工業股份有限公司 電子封裝件
US10535554B2 (en) * 2016-12-14 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor die having edge with multiple gradients and method for forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200821559A (en) * 2006-09-06 2008-05-16 Hitachi Metals Ltd Semiconductor sensor device and manufacturing method thereof
TW200942116A (en) * 2008-02-12 2009-10-01 Panasonic Corp Manufacturing method for wiring board and the pressing plate used in the manufacturing method

Also Published As

Publication number Publication date
CN108538790A (zh) 2018-09-14
TW201834158A (zh) 2018-09-16
US20180254250A1 (en) 2018-09-06
US11056442B2 (en) 2021-07-06
US20210296261A1 (en) 2021-09-23
US11527491B2 (en) 2022-12-13

Similar Documents

Publication Publication Date Title
US9893004B2 (en) Semiconductor interposer integration
TWI496270B (zh) 半導體封裝件及其製法
TWI631676B (zh) 電子封裝件及其製法
TWI669789B (zh) 電子封裝件
TWI619216B (zh) 具有多個共面中介元件的半導體封裝
TW201810570A (zh) 半導體封裝及其製作方法
TW201714262A (zh) 具有無穿矽通孔中介層之晶圓級封裝
TWI614848B (zh) 電子封裝結構及其製法
US11658148B2 (en) Semiconductor package and a method for manufacturing the same
TWI611577B (zh) 電子封裝件及半導體基板
TWI585904B (zh) 電子封裝件及基板結構
US11139285B2 (en) Semiconductor package
US10217723B2 (en) Semiconductor package with improved bandwidth
US9754898B2 (en) Semiconductor package and fabrication method thereof
TWI710094B (zh) 電子封裝件及其製法
US11527491B2 (en) Method for fabricating substrate structure
TWI601259B (zh) 電子封裝件及其半導體基板與製法
US9515007B2 (en) Substrate structure
TWI534965B (zh) 半導體封裝件及其製法
TWI785607B (zh) 用於降低應力之具有傾斜支柱之半導體裝置封裝
TWI585925B (zh) 基板結構
TWI811971B (zh) 半導體封裝及其形成方法
TW202147545A (zh) 半導體封裝