CN105304587A - 一种提高芯片可靠性的封装结构及其圆片级制作方法 - Google Patents

一种提高芯片可靠性的封装结构及其圆片级制作方法 Download PDF

Info

Publication number
CN105304587A
CN105304587A CN201510807960.3A CN201510807960A CN105304587A CN 105304587 A CN105304587 A CN 105304587A CN 201510807960 A CN201510807960 A CN 201510807960A CN 105304587 A CN105304587 A CN 105304587A
Authority
CN
China
Prior art keywords
chip
layer
thin film
monomer
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510807960.3A
Other languages
English (en)
Inventor
张黎
龙欣江
赖志明
陈栋
陈锦辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiangyin Changdian Advanced Packaging Co Ltd
Original Assignee
Jiangyin Changdian Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangyin Changdian Advanced Packaging Co Ltd filed Critical Jiangyin Changdian Advanced Packaging Co Ltd
Priority to CN201510807960.3A priority Critical patent/CN105304587A/zh
Publication of CN105304587A publication Critical patent/CN105304587A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明公开了一种提高芯片可靠性的封装结构及其圆片级制作方法，属于半导体封装技术领域。其包括芯片单体和薄膜包封体，所述芯片单体的前后左右四个侧壁各设置加强结构，所述芯片单体由背面嵌入薄膜包封体内，在所述芯片单体的上表面和薄膜包封体的上表面覆盖绝缘薄膜层，并于所述芯片电极的上表面开设绝缘薄膜层Ⅰ开口，在绝缘薄膜层的上表面形成再布线金属层，所述再布线金属层与芯片电极实现电性连接，在再布线金属层的最外层设有输入/输出端，在输入/输出端处形成连接件，所述薄膜包封体的背面设置硅基加强板。本发明的封装方法通过圆片级封装工艺结合半刀工艺成形，节约了切割刀使用耗损，并提高了封装产品在使用过程中的可靠性。

Description

一种提高芯片可靠性的封装结构及其圆片级制作方法
技术领域
本发明涉及一种提高芯片可靠性的封装结构及其圆片级制作方法，属于半导体封装技术领域。
背景技术
圆片级芯片尺寸封装是在整个晶圆上进行再布线和焊锡球凸点制备，最后再切割为单颗待封装芯片的一种制作方式。该种封装的最终封装尺寸与待封装芯片尺寸相当，可以实现封装的小型化和轻量化，在便携式设备中有着广泛的应用。随着半导体硅工艺的发展，待封装芯片的关键尺寸越来越小，为了降低成本，在进行芯片制作时倾向于选择较先进的集成度更高的芯片制作工艺，这就使得待封装芯片的尺寸越来越小，待封装芯片表面的I/O密度也越来越高。为了确保待封装芯片与印刷线路板能够形成互连必须将高密度的I/O扇出为低密度的封装引脚，亦即进行圆片级芯片扇出封装。
目前，在圆片级芯片扇出封装中最主要的是由英飞凌公司开发的eWLP封装，如图1所示，此封装结构中，由于待封装芯片2较小且其使用包封料仅包封其前后左右四个面及其背面而其前后左右四个面垂直背面，在加工过程中易造成切割刀的使用耗损，而在使用过程中，由于扇出封装应力的存在，也容易出现待封装芯片2在包封体1中因脱落而失效，影响封装产品在使用过程中的可靠性。
发明内容
承上所述，本发明的目的在于克服上述圆片级芯片扇出封装的不足，提供一种节约切割刀使用耗损、提高封装产品在使用过程中的可靠性的封装结构及其圆片级制作方法。
本发明的目的是这样实现的：
本发明一种提高芯片可靠性的封装结构，其包括上表面设有芯片电极及相应电路布局的芯片单体，所述芯片单体的芯片本体的上表面覆盖芯片表面钝化层并开设有芯片表面钝化层开口，芯片电极的上表面露出芯片表面钝化层开口，
所述芯片单体的前后左右四个侧壁各设置一加强结构，所述加强结构包括两个斜面和上下连接该两个斜面的一平面；
还包括薄膜包封体，所述芯片单体由背面嵌入薄膜包封体内，在所述芯片表面钝化层开口内填充先形成镍层再形成金层的镍/金层，在所述芯片单体的上表面和薄膜包封体的上表面覆盖绝缘薄膜层Ⅰ，并于所述镍/金层的上表面开设绝缘薄膜层Ⅰ开口，在绝缘薄膜层Ⅰ的上表面形成再布线金属层和绝缘薄膜层Ⅱ，所述再布线金属层填充绝缘薄膜层Ⅰ开口，所述再布线金属层通过镍/金层与芯片电极实现电性连接，在再布线金属层的最外层设有输入/输出端，所述绝缘薄膜层Ⅱ覆盖再布线金属层并露出输入/输出端，在所述输入/输出端处形成连接件，所述薄膜包封体的背面设置硅基加强板。
进一步地，所述加强结构包括靠近芯片电极的斜面的倾斜角α1和远离芯片电极的斜面的倾斜角α2，且α2≥α1。
进一步地，所述倾斜角α1的取值范围为10～90度，所述倾斜角α2的取值范围为10～90度。
进一步地，所述再布线金属层为单层或多层。
进一步地，所述绝缘薄膜层Ⅰ开口内植入金属柱，所述金属柱连接再布线金属层与镍/金层。
进一步地，所述输入/输出端设置于芯片单体的垂直区域的外围。
本发明一种提高芯片可靠性的封装结构的圆片级制作方法，包括步骤：
步骤一，取集成电路晶圆，其正面设有芯片电极及相应电路布局，覆盖于集成电路晶圆上表面的芯片表面钝化层于芯片电极上方开设芯片表面钝化层开口露出芯片电极的上表面；
步骤二，在芯片表面钝化层开口内先镀镍层再镀金层，形成填满芯片表面钝化层开口的镍/金层；
步骤三，对集成电路晶圆进行参数测试，将合格之集成电路晶圆的背面进行减薄工艺；
步骤四，利用半刀工艺分割上述集成电路晶圆，形成复数颗独立的芯片单体，所述芯片单体的四个侧面各形成具有两个斜面和上下连接该两个斜面的一平面的加强结构；
步骤五，在支撑载体的支撑载体本体上黏贴剥离膜；
步骤六，将芯片单体有序地倒装至支撑载体上，并增大彼此之间的距离，芯片单体的正面通过剥离膜与支撑载体本体固定；
步骤七，在真空环境下，在支撑载体上贴覆薄膜包封芯片单体，形成薄膜包封体；
步骤八，将硅基加强板键合至薄膜包封体的另一表面，并上下180度翻转；
步骤九，将支撑载体本体和剥离膜剥离芯片单体和薄膜包封体的表面，并对芯片单体的表面进行清洗，并去除残留物，露出镍/金层的上表面；
步骤十，在芯片单体的上表面和薄膜包封体的上表面贴覆绝缘薄膜层Ⅰ；
步骤十一，利用激光刻蚀工艺或光刻工艺形成绝缘薄膜层Ⅰ开口露出镍/金层的上表面；
步骤十二，利用成熟的再布线金属层工艺形成再布线金属层，在再布线金属层的最外层设有输入/输出端，覆盖绝缘薄膜层Ⅱ，并露出输入/输出端；
步骤十三，在再布线金属层的输入/输出端处形成连接件；
步骤十四，将硅基加强板的下表面减薄，硅基加强板留有厚度h，将上述通过圆片级工艺完成的提高芯片可靠性的封装结构沿切割线进行切割，形成复数颗独立的封装体。
进一步地，在步骤四中，所述半刀工艺为先用刀口具有倾斜角度α1的切割刀Ⅰ，从集成电路晶圆的正面下刀，沿其切割道进行半刀切割开槽，具有倾斜侧面的刀口使得切割道侧壁同样具有倾斜角度α1，切割深度取芯片单体的厚度的三分之一至三分之二之间，再更换彻底划裂集成电路晶圆的切割刀Ⅱ，切割刀Ⅱ的刀片宽度小于切割刀Ⅰ的刀片宽度，形成复数颗独立的芯片单体。
可选地，在步骤五中，所述剥离膜为UV剥离膜或者热剥离膜。
本发明有益效果是：
1、本发明通过薄膜技术结合圆片级再布线金属层技术和芯片倒装技术实现单层或多层的扇出封装结构，以确保待封装芯片尤其是高引脚数的小芯片或超小芯片与印刷线路板能够实现高密度的I/O扇出为低密度的封装引脚，同时改进待封装芯片的切割方式，先用刀口具有一定倾斜角度的切割刀Ⅰ，对待封装芯片先进行半刀切割，具有倾斜侧面的刀口使得切割道侧壁同样具有一定倾斜角度，再更换彻底划裂待封装芯片的切割刀Ⅱ，切割刀Ⅱ的刀片宽度小于切割刀Ⅰ的刀片宽度，从而使待封装芯片的各侧面形成阶梯状，不仅增加其与薄膜包封体的结合力，提高了封装产品的可靠性，有利于封装结构的小型化、薄型化和轻量化发展，而且可以节省切割刀的使用耗损，降低生产成本；
2、本发明利用薄膜贴膜技术代替现有的技术，降低了封装工艺对设备的要求，同时薄膜背面设置有加强结构的硅基加强板不仅进一步加强了薄膜包封体的强度，减小了整个封装结构的翘曲度，而且加强了芯片单体的散热性能，有助于提高封装产品的可靠性。
附图说明
图1为现有圆片级芯片扇出封装结构示意图；
图2为本发明一种提高芯片可靠性的封装结构的封装方法的流程图；
图3A为本发明一种提高芯片可靠性的封装结构的实施例的剖面示意图；
图3B为图3A中薄膜包封体、芯片单体、焊球位置关系的正面示意图；
图4A～4R为图3的本发明一种提高芯片可靠性的封装结构的封装方法的流程图；
主要元件符号说明
芯片单体10
芯片本体11
芯片电极13
芯片表面钝化层15
芯片表面钝化层开口151
镍/金层17
薄膜包封体2
再布线金属层4
输入/输出端411
绝缘薄膜层Ⅰ51
绝缘薄膜层Ⅰ开口511
绝缘薄膜层Ⅱ52
连接件6；
支撑载体3
支撑载体本体31
剥离膜33
硅基加强板7
切割线8
切割刀Ⅰ91
切割刀Ⅱ92。
具体实施方式
参见图2，本发明一种提高芯片可靠性的封装结构的封装方法的工艺流程如下：
S1：取集成电路晶圆，在其芯片正面钝化层开口内镀镍/金层；
S2：对集成电路晶圆的背面进行减薄工艺；
S3：利用半刀工艺从集成电路晶圆的正面下刀切割，形成复数颗独立的各侧面形成具有加强结构的芯片单体；
S4：将芯片单体倒装至支撑载体上；
S5：在真空环境下对支撑载体上的芯片单体贴覆薄膜，形成薄膜包封体；
S6：将硅基加强板键合至薄膜包封体的背面；
S7：将支撑载体剥离芯片单体和薄膜包封体；
S8：在芯片单体的上表面和薄膜包封体的上表面贴覆绝缘薄膜层Ⅰ；
S9：利用光刻或激光刻蚀工艺形成绝缘薄膜开口露出镍/金层的上表面；
S10：利用成熟的再布线金属层工艺形成再布线金属层，在再布线金属层的最外层设有输入/输出端，覆盖绝缘薄膜层Ⅱ，并露出输入/输出端；
S11：在再布线金属层的输入/输出端处形成连接件；
S12：将完成封装工艺的上述结构切割成复数颗独立的提高芯片可靠性的封装结构的单体。
现在将在下文中参照附图更加充分地描述本发明，在附图中示出了本发明的示例性实施例，从而本公开将本发明的范围充分地传达给本领域的技术人员。然而，本发明可以以许多不同的形式实现，并且不应被解释为限制于这里阐述的实施例。
实施例，参见图3A和图3B
图3A是本发明一种提高芯片可靠性的封装结构的实施例的剖面示意图，本发明的提高芯片可靠性的封装结构包括一背面嵌入薄膜包封体2的芯片单体10，芯片单体10的芯片本体11的上表面设有芯片电极13及其相应电路布局，芯片表面钝化层15覆盖芯片本体11的上表面并开设有芯片表面钝化层开口151，芯片电极13的上表面露出芯片表面钝化层开口151，并在芯片表面钝化层开口151内填充先形成镍层再形成金层的镍/金层17，以在后续激光刻蚀工艺过程中保护芯片电极13不被破坏。
芯片单体10的前后左右四个侧壁设置加强结构，该加强结构通过半刀切割工艺成形，可以增加芯片单体10与薄膜包封体2的结合力，提高封装产品的可靠性，所谓半刀切割工艺指先用刀口具有倾斜角度α1的切割刀Ⅰ进行半刀切割开槽，具有倾斜侧面的刀口使得切割道侧壁同样具有倾斜角度α1，切割深度根据芯片单体10的厚度确定，一般为芯片单体10的厚度的三分之一至三分之二之间，再更换彻底划裂切割道的切割刀Ⅱ，切割刀Ⅱ的刀片宽度小于切割刀Ⅰ的刀片宽度，切割刀Ⅱ的刀口具有倾斜角度α2。如图3A所示，半刀切割工艺从芯片单体10的芯片电极13所在的平面开始，形成两个斜面和上下连接该两个斜面的一平面，使芯片单体10的侧面的纵向剖面呈阶梯状，增加了芯片单体10与薄膜包封体2的结合力，提高了封装产品的可靠性，有利于封装结构的小型化、薄型化和轻量化发展。即形成靠近芯片电极13的斜面的倾斜角α1和远离芯片电极13的斜面的倾斜角α2。靠近芯片电极13的斜面的倾斜角α1的取值范围为10～90度，远离芯片电极13的斜面的倾斜角α2的取值范围为10～90度，且α2≥α1。一般地，切割刀Ⅰ的倾斜角α1为25度、30度、45度、60度、75度，切割刀Ⅱ的倾斜角α2为25度、30度、45度、60度、75度、90度。半刀切割工艺减小了切割刀与硅基材质的芯片本体11的摩擦，可以节省切割刀的使用耗损，降低生产成本。
薄膜包封体2的材质包括但不限于环氧塑封料，其一般以高性能酚醛树脂为固化剂，加入硅微粉等为填料，以及添加多种助剂混配而成，其在高温175～185℃下先处于熔融状态，紧密包裹芯片单体10的前后左右四个面及背面，冷却后会逐渐硬化，最终成型，使芯片单体10的前后左右四个面及背面均得到物理和电气保护，防止外界干扰，以提高其可靠性。
绝缘薄膜层Ⅰ51覆盖芯片单体10的上表面和薄膜包封体2的上表面，并于镍/金层17的上表面通过激光刻蚀工艺或光刻工艺开设绝缘薄膜层Ⅰ开口511，绝缘薄膜层Ⅰ开口511的尺寸不大于芯片表面钝化层开口151的尺寸，其横截面的形状呈圆形或四边形、六边形等多边形。绝缘薄膜层Ⅰ51的材质一般为环氧树脂、聚酰亚胺等高分子有机绝缘材料。再布线金属层4形成于绝缘薄膜层Ⅰ51的上表面并填充绝缘薄膜层Ⅰ开口511。绝缘薄膜层Ⅰ开口511内也可以植入铜等具有导电功能的金属柱，金属柱连接再布线金属层4与镍/金层17。再布线金属层4通过镍/金层17与芯片电极13实现电性连接。再布线金属层4可以是单层，也可以是多层，根据实际需要确定，在再布线金属层4的最外层设有输入/输出端411，输入/输出端411的个数根据实际需要设置。对于高引脚数的小芯片或超小芯片，通过圆片级再布线金属层技术可以使其输入/输出端411设置于小芯片或超小芯片的垂直区域的外围，以便将个体较小、电极较密集的电极信号扇出连接，如图3B所示。可以在输入/输出端411处形成连接件6，连接件6可以是焊球凸点、焊块或其它金属连接件，图3A中以连接件6是焊球凸点为例示意，可见芯片单体10设置于薄膜包封体3的内部，其前后左右四个面及背面均得到物理和电气保护，提高了其可靠性。
薄膜包封体3的背面设置硅材质的硅基加强板7，其厚度范围为不大于200微米，并以其厚度范围50～100微米为佳，不仅加强了薄膜包封体3的强度，减小了整个封装结构的翘曲度，而且加强了芯片单体10的散热性能，有助于提高封装产品的可靠性。本发明一种提高芯片可靠性的封装结构可以得到体厚度500～800微米的封装结构，远比传统的封装结构更薄、更轻、更小。
本发明一种提高芯片可靠性的封装结构的上述实施例的封装方法，参见图4A至4R，其工艺包括如下步骤：
步骤一，参见图4A，取集成电路晶圆100，其正面设有整齐排列的芯片电极13及相应电路布局，覆盖于集成电路晶圆100上表面的芯片表面钝化层15于芯片电极13上方开设芯片表面钝化层开口151露出芯片电极13的上表面；
步骤二，参见图4B，在芯片表面钝化层开口151内先镀镍层再镀金层，形成填满芯片表面钝化层开口151的镍/金层17；
步骤三，参见图4C，对集成电路晶圆100进行参数测试，将合格之集成电路晶圆100的背面进行减薄工艺，其减薄厚度根据实际情况确定；
步骤四，参见图4D、图4E、图4F，先用刀口具有一定倾斜角度α1的切割刀Ⅰ91，从集成电路晶圆100的正面下刀，即从芯片电极13所在的平面开始下刀，沿其切割道进行半刀切割开槽，具有倾斜侧面的刀口使得切割道侧壁同样具有倾斜角度α1，切割深度取电路晶圆100的厚度的三分之一至三分之二之间，再更换彻底划裂集成电路晶圆100的切割刀Ⅱ92，切割刀Ⅱ92的刀片宽度小于切割刀Ⅰ91的刀片宽度，形成复数颗独立的芯片单体10，芯片单体10的侧面形成具有两个斜面和上下连接该两个斜面的一平面的加强结构，如图4F所示；
步骤五，参见图4G，在支撑载体3的支撑载体本体31上黏贴剥离膜33，剥离膜33可以是UV剥离膜，亦可以是热剥离膜，该剥离膜T13在后续工艺中被剥离；
步骤六，参见图4H，将测试合格的芯片单体10有序地倒装至支撑载体3上，芯片单体10的正面通过剥离膜33与支撑载体本体31固定，相邻两个芯片单体10之间的距离根据实际工艺需要进行排布并增大；
步骤七，参见图4I，在支撑载体3上贴覆薄膜包封芯片单体10，形成薄膜包封体2，贴覆过程要求在真空环境下进行，并将薄膜加热至175～185℃，使其处于熔融状态时完成无间隙贴覆工艺；
步骤八，参见图4J，将硅基加强板7键合至薄膜包封体2的另一表面，并上下180度翻转；
步骤九，参见图4K，将支撑载体本体31和剥离膜33剥离芯片单体10和薄膜包封体2的表面，并对芯片单体10的表面进行清洗，并去除残留物，露出镍/金层17的上表面；
步骤十，参见图4L，在芯片单体10的上表面和薄膜包封体2的上表面贴覆绝缘薄膜层Ⅰ51；
步骤十一，参见图4M，利用激光刻蚀工艺或光刻工艺形成绝缘薄膜层Ⅰ开口511露出镍/金层17的上表面；
步骤十二，参见图4N和图4O，利用成熟的再布线金属层工艺形成再布线金属层4，在再布线金属层4的最外层设有输入/输出端411，覆盖绝缘薄膜层Ⅱ52，并露出再布线金属层4的输入/输出端411；
步骤十三，参见图4P，在再布线金属层4的输入/输出端411处形成连接件6，连接件6可以是焊球凸块、焊块或其它金属连接件；
步骤十四，将硅基加强板7的下表面减薄，硅基加强板7可以留有一定厚度h，参见图4Q，将上述通过圆片级工艺完成的提高芯片可靠性的封装结构沿切割线8进行切割，形成复数颗独立的封装体，如图4R所示。
本发明一种提高芯片可靠性的封装结构及其圆片级制作方法不限于上述优选实施例，本发明的芯片单体10以IC芯片为例，且其个数可以为一个或一个以上，通过薄膜包封体2齐平封装，由于其能有效地减少体厚度，提高封装的灵活性，在薄型和微型化应用方面的优点非常显著，以及其较好的散热性能，这种封装的应用也可以扩展到许多不同的领域，如无线、光学等等，但不局限于此，任何本领域技术人员在不脱离本发明的精神和范围内，依据本发明的技术实质对以上实施例所作的任何修改、等同变化及修饰，均落入本发明权利要求所界定的保护范围内。

Claims (9)

1.一种提高芯片可靠性的封装结构，其包括上表面设有芯片电极及相应电路布局的芯片单体，所述芯片单体的芯片本体的上表面覆盖芯片表面钝化层并开设有芯片表面钝化层开口，芯片电极的上表面露出芯片表面钝化层开口，
其特征在于：所述芯片单体的前后左右四个侧壁各设置一加强结构，所述加强结构包括两个斜面和上下连接该两个斜面的一平面；
还包括薄膜包封体，所述芯片单体由背面嵌入薄膜包封体内，在所述芯片表面钝化层开口内填充先形成镍层再形成金层的镍/金层，在所述芯片单体的上表面和薄膜包封体的上表面覆盖绝缘薄膜层Ⅰ，并于所述镍/金层的上表面开设绝缘薄膜层Ⅰ开口，在绝缘薄膜层Ⅰ的上表面形成再布线金属层和绝缘薄膜层Ⅱ，所述再布线金属层填充绝缘薄膜层Ⅰ开口，所述再布线金属层通过镍/金层与芯片电极实现电性连接，在再布线金属层的最外层设有输入/输出端，所述绝缘薄膜层Ⅱ覆盖再布线金属层并露出输入/输出端，在所述输入/输出端处形成连接件，所述薄膜包封体的背面设置硅基加强板。
2.根据权利要求1所述的一种提高芯片可靠性的封装结构，其特征在于：所述加强结构包括靠近芯片电极的斜面的倾斜角α1和远离芯片电极的斜面的倾斜角α2，且α2≥α1。
3.根据权利要求2所述的一种提高芯片可靠性的封装结构，其特征在于：所述倾斜角α1的取值范围为10～90度，所述倾斜角α2的取值范围为10～90度。
4.根据权利要求1所述的一种提高芯片可靠性的封装结构，其特征在于：所述再布线金属层为单层或多层。
5.根据权利要求1所述的一种提高芯片可靠性的封装结构，其特征在于：所述绝缘薄膜层Ⅰ开口内植入金属柱，所述金属柱连接再布线金属层与镍/金层。
6.根据权利要求1所述的一种提高芯片可靠性的封装结构，其特征在于：所述输入/输出端设置于芯片单体的垂直区域的外围。
7.一种提高芯片可靠性的封装结构的圆片级制作方法，包括步骤：
步骤一，取集成电路晶圆，其正面设有芯片电极及相应电路布局，覆盖于集成电路晶圆上表面的芯片表面钝化层于芯片电极上方开设芯片表面钝化层开口露出芯片电极的上表面；
步骤二，在芯片表面钝化层开口内先镀镍层再镀金层，形成填满芯片表面钝化层开口的镍/金层；
步骤三，对集成电路晶圆进行参数测试，将合格之集成电路晶圆的背面进行减薄工艺；
步骤四，利用半刀工艺分割上述集成电路晶圆，形成复数颗独立的芯片单体，所述芯片单体的四个侧面各形成具有两个斜面和上下连接该两个斜面的一平面的加强结构；
步骤五，在支撑载体的支撑载体本体上黏贴剥离膜；
步骤六，将芯片单体有序地倒装至支撑载体上，并增大彼此之间的距离，芯片单体的正面通过剥离膜与支撑载体本体固定；
步骤七，在真空环境下，在支撑载体上贴覆薄膜包封芯片单体，形成薄膜包封体；
步骤八，将硅基加强板键合至薄膜包封体的另一表面，并上下180度翻转；
步骤九，将支撑载体本体和剥离膜剥离芯片单体和薄膜包封体的表面，并对芯片单体的表面进行清洗，并去除残留物，露出镍/金层的上表面；
步骤十，在芯片单体的上表面和薄膜包封体的上表面贴覆绝缘薄膜层Ⅰ；
步骤十一，利用激光刻蚀工艺或光刻工艺形成绝缘薄膜层Ⅰ开口露出镍/金层的上表面；
步骤十二，利用成熟的再布线金属层工艺形成再布线金属层，在再布线金属层的最外层设有输入/输出端，覆盖绝缘薄膜层Ⅱ，并露出输入/输出端；
步骤十三，在再布线金属层的输入/输出端处形成连接件；
步骤十四，将硅基加强板的下表面减薄，硅基加强板留有厚度h，将上述通过圆片级工艺完成的提高芯片可靠性的封装结构沿切割线进行切割，形成复数颗独立的封装体。
8.根据权利要求7所述的一种提高芯片可靠性的封装结构的封装方法，其特征在于：在步骤四中，所述半刀工艺为先用刀口具有倾斜角度α1的切割刀Ⅰ，从集成电路晶圆的正面下刀，沿其切割道进行半刀切割开槽，具有倾斜侧面的刀口使得切割道侧壁同样具有倾斜角度α1，切割深度取芯片单体的厚度的三分之一至三分之二之间，再更换彻底划裂集成电路晶圆的切割刀Ⅱ，切割刀Ⅱ的刀片宽度小于切割刀Ⅰ的刀片宽度，形成复数颗独立的芯片单体。
9.根据权利要求7所述的一种提高芯片可靠性的封装结构的封装方法，其特征在于：在步骤五中，所述剥离膜为UV剥离膜或者热剥离膜。
CN201510807960.3A 2015-11-20 2015-11-20 一种提高芯片可靠性的封装结构及其圆片级制作方法 Pending CN105304587A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510807960.3A CN105304587A (zh) 2015-11-20 2015-11-20 一种提高芯片可靠性的封装结构及其圆片级制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510807960.3A CN105304587A (zh) 2015-11-20 2015-11-20 一种提高芯片可靠性的封装结构及其圆片级制作方法

Publications (1)

Publication Number Publication Date
CN105304587A true CN105304587A (zh) 2016-02-03

Family

ID=55201653

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510807960.3A Pending CN105304587A (zh) 2015-11-20 2015-11-20 一种提高芯片可靠性的封装结构及其圆片级制作方法

Country Status (1)

Country Link
CN (1) CN105304587A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231606A (zh) * 2016-11-29 2018-06-29 Pep创新私人有限公司 芯片封装方法及封装结构
CN110517966A (zh) * 2019-08-07 2019-11-29 电子科技大学 一种高密度集成电路芯片扇出封装的制作方法
CN112701052A (zh) * 2020-12-29 2021-04-23 苏州科阳半导体有限公司 一种引脚切割方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080088004A1 (en) * 2006-10-17 2008-04-17 Advanced Chip Engineering Technology Inc. Wafer level package structure with build up layers
JP2010225648A (ja) * 2009-03-19 2010-10-07 Casio Computer Co Ltd 半導体装置およびその製造方法
CN102194718A (zh) * 2010-03-15 2011-09-21 新科金朋有限公司 半导体器件及其制造方法
CN103426850A (zh) * 2013-08-27 2013-12-04 南通富士通微电子股份有限公司 晶圆级芯片尺寸封装结构
CN103871993A (zh) * 2009-01-22 2014-06-18 瑞萨电子株式会社 半导体器件及其制造方法
CN204303814U (zh) * 2014-12-12 2015-04-29 长电科技（滁州）有限公司 一种不规则芯片封装结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080088004A1 (en) * 2006-10-17 2008-04-17 Advanced Chip Engineering Technology Inc. Wafer level package structure with build up layers
CN103871993A (zh) * 2009-01-22 2014-06-18 瑞萨电子株式会社 半导体器件及其制造方法
JP2010225648A (ja) * 2009-03-19 2010-10-07 Casio Computer Co Ltd 半導体装置およびその製造方法
CN102194718A (zh) * 2010-03-15 2011-09-21 新科金朋有限公司 半导体器件及其制造方法
CN103426850A (zh) * 2013-08-27 2013-12-04 南通富士通微电子股份有限公司 晶圆级芯片尺寸封装结构
CN204303814U (zh) * 2014-12-12 2015-04-29 长电科技（滁州）有限公司 一种不规则芯片封装结构

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231606A (zh) * 2016-11-29 2018-06-29 Pep创新私人有限公司 芯片封装方法及封装结构
CN110517966A (zh) * 2019-08-07 2019-11-29 电子科技大学 一种高密度集成电路芯片扇出封装的制作方法
CN112701052A (zh) * 2020-12-29 2021-04-23 苏州科阳半导体有限公司 一种引脚切割方法

Similar Documents

Publication Publication Date Title
US8216918B2 (en) Method of forming a packaged semiconductor device
US8659151B2 (en) Semiconductor device and manufacturing method thereof
CN103515362B (zh) 堆叠式封装器件和封装半导体管芯的方法
CN105304586A (zh) 一种带有加强结构的芯片嵌入式封装结构及其封装方法
CN103620762B (zh) 半导体装置
CN105304605A (zh) 一种芯片嵌入式封装结构及其封装方法
US11908779B2 (en) Land structure for semiconductor package and method therefor
US20090127682A1 (en) Chip package structure and method of fabricating the same
US7141868B2 (en) Flash preventing substrate and method for fabricating the same
CN109637985B (zh) 一种芯片扇出的封装结构及其制造方法
US11621243B2 (en) Thin bonded interposer package
CN104037133B (zh) 一种圆片级芯片扇出封装方法及其封装结构
US7981796B2 (en) Methods for forming packaged products
CN105261609A (zh) 半导体器件封装件、封装方法和封装的半导体器件
US20190006195A1 (en) Chip encapsulating method and chip encapsulating structure
KR102223245B1 (ko) 패키징된 반도체 디바이스
CN103794587A (zh) 一种高散热芯片嵌入式重布线封装结构及其制作方法
CN103887256B (zh) 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法
CN104658987A (zh) 半导体器件及其制造方法
CN205122578U (zh) 一种无焊球的芯片嵌入式封装结构
CN105304587A (zh) 一种提高芯片可靠性的封装结构及其圆片级制作方法
KR101494814B1 (ko) 팬 아웃 반도체 패키지 및 그 제조 방법
CN205122561U (zh) 一种提高芯片可靠性的封装结构
CN205122579U (zh) 一种芯片嵌入式封装结构
CN104617077A (zh) 封装基板和集成电路芯片

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20160203

RJ01 Rejection of invention patent application after publication