CN205122561U - 一种提高芯片可靠性的封装结构 - Google Patents

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Abstract

本实用新型公开了一种提高芯片可靠性的封装结构，属于半导体封装技术领域。其包括芯片单体和薄膜包封体，所述芯片单体的前后左右四个侧壁设置加强结构，所述芯片单体由背面嵌入薄膜包封体内，在所述芯片单体的上表面和薄膜包封体的上表面覆盖绝缘薄膜层，并于所述芯片电极的上表面开设绝缘薄膜开口，在绝缘薄膜层的上表面形成再布线金属层，所述再布线金属层与芯片电极实现电性连接，在再布线金属层的最外层设有输入/输出端，在输入/输出端处形成连接件，所述薄膜包封体的背面设置硅基加强板。本实用新型的封装结构通过圆片级封装工艺，节约了切割刀使用耗损，并提高了封装产品在使用过程中的可靠性。

Description

一种提高芯片可靠性的封装结构
技术领域
本实用新型涉及一种提高芯片可靠性的封装结构，属于半导体封装技术领域。
背景技术
圆片级芯片尺寸封装是在整个晶圆上进行再布线和焊锡球凸点制备，最后再切割为单颗待封装芯片的一种制作方式。该种封装的最终封装尺寸与待封装芯片尺寸相当，可以实现封装的小型化和轻量化，在便携式设备中有着广泛的应用。随着半导体硅工艺的发展，待封装芯片的关键尺寸越来越小，为了降低成本，在进行芯片制作时倾向于选择较先进的集成度更高的芯片制作工艺，这就使得待封装芯片的尺寸越来越小，待封装芯片表面的I/O密度也越来越高。为了确保待封装芯片与印刷线路板能够形成互连必须将高密度的I/O扇出为低密度的封装引脚，亦即进行圆片级芯片扇出封装。
目前，在圆片级芯片扇出封装中最主要的是由英飞凌公司开发的eWLP封装，如图1所示，此封装结构中，由于待封装芯片2较小且其使用包封料包封其前后左右四个面及其背面而其前后左右四个面垂直背面，在加工过程中易造成切割刀的使用耗损，而在使用过程中，由于扇出封装应力的存在，也容易出现待封装芯片2在包封体1中因脱落而失效，影响封装产品在使用过程中的可靠性。
发明内容
承上所述，本实用新型的目的在于克服上述圆片级芯片扇出封装的不足，提供一种节约切割刀使用耗损、提高封装产品在使用过程中的可靠性的封装结构。
本实用新型的目的是这样实现的：
本实用新型一种提高芯片可靠性的封装结构，其包括上表面附有芯片电极及相应电路布局的芯片单体，所述芯片单体的芯片本体的上表面覆盖芯片表面钝化层并开设有芯片表面钝化层开口，芯片电极的上表面露出芯片表面钝化层开口，
所述芯片单体的前后左右四个侧壁各设置有加强结构，
还包括薄膜包封体，所述芯片单体由背面嵌入薄膜包封体内，在所述芯片表面钝化层开口内填充先形成镍层再形成金层的镍/金层，在所述芯片单体的上表面和薄膜包封体的上表面覆盖绝缘薄膜层Ⅰ，并于所述镍/金层的上表面开设绝缘薄膜层Ⅰ开口，在绝缘薄膜层Ⅰ的上表面形成再布线金属层和绝缘薄膜层Ⅱ，所述再布线金属层填充绝缘薄膜层Ⅰ开口，所述再布线金属层通过镍/金层与芯片电极实现电性连接，在再布线金属层的最外层设有输入/输出端，所述绝缘薄膜层Ⅱ覆盖再布线金属层并露出输入/输出端，在所述输入/输出端处形成连接件，所述薄膜包封体的背面设置硅基加强板。
所述加强结构为芯片单体10的前后左右四个侧面分别与其背面形成倾斜角α，其取值范围：10度≤α<90度。
进一步地，所述倾斜角α为25度、30度、45度、60度、75度。
所述加强结构也可以为两个斜面和上下连接该两个斜面的一平面，靠近芯片电极的斜面的倾斜角α1的取值范围为10~90度，远离芯片电极的斜面的倾斜角α2的取值范围为10~90度，且α2≥α1。
进一步地，所述倾斜角α1为25度、30度、45度、60度、75度，所述倾斜角α2为25度、30度、45度、60度、75度、90度。
所述绝缘薄膜层Ⅰ开口的尺寸不大于芯片表面钝化层开口的尺寸。
所述绝缘薄膜层Ⅰ开口内植入金属柱，所述金属柱连接再布线金属层与镍/金层。
所述连接件是焊球凸点、焊块或金属块。
所述再布线金属层为单层或多层。
所述再布线金属层的输入/输出端设置于芯片单体的垂直区域的外围。
本实用新型有益效果是：
1、本实用新型通过薄膜技术结合圆片级再布线金属层技术和芯片倒装技术实现单层或多层的扇出封装结构，以确保待封装芯片尤其是高引脚数的小芯片或超小芯片与印刷线路板能够实现高密度的I/O扇出为低密度的封装引脚，同时改进待封装芯片的切割方式，使待封装芯片的侧壁具有一定倾斜角度，增加了其与薄膜包封体的结合力，提高了封装产品的可靠性，有利于封装结构的小型化、薄型化和轻量化发展，而且可以节省切割刀的使用耗损，降低生产成本；
2、本实用新型利用薄膜贴膜技术代替现有的技术，降低了封装工艺对设备的要求，同时薄膜背面设置有加强结构的硅基加强板不仅进一步加强了薄膜包封体的强度，减小了整个封装结构的翘曲度，而且加强了芯片单体的散热性能，有助于提高封装产品的可靠性。
附图说明
图1为现有圆片级芯片扇出封装结构示意图；
图2为本实用新型一种圆片级芯片扇出封装结构的实施例一的剖面示意图；
图3为本实用新型一种圆片级芯片扇出封装结构的实施例二的剖面示意图；
主要元件符号说明
芯片单体10
芯片本体11
芯片电极13
芯片表面钝化层15
芯片表面钝化层开口151
镍/金层17
薄膜包封体2
再布线金属层4
输入/输出端411
绝缘薄膜层Ⅰ51
绝缘薄膜层Ⅰ开口511
绝缘薄膜层Ⅱ52
连接件6
硅基加强板7。
具体实施方式
现在将在下文中参照附图更加充分地描述本实用新型，在附图中示出了本实用新型的示例性实施例，从而本公开将本实用新型的范围充分地传达给本领域的技术人员。然而，本实用新型可以以许多不同的形式实现，并且不应被解释为限制于这里阐述的实施例。
实施例一，参见图2
图2是本实用新型一种提高芯片可靠性的封装结构的实施例一的剖面示意图，本实用新型的提高芯片可靠性的封装结构包括一背面嵌入薄膜包封体2的芯片单体10，芯片单体10的芯片本体11的上表面附有芯片电极13及其相应电路布局，芯片表面钝化层15覆盖芯片本体11的上表面并开设有芯片表面钝化层开口151，芯片电极13的上表面露出芯片表面钝化层开口151，并在芯片表面钝化层开口151内填充先形成镍层再形成金层的镍/金层17，以在后续激光刻蚀工艺过程中保护芯片电极13不被破坏。
芯片单体10的前后左右四个侧壁设置加强结构，该加强结构通过刀具切割成形，可以增加芯片单体10与薄膜包封体2的结合力，提高封装产品的可靠性。具体地，该刀具的刀口为具有倾斜角度α的切割刀，从芯片单体10的芯片电极13所在的平面开始沿切割道进行切割开槽，具有倾斜侧面的刀口使得切割道侧壁同样具有倾斜角度α，如图2所示，倾斜角α的取值范围为10~80度。一般地，切割刀的倾斜角α为25度、30度、45度、60度、75度。不采用倾斜角α为90度的直刀进行切割，有利于减小切割刀与硅基材质的芯片本体11的摩擦，可以节省切割刀的使用耗损，降低生产成本，有利于封装结构的小型化、薄型化和轻量化发展。
薄膜包封体2的材质包括但不限于环氧塑封料，其一般以高性能酚醛树脂为固化剂，加入硅微粉等为填料，以及添加多种助剂混配而成，其在高温175~185℃下先处于熔融状态，紧密包裹芯片单体10的前后左右四个面及背面，冷却后会逐渐硬化，最终成型，使芯片单体10的前后左右四个面及背面均得到物理和电气保护，防止外界干扰，以提高其可靠性。
绝缘薄膜层Ⅰ51覆盖芯片单体10的上表面和薄膜包封体2的上表面，并于镍/金层17的上表面通过激光刻蚀工艺或光刻工艺开设绝缘薄膜层Ⅰ开口511，绝缘薄膜层Ⅰ开口511的尺寸不大于芯片表面钝化层开口151的尺寸，其横截面的形状呈圆形或四边形、六边形等多边形。绝缘薄膜层Ⅰ51的材质一般为环氧树脂、聚酰亚胺等高分子有机绝缘材料。再布线金属层4形成于绝缘薄膜层Ⅰ51的上表面并填充绝缘薄膜层Ⅰ开口511。绝缘薄膜层Ⅰ开口511内也可以植入铜等具有导电功能的金属柱，金属柱连接再布线金属层4与镍/金层17。再布线金属层4通过镍/金层17与芯片电极13实现电性连接。再布线金属层4可以是单层，也可以是多层，根据实际需要确定，在再布线金属层4的最外层设有输入/输出端411，输入/输出端411的个数根据实际需要设置。对于高引脚数的小芯片或超小芯片，通过圆片级再布线金属层技术可以使其输入/输出端411设置于小芯片或超小芯片的垂直区域的外围，以便将个体较小、电极较密集的电极信号扇出连接。可以在输入/输出端411处形成连接件6，连接件6可以是焊球凸点、焊块或其它金属连接件，图2中以连接件6是焊球凸点为例示意，可见芯片单体10设置于薄膜包封体2的内部，其六个面均得到保护，以提高其可靠性。
薄膜包封体3的背面设置硅材质的硅基加强板7，其厚度范围为不大于200微米，并以其厚度范围50~100微米为佳，不仅加强了薄膜包封体3的强度，减小了整个封装结构的翘曲度，而且加强了芯片单体10的散热性能，有助于提高封装产品的可靠性。本实用新型一种提高芯片可靠性的封装结构可以得到体厚度500~800微米的封装结构，远比传统的封装结构更薄、更轻、更小。
实施例二，参见图3
图3是本实用新型一种提高芯片可靠性的封装结构的实施例二的剖面示意图，本实用新型的提高芯片可靠性的封装结构包括一背面嵌入薄膜包封体2的芯片单体10，芯片单体10的芯片本体11的上表面附有芯片电极13及其相应电路布局，芯片表面钝化层15覆盖芯片本体11的上表面并开设有芯片表面钝化层开口151，芯片电极13的上表面露出芯片表面钝化层开口151，并在芯片表面钝化层开口151内填充先形成镍层再形成金层的镍/金层17，以在后续激光刻蚀工艺过程中保护芯片电极13不被破坏。
芯片单体10的前后左右四个侧壁设置加强结构，该加强结构通过半刀切割工艺成形，可以增加芯片单体10与薄膜包封体2的结合力，提高封装产品的可靠性。所谓半刀切割工艺指先用刀口具有倾斜角度α1的切割刀Ⅰ进行半刀切割开槽，具有倾斜侧面的刀口使得切割道侧壁同样具有倾斜角度α1，切割深度根据芯片单体10的厚度确定，一般为芯片单体10的厚度的三分之一至三分之二之间，再更换彻底划裂切割道的切割刀Ⅱ，切割刀Ⅱ的刀片宽度小于切割刀Ⅰ的刀片宽度，切割刀Ⅱ的刀口具有倾斜角度α2。如图3所示，半刀切割工艺从芯片单体10的芯片电极13所在的平面开始，形成两个斜面和上下连接该两个斜面的一平面，使芯片单体10的侧面的纵向剖面呈阶梯状，增加了芯片单体10与薄膜包封体2的结合力，提高了封装产品的可靠性，有利于封装结构的小型化、薄型化和轻量化发展。即形成靠近芯片电极13的斜面的倾斜角α1和远离芯片电极13的斜面的倾斜角α2。靠近芯片电极13的斜面的倾斜角α1的取值范围为10~90度，远离芯片电极13的斜面的倾斜角α2的取值范围为10~90度，且α2≥α1。一般地，切割刀Ⅰ的倾斜角α1为25度、30度、45度、60度、75度，切割刀Ⅱ的倾斜角α2为25度、30度、45度、60度、75度、90度。半刀切割工艺减小了切割刀与硅基材质的芯片本体11的摩擦，可以节省切割刀的使用耗损，降低生产成本。
薄膜包封体2的材质包括但不限于环氧塑封料，其一般以高性能酚醛树脂为固化剂，加入硅微粉等为填料，以及添加多种助剂混配而成，其在高温175~185℃下先处于熔融状态，紧密包裹芯片单体10的前后左右四个面及背面，冷却后会逐渐硬化，最终成型，使芯片单体10的前后左右四个面及背面均得到物理和电气保护，防止外界干扰，以提高其可靠性。
绝缘薄膜层Ⅰ51覆盖芯片单体10的上表面和薄膜包封体2的上表面，并于镍/金层17的上表面通过激光刻蚀工艺或光刻工艺开设绝缘薄膜层Ⅰ开口511，绝缘薄膜层Ⅰ开口511的尺寸不大于芯片表面钝化层开口151的尺寸，其横截面的形状呈圆形或四边形、六边形等多边形。绝缘薄膜层Ⅰ51的材质一般为环氧树脂、聚酰亚胺等高分子有机绝缘材料。再布线金属层4形成于绝缘薄膜层Ⅰ51的上表面并填充绝缘薄膜层Ⅰ开口511。绝缘薄膜层Ⅰ开口511内也可以植入铜等具有导电功能的金属柱，金属柱连接再布线金属层4与镍/金层17。再布线金属层4通过镍/金层17与芯片电极13实现电性连接。再布线金属层4可以是单层，也可以是多层，根据实际需要确定，在再布线金属层4的最外层设有输入/输出端411，输入/输出端411的个数根据实际需要设置。对于高引脚数的小芯片或超小芯片，通过圆片级再布线金属层技术可以使其输入/输出端411设置于小芯片或超小芯片的垂直区域的外围，以便将个体较小、电极较密集的电极信号扇出连接。可以在输入/输出端411处形成连接件6，连接件6可以是焊球凸点、焊块或其它金属连接件，图3中以连接件6是焊球凸点为例示意，可见芯片单体10设置于薄膜包封体2的内部，其六个面均得到保护，以提高其可靠性。
薄膜包封体3的背面设置硅材质的硅基加强板7，其厚度范围为不大于200微米，并以其厚度范围50~100微米为佳，不仅加强了薄膜包封体3的强度，减小了整个封装结构的翘曲度，而且加强了芯片单体10的散热性能，有助于提高封装产品的可靠性。本实用新型一种提高芯片可靠性的封装结构可以得到体厚度500~800微米的封装结构，远比传统的封装结构更薄、更轻、更小。
本实用新型一种提高芯片可靠性的封装结构不限于上述优选实施例，本实用新型的芯片单体10以IC芯片为例，且其个数可以为一个或一个以上，通过薄膜包封体2齐平封装，由于其能有效地减少体厚度，提高封装的灵活性，在薄型和微型化应用方面的优点非常显著，以及其较好的散热性能，这种封装的应用也可以扩展到许多不同的领域，如无线、光学等等，但不局限于此，任何本领域技术人员在不脱离本实用新型的精神和范围内，依据本实用新型的技术实质对以上实施例所作的任何修改、等同变化及修饰，均落入本实用新型权利要求所界定的保护范围内。

Claims (10)

1.一种提高芯片可靠性的封装结构，其包括上表面附有芯片电极（13）及相应电路布局的芯片单体（10），所述芯片单体（10）的芯片本体（11）的上表面覆盖芯片表面钝化层（15）并开设有芯片表面钝化层开口（151），芯片电极（13）的上表面露出芯片表面钝化层开口（151），
其特征在于：所述芯片单体（10）的前后左右四个侧壁各设置有加强结构，
还包括薄膜包封体（2），所述芯片单体（10）由背面嵌入薄膜包封体（2）内，在所述芯片表面钝化层开口（151）内填充先形成镍层再形成金层的镍/金层（17），在所述芯片单体（10）的上表面和薄膜包封体（2）的上表面覆盖绝缘薄膜层Ⅰ（51），并于所述镍/金层（17）的上表面开设绝缘薄膜层Ⅰ开口（511），在绝缘薄膜层Ⅰ（51）的上表面形成再布线金属层（4）和绝缘薄膜层Ⅱ（52），所述再布线金属层（4）填充绝缘薄膜层Ⅰ开口（511），所述再布线金属层（4）通过镍/金层（17）与芯片电极（13）实现电性连接，在再布线金属层（4）的最外层设有输入/输出端（411），所述绝缘薄膜层Ⅱ（52）覆盖再布线金属层（4）并露出输入/输出端（411），在所述输入/输出端（411）处形成连接件（6），所述薄膜包封体（2）的背面设置硅基加强板。
2.根据权利要求1所述的一种提高芯片可靠性的封装结构，其特征在于：所述加强结构为芯片单体（10）的前后左右四个侧面分别与其背面形成倾斜角α，其取值范围：10度≤α<90度。
3.根据权利要求2所述的一种提高芯片可靠性的封装结构，其特征在于：所述倾斜角α为25度、30度、45度、60度、75度。
4.根据权利要求1所述的一种提高芯片可靠性的封装结构，其特征在于：所述加强结构为两个斜面和上下连接该两个斜面的一平面，靠近芯片电极（13）的斜面的倾斜角α1的取值范围为10~90度，远离芯片电极13的斜面的倾斜角α2的取值范围为10~90度，且α2≥α1。
5.根据权利要求4所述的一种提高芯片可靠性的封装结构，其特征在于：所述倾斜角α1为25度、30度、45度、60度、75度，所述倾斜角α2为25度、30度、45度、60度、75度、90度。
6.根据权利要求1所述的一种提高芯片可靠性的封装结构，其特征在于：所述绝缘薄膜层Ⅰ开口（511）的尺寸不大于芯片表面钝化层开口（151）的尺寸。
7.根据权利要求1或6所述的一种提高芯片可靠性的封装结构，其特征在于：所述绝缘薄膜层Ⅰ开口（511）内植入金属柱，所述金属柱连接再布线金属层（4）与镍/金层（17）。
8.根据权利要求1所述的一种提高芯片可靠性的封装结构，其特征在于：所述连接件（6）是焊球凸点、焊块或金属块。
9.根据权利要求1所述的一种提高芯片可靠性的封装结构，其特征在于：所述再布线金属层（4）为单层或多层。
10.根据权利要求1或9所述的一种提高芯片可靠性的封装结构，其特征在于：所述再布线金属层（4）的输入/输出端（411）设置于芯片单体（10）的垂直区域的外围。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107644861A (zh) * 2017-10-27 2018-01-30 无锡吉迈微电子有限公司 芯片再布线封装结构及其实现工艺
CN108122826A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 制造半导体装置的方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108122826A (zh) * 2016-11-29 2018-06-05 台湾积体电路制造股份有限公司 制造半导体装置的方法
CN108122826B (zh) * 2016-11-29 2021-12-14 台湾积体电路制造股份有限公司 半导体装置与制造半导体装置的方法
US11373970B2 (en) 2016-11-29 2022-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a redistribution line
CN107644861A (zh) * 2017-10-27 2018-01-30 无锡吉迈微电子有限公司 芯片再布线封装结构及其实现工艺

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