CN205122579U - 一种芯片嵌入式封装结构 - Google Patents

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Abstract

本实用新型公开了一种芯片嵌入式封装结构，属于半导体封装技术领域。其包括芯片单体和薄膜包封体，所述芯片单体由背面嵌入薄膜包封体内，在所述芯片表面钝化层开口内填充镍/金层，在所述芯片单体的上表面和薄膜包封体的上表面覆盖绝缘薄膜层Ⅰ，并于所述镍/金层的上表面开设绝缘薄膜层Ⅰ开口，在绝缘薄膜层Ⅰ的上表面形成再布线金属层和绝缘薄膜层Ⅱ，所述再布线金属层通过镍/金层与芯片电极实现电性连接，在再布线金属层的最外层设有输入/输出端，并在输入/输出端处形成连接件，所述薄膜包封体的背面设置硅基加强板。本实用新型实现了减薄产品厚度、提高了产品可靠性并实现了多芯片封装结构。

Description

一种芯片嵌入式封装结构
技术领域
本实用新型涉及一种芯片嵌入式封装结构，属于半导体封装技术领域。
背景技术
随着半导体硅工艺的发展，芯片的关键尺寸越来越小，为了降低成本，在进行芯片制作时倾向于选择较先进的集成度更高的芯片制作工艺，这就使得芯片的尺寸越来越小，芯片表面的I/O密度也越来越高。但是，与此同时印刷电路板的制造工艺和表面贴装技术并没有很大的提升。对于这种I/O密度比较高的芯片，如若进行圆片级封装，为了确保待封装芯片与印刷线路板能够形成互连必须将高密度的I/O扇出为低密度的封装引脚，亦即进行圆片级芯片扇出封装，如图1所示，其待封装芯片1-1通过基板1-6实现扇出连接。但随着便携式电子设备的进一步发展，像移动电话一类的电子装置已从单一的通讯工具转化为综合多种特性的集成系统，成为有多种用途的精巧工具，现有圆片级芯片扇出封装结构的不足日益凸显：
1、现有圆片级芯片扇出封装结构需要基板1-6实现扇出，而对于具有高引脚数的小芯片则需要多层基板1-6多次扇出才能与印刷线路板完成互连，不仅增加了不断增长的互连间距的失配概率和散热困难，降低了产品的可靠性，而且基板1-6的存在使整个封装结构的厚度无法减小，一般现有圆片级芯片扇出封装结构的体厚度在700～1500微米；
2、现有圆片级芯片扇出封装结构需要基板1-6实现扇出，往往限制了具有不同功能的各种芯片的加入，不利于便携式电子设备的集成发展。
发明内容
本实用新型的目的在于克服当前圆片级芯片封装结构的不足，提供一种减薄产品厚度、提高产品可靠性、实现多芯片封装的芯片嵌入式封装结构。
本实用新型的目的是这样实现的：
本实用新型一种芯片嵌入式封装结构，其包括上表面附有芯片电极及相应电路布局的芯片单体，所述芯片单体的芯片本体的上表面覆盖芯片表面钝化层并开设有芯片表面钝化层开口，芯片电极的上表面露出芯片表面钝化层开口，
还包括薄膜包封体，一个或一个以上所述芯片单体由背面嵌入薄膜包封体内，在所述芯片表面钝化层开口内填充先形成镍层再形成金层的镍/金层，在所述芯片单体的上表面和薄膜包封体的上表面覆盖绝缘薄膜层Ⅰ，并于所述镍/金层的上表面开设绝缘薄膜层Ⅰ开口，在绝缘薄膜层Ⅰ的上表面形成再布线金属层和绝缘薄膜层Ⅱ，所述再布线金属层填充绝缘薄膜层Ⅰ开口，所述再布线金属层通过镍/金层与每一所述芯片电极实现电信连通，并选择性地实现两个以上关联的所述芯片电极之间的电性连接，在再布线金属层的最外层设有输入/输出端，所述绝缘薄膜层Ⅱ覆盖再布线金属层并露出输入/输出端，在所述输入/输出端处形成连接件，所述薄膜包封体的背面设置硅基加强板。
所述再布线金属层的输入/输出端设置于芯片单体的垂直区域的外围。
所述再布线金属层为单层或多层。
所述绝缘薄膜层Ⅰ开口的尺寸不大于芯片表面钝化层开口的尺寸。
所述绝缘薄膜层Ⅰ开口内植入金属柱，所述金属柱连接再布线金属层与镍/金层。
所述硅基加强板的厚度不大于200微米。
所述硅基加强板的厚度范围50～100微米。
所述连接件是焊球凸点、焊块或金属块。相比与现有方案，本实用新型的有益效果是：
1、本实用新型通过薄膜技术结合圆片级再布线金属层技术和芯片倒装技术实现单层或多层的扇出封装结构，以确保待封装芯片尤其是高引脚数的小芯片或超小芯片与印刷线路板能够实现高密度的I/O扇出为低密度的封装引脚，不需要基板、插入件或底部填充，减薄了整个封装结构；
2、本实用新型采用芯片封装系统协同设计以及先进的重组晶圆封装技术和可靠的互连技术，实现了不同功能的多芯片封装结构，有利于便携式电子设备的集成发展，同时实现了封装结构的小型化、薄型化和轻量化；
3、本实用新型运用材料学，采用薄膜材料将待封装芯片嵌入在其中，使待封装芯片的前后左右四个面及背面均得到物理和电气保护，防止外界干扰，提高了封装产品的可靠性；
4、本实用新型利用薄膜贴膜技术代替现有的技术，降低了封装工艺对设备的要求，同时薄膜背面的硅基加强板不仅加强了薄膜包封体的强度，减小了整个封装结构的翘曲度，而且加强了芯片单体的散热性能，也有助于提高封装产品的可靠性。
附图说明
图1为现有圆片级芯片扇出封装结构的剖面示意图；
图2A为本实用新型一种芯片嵌入式封装结构的实施例一的剖面示意图；
图2B为图2A中薄膜包封体、芯片单体、焊球位置关系的正面示意图；
图2C为图2A的变形；
图3A为本实用新型一种芯片嵌入式封装结构的实施例二的剖面示意图；
图3B为图3A中薄膜包封体、芯片单体、焊球位置关系的正面示意图；
图4为本实用新型一种芯片嵌入式封装结构的实施例三的剖面示意图；
图中：
芯片单体10、芯片单体20
芯片本体11、芯片本体21
芯片电极13、芯片电极23
芯片表面钝化层15、芯片表面钝化层25
芯片表面钝化层开口151、芯片表面钝化层开口251
镍/金层17
薄膜包封体3
再布线金属层41
输入/输出端411
绝缘薄膜层Ⅰ51
绝缘薄膜层Ⅰ开口511
绝缘薄膜层Ⅱ52
连接件6
硅基加强板7。
具体实施方式
现在将在下文中参照附图更加充分地描述本实用新型，在附图中示出了本实用新型的示例性实施例，从而本公开将本实用新型的范围充分地传达给本领域的技术人员。然而，本实用新型可以以许多不同的形式实现，并且不应被解释为限制于这里阐述的实施例。
实施例一，参见图2A和图2B
图2A是本实用新型一种芯片嵌入式封装结构的实施例一的剖面示意图，本实用新型的芯片嵌入式封装结构包括一背面嵌入薄膜包封体3的芯片单体10，芯片单体10的芯片本体11的上表面附有芯片电极13及其相应电路布局，芯片表面钝化层15覆盖芯片本体11的上表面并开设有芯片表面钝化层开口151，芯片电极13的上表面露出芯片表面钝化层开口151，并在芯片表面钝化层开口151内填充先形成镍层再形成金层的镍/金层17，以在后续激光刻蚀工艺过程中保护芯片电极13不被破坏。薄膜包封体3的材质包括但不限于环氧塑封料，其一般以高性能酚醛树脂为固化剂，加入硅微粉等为填料，以及添加多种助剂混配而成，其在高温175～185℃下先处于熔融状态，紧密包裹芯片单体10的前后左右四个面及背面，冷却后会逐渐硬化，最终成型，使芯片单体10的前后左右四个面及背面均得到物理和电气保护，防止外界干扰，以提高其可靠性。
绝缘薄膜层Ⅰ51覆盖芯片单体10的上表面和薄膜包封体3的上表面，并于镍/金层17的上表面通过激光刻蚀工艺或光刻工艺开设绝缘薄膜层Ⅰ开口511，绝缘薄膜层Ⅰ开口511的尺寸不大于芯片表面钝化层开口151的尺寸，其横截面的形状呈圆形或四边形、六边形等多边形。绝缘薄膜层Ⅰ51的材质一般为环氧树脂、聚酰亚胺等高分子有机绝缘材料。不连续的再布线金属层41选择性地形成于绝缘薄膜层Ⅰ51的上表面并填充绝缘薄膜层Ⅰ开口511。再布线金属层41通过镍/金层17与芯片电极13实现电性连接。绝缘薄膜层Ⅰ开口511内也可以植入铜等具有导电功能的金属柱，该金属柱连接再布线金属层41与镍/金层17，实现电性连接。再布线金属层41可以为单层，如图2A所示，在再布线金属层41的最外层设有输入/输出端411，输入/输出端411的个数根据实际需要设置。对于高引脚数的小芯片或超小芯片，通过圆片级再布线金属层技术可以使其输入/输出端411设置于小芯片或超小芯片的垂直区域的外围，以便将个体较小、电极较密集的电极信号扇出连接。如可以将1×1mm小芯片制成3×3mm封装结构，I/O:20,pitch:0.4mm。可以在输入/输出端411处形成连接件6，连接件6可以是焊球凸点、焊块或其它金属连接件，图2B中以连接件6是焊球凸点为例，示出了芯片单体10与薄膜包封体3、焊球凸点的位置关系的正面示意图，可见，芯片单体10设置于薄膜包封体3的内部，其前后左右四个面及背面均得到物理和电气保护，提高了其可靠性。
薄膜包封体3的背面设置硅材质的硅基加强板7，其厚度不大于200微米，并以其厚度范围50～100微米为佳，不仅加强了薄膜包封体3的强度，减小了整个封装结构的翘曲度，而且加强了芯片单体10的散热性能，也有助于提升封装产品的可靠性。
本实用新型一种芯片嵌入式封装结构可以得到体厚度500～800微米的封装结构，远比传统的封装结构更薄、更轻、更小。
可以在薄膜包封体3中加入具有抗翘曲、防静电、加强粒子等功能的添加剂，以加强薄膜包封体3的固有性能，使硅基加强板7完全去除，以使整个封装结构的厚度进一步减薄，如图2C所示。
实施例二，参见图3A和图3B
芯片单体的个数可以不止一个，采用芯片封装系统协同设计，可以实现更多不同功能的芯片封装。
图3A是本实用新型一种芯片嵌入式封装结构的实施例二的剖面示意图，本实用新型的芯片嵌入式封装结构包括两个背面嵌入薄膜包封体3的芯片单体10和芯片单体20，其上表面一般是齐平排列。薄膜包封体3的材质包括但不限于环氧塑封料，其一般以高性能酚醛树脂为固化剂，加入硅微粉等为填料，以及添加多种助剂混配而成，其在高温175～185℃下先处于熔融状态，紧密包裹芯片单体10的前后左右四个面及背面，冷却后会逐渐硬化，最终成型，使芯片单体10和芯片单体20的前后左右四个面及背面均得到物理和电气保护，防止外界干扰，以提高其可靠性。
芯片单体10的芯片本体11的上表面附有芯片电极13及其相应电路布局，芯片表面钝化层15覆盖芯片本体11的上表面并开设有芯片表面钝化层开口151，芯片电极13的上表面露出芯片表面钝化层开口151，并在芯片表面钝化层开口151内填充先形成镍层再形成金层的镍/金层17。芯片单体20的芯片本体21的上表面附有芯片电极23及其相应电路布局，芯片表面钝化层25覆盖芯片本体21的上表面并开设有芯片表面钝化层开口251，芯片电极23的上表面露出芯片表面钝化层开口251，并在芯片表面钝化层开口251内填充先形成镍层再形成金层的镍/金层27。绝缘薄膜层Ⅰ51覆盖芯片单体10的上表面、芯片单体20的上表面和薄膜包封体3的上表面，并于镍/金层17的上表面开设绝缘薄膜层Ⅰ开口511，绝缘薄膜层Ⅰ开口511的尺寸不大于芯片表面钝化层开口151、芯片表面钝化层开口251的尺寸，其横截面的形状呈圆形或四边形、六边形等多边形。再布线金属层41形成于绝缘薄膜层Ⅰ51的上表面并填充绝缘薄膜层Ⅰ开口511。绝缘薄膜层Ⅰ开口511内也可以植入铜等具有导电功能的金属柱。再布线金属层41通过镍/金层17分别与芯片电极13、芯片电极23实现电性连接。绝缘薄膜层Ⅰ开口511内也可以植入铜等具有导电功能的金属柱，该金属柱连接再布线金属层41与镍/金层17，实现电性连接。再布线金属层41可以为单层，如图3A所示，芯片单体10和芯片单体20相邻处的部分再布线金属层41同时连接芯片单体10和芯片单体20，使芯片单体10和芯片单体20之间实现电性连接。在实际封装结构中，若芯片单体的个数在三个或三个以上，不相邻但相关联的两个或两个以上芯片电极之间也可以通过再布线金属层实现电性连接。在再布线金属层41的最外层设有若干个输入/输出端411，输入/输出端411的个数、位置、形状等参数根据实际需要设置。可以在输入/输出端411处形成连接件6，连接件6可以是焊球凸点、焊块或其它金属连接件，图3B中以连接件6是焊球凸点为例，示出了芯片单体10、芯片单体20与薄膜包封体3、焊球凸点的位置关系的正面示意图，可见芯片单体10、芯片单体20设置于薄膜包封体3的内部，其前后左右四个面及背面均得到物理和电气保护，提升了其可靠性。
薄膜包封体3的背面设置硅材质的硅基加强板7，不仅进一步加强了薄膜包封体3的强度，减小了整个封装结构的翘曲度，而且加强了芯片单体10、芯片单体20的散热性能，也有助于提高封装产品的可靠性。
实施例三，参见图4
实施例三的封装结构与实施例一、实施例二类似，区别在于：再布线金属层41也可以为两层或两层以上形成复数层再布线工艺层，以实现多层的扇出封装结构。如图4所示。复数层再布线工艺层以三层示例，包括再布线金属层41、再布线金属层43、再布线金属层45，以满足多信息连通，而绝缘薄膜层Ⅱ52也为多层，与复数层再布线工艺层匹配，分别设置在其中，起绝缘、保护、加固等作用。绝缘薄膜层Ⅱ52的材质一般为环氧树脂、聚酰亚胺等高分子有机绝缘材料。在复数层再布线工艺层的最外层设有输入/输出端，输入/输出端的个数根据实际需要设置。在复数层再布线工艺层4的输入/输出端处形成连接件6，连接件6可以是焊球凸点、焊块或其它金属连接件。
本实用新型一种芯片嵌入式封装不限于上述优选实施例，本实用新型的芯片单体10、芯片单体20以IC芯片为例，由于其能有效地减少体厚度，提高封装的灵活性，在薄型和微型化应用方面的优点非常显著，以及其较好的散热性能，这种封装的应用也可以扩展到许多不同的领域，如无线、光学等等，但不局限于此，任何本领域技术人员在不脱离本实用新型的精神和范围内，依据本实用新型的技术实质对以上实施例所作的任何修改、等同变化及修饰，均落入本实用新型权利要求所界定的保护范围内。

Claims (8)

1.一种芯片嵌入式封装结构，其包括上表面附有芯片电极（13）及相应电路布局的芯片单体（10），所述芯片单体（10）的芯片本体（11）的上表面覆盖芯片表面钝化层（15）并开设有芯片表面钝化层开口（151），芯片电极（13）的上表面露出芯片表面钝化层开口（151），
其特征在于：还包括薄膜包封体（3），一个或一个以上所述芯片单体（10）由背面嵌入薄膜包封体（3）内，在所述芯片表面钝化层开口（151）内填充先形成镍层再形成金层的镍/金层（17），在所述芯片单体（10）的上表面和薄膜包封体（3）的上表面覆盖绝缘薄膜层Ⅰ（51），并于所述镍/金层（17）的上表面开设绝缘薄膜层Ⅰ开口（511），在绝缘薄膜层Ⅰ（51）的上表面形成再布线金属层（41）和绝缘薄膜层Ⅱ（52），所述再布线金属层（41）填充绝缘薄膜层Ⅰ开口（511），所述再布线金属层（41）通过镍/金层（17）与每一所述芯片电极（13）实现电性连接，并选择性地实现两个以上关联的所述芯片电极之间的电性连接，在再布线金属层（41）的最外层设有输入/输出端（411），所述绝缘薄膜层Ⅱ（52）覆盖再布线金属层（41）并露出输入/输出端（411），在所述输入/输出端（411）处形成连接件（6），所述薄膜包封体（3）的背面设置硅基加强板。
2.根据权利要求1所述的一种芯片嵌入式封装结构，其特征在于：所述再布线金属层（41）的输入/输出端（411）设置于芯片单体（10）的垂直区域的外围。
3.根据权利要求1或2所述的一种芯片嵌入式封装结构，其特征在于：所述再布线金属层（41）为单层或多层。
4.根据权利要求1所述的一种芯片嵌入式封装结构，其特征在于：所述绝缘薄膜层Ⅰ开口（511）的尺寸不大于芯片表面钝化层开口（151）的尺寸。
5.根据权利要求1或4所述的一种芯片嵌入式封装结构，其特征在于：所述绝缘薄膜层Ⅰ开口（511）内植入金属柱，所述金属柱连接再布线金属层与镍/金层。
6.根据权利要求1所述的一种芯片嵌入式封装结构，其特征在于：所述硅基加强板（7）的厚度不大于200微米。
7.根据权利要求6所述的一种芯片嵌入式封装结构，其特征在于：所述硅基加强板（7）的厚度范围50～100微米。
8.根据权利要求1所述的一种芯片嵌入式封装结构，其特征在于：所述连接件（6）是焊球凸点、焊块或金属块。
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CN108231606A (zh) * 2016-11-29 2018-06-29 Pep创新私人有限公司 芯片封装方法及封装结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105304605A (zh) * 2015-11-20 2016-02-03 江阴长电先进封装有限公司 一种芯片嵌入式封装结构及其封装方法
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