KR101912290B1 - 팬-아웃 반도체 패키지 - Google Patents

팬-아웃 반도체 패키지 Download PDF

Info

Publication number
KR101912290B1
KR101912290B1 KR1020170166561A KR20170166561A KR101912290B1 KR 101912290 B1 KR101912290 B1 KR 101912290B1 KR 1020170166561 A KR1020170166561 A KR 1020170166561A KR 20170166561 A KR20170166561 A KR 20170166561A KR 101912290 B1 KR101912290 B1 KR 101912290B1
Authority
KR
South Korea
Prior art keywords
layer
fan
semiconductor package
out semiconductor
disposed
Prior art date
Application number
KR1020170166561A
Other languages
English (en)
Inventor
이정일
이정호
김진수
조봉주
Original Assignee
삼성전기 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기 주식회사 filed Critical 삼성전기 주식회사
Priority to KR1020170166561A priority Critical patent/KR101912290B1/ko
Priority to US15/988,893 priority patent/US10453788B2/en
Priority to TW107118669A priority patent/TWI674651B/zh
Application granted granted Critical
Publication of KR101912290B1 publication Critical patent/KR101912290B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586—Insulating layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 개시는 복수의 절연층, 상기 복수의 절연층에 배치된 복수의 배선층, 및 상기 복수의 절연층을 관통하며 상기 복수의 배선층을 전기적으로 연결하는 복수의 접속비아층을 포함하며, 바닥면에 스타퍼층이 배치된 리세스부를 갖는 프레임; 접속패드와 상기 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 비활성면이 상기 스타퍼층과 연결되도록 상기 리세스부에 배치된 반도체칩; 상기 반도체칩의 적어도 일부를 덮으며, 상기 리세스부의 적어도 일부를 채우는 봉합재; 및 상기 프레임 및 상기 반도체칩의 활성면 상에 배치되며, 상기 프레임의 복수의 배선층 및 상기 반도체칩의 접속패드를 전기적으로 연결시키는 재배선층을 포함하는 연결부재; 를 포함하며, 상기 리세스부는 서로 다른 경사각을 갖는 복수의 벽면을 포함하는, 팬-아웃 반도체 패키지에 관한 것이다.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지, 예를 들면, 전기연결구조체를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
이에 부합하기 위하여 제안된 반도체 패키지 기술 중의 하나가 팬-아웃 반도체 패키지이다. 팬-아웃 패키지는 접속단자를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
본 개시의 여러 목적 중 하나는 블라인드 리세스부를 갖는 프레임를 도입하여 반도체칩을 배치하되, 블라인드 리세스부의 벽면의 기울기를 제어하여 공정 최적화가 가능한 팬-아웃 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 다단 드라이 필름을 이용하여 블라인드 리세스부를 가공하여 벽면의 기울기를 제어하는 것이다.
예를 들면, 일례에 따른 팬-아웃 반도체 패키지는 복수의 절연층, 상기 복수의 절연층에 배치된 복수의 배선층, 및 상기 복수의 절연층을 관통하며 상기 복수의 배선층을 전기적으로 연결하는 복수의 접속비아층을 포함하며, 바닥면에 스타퍼층이 배치된 리세스부를 갖는 프레임; 접속패드와 상기 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 비활성면이 상기 스타퍼층과 연결되도록 상기 리세스부에 배치된 반도체칩; 상기 반도체칩의 적어도 일부를 덮으며, 상기 리세스부의 적어도 일부를 채우는 봉합재; 및 상기 프레임 및 상기 반도체칩의 활성면 상에 배치되며, 상기 프레임의 복수의 배선층 및 상기 반도체칩의 접속패드를 전기적으로 연결시키는 재배선층을 포함하는 연결부재; 를 포함하며, 상기 리세스부는 서로 다른 경사각을 갖는 복수의 벽면을 포함하는 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 블라인드 리세스부를 갖는 프레임를 도입하여 반도체칩을 배치하되 블라인드 리세스부의 벽면의 기울기를 제어하여 공정 최적화가 가능한 팬-아웃 반도체 패키지를 제공할 수 있다. 예를 들면, 본 개시에 따른 팬-아웃 반도체 패키지는 봉합재의 충진성을 개선하여 보이드 발생을 낮출 수 있으며, 이와 함께 반도체칩의 실장 안정성도 도모할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 BGA 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 BGA 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11a 내지 도 11d는 도 9의 팬-아웃 반도체 패키지의 제조 과정을 개략적으로 나타낸 공정도다.
도 12는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 13은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 14는 도 13의 팬-아웃 반도체 패키지의 개략적인 Ⅱ-Ⅱ' 절단 평면도다.
도 15a 내지 도 15c는 도 13의 팬-아웃 반도체 패키지의 제조 과정을 개략적으로 나타낸 공정도다.
도 16은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 마더보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID: Photo Imageable Dielectric)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 갖는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 BGA 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 BGA 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 BGA 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 BGA 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 BGA 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 BGA 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 BGA 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 BGA 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 BGA 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 BGA 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 BGA 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, BGA 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 BGA 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 스타퍼층에 의한 블라인드 리세스부를 갖는 프레임를 도입하여 제조된 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 제1측이 스타퍼층(112aD)으로 덮이며 제1측의 반대측인 제2측이 개구된 블라인드 형태의 리세스부(110H)를 갖는 프레임(110), 접속패드(120P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 가지며 비활성면이 스타퍼층(112aD)에 부착되도록 리세스부(110H)에 배치된 반도체칩(120), 프레임(110) 및 반도체칩(120) 각각의 적어도 일부를 봉합하며 리세스부(110H)의 적어도 일부를 채우는 봉합재(130), 및 프레임(110) 및 반도체칩(120)의 활성면 상에 배치된 연결부재(140)를 포함한다. 프레임(110)는 접속비아층(113a, 113b, 113c)를 통하여 서로 전기적으로 연결된 배선층(112a, 112b, 112c, 112d)을 포함하고, 연결부재(140)는 접속비아(143)를 통하여 서로 전기적으로 연결된 재배선층(142)을 포함하며, 배선층(112a, 112b, 112c, 112d)은 재배선층(142)을 통하여 반도체칩(120)의 접속패드(120P)와 전기적으로 연결된다.
또한, 필요에 따라서 연결부재(140) 상에 배치되며 연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부를 갖는 제1패시베이션층(151), 프레임(110) 상에 배치되며 프레임(110)의 배선층(112c)의 적어도 일부를 노출시키는 개구부를 갖는 제2패시베이션층(152), 제1패시베이션층(151)의 개구부 상에 배치되며 노출된 재배선층(142)과 전기적으로 연결된 언더범프금속층(160), 및 언더범프금속층(160) 상에 배치되어 언더범프금속층(160)을 통하여 노출된 재배선층(142)과 전기적으로 연결된 전기연결구조체(170)를 더 포함한다.
한편, 프레임(110)의 리세스부(110H)는 서로 다른 경사각을 갖는 복수의 벽면(110H1, 110H2)을 포함한다. 구체적으로, 복수의 벽면은 제1경사각(θ1)을 갖는 제1벽면(110H1)과 제1경사각(θ1)보다 큰 제2경사각(θ2)을 갖는 제2벽면(110H2)을 포함한다. 제1벽면(110H1)은 제2벽면(110H2)보다 연결부재(140)에 가깝게 배치된다. 제1경사각(θ1)은 예각, 즉 0°초과 90°미만일 수 있다. 제2경사각(θ2)은 직각, 즉 대략 90°일 수 있다. 본 개시에서 말하는 직각은 완전한 90°뿐만 아니라, 공정상의 이유로 약간의 오차가 생기는, 예컨대 대략 85°내지 95°정도인 것을 의미한다. 이와 같이, 제1벽면(110H1)이 대략 예각을 갖는 경우에는 봉합재(130)로 리세스부(110H)를 충전할 때 충진성이 높아져 보이드 발생 우려가 감소하며, 제2벽면(110H2)이 대략 직각을 갖는 경우에는 리세스부(110H)의 바닥면에 글래스 풋(glass foot)의 잔사가 남는 것을 방지할 수 있는바 반도체칩(120)이 리세스부(110H)에 배치될 때 잔사 때문에 기울어지는 것을 방지할 수 있어 실장 안정성이 높아진다. 일례의 경우 특히 하측 벽면인 제2벽면(110H2)이 대략 수직인바, 반도체칩(120)의 실장 안정성의 개선에 더욱 초점을 맞출 수 있다.
이하, 일례에 따른 팬-아웃 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(110)는 구체적인 재료에 따라 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 또한, 프레임(110)는 배선층(112a, 112b, 112c, 112d)과 접속비아층(113a, 113b, 113c)를 포함하는바 연결부재로의 역할을 수행할 수도 있다. 프레임(110)는 반도체칩(120)의 비활성면 상에 배치되는 배선층(112c)을 포함하는바, 별도의 백사이드 배선층의 형성 공정 없이도 반도체칩(120)을 위한 백사이드 배선층을 제공할 수 있다. 프레임(110)는 스타퍼층(112aD)을 스타퍼로 형성된 블라인드 형태의 리세스부(110H)를 가지며, 반도체칩(120)은 스타퍼층(112aD)에 비활성면이 다이부착필름(DAF: Die Attach Film)과 같은 공지의 접착부재(125) 등을 매개로 부착된다. 리세스부(110H)는 후술하는 바와 같이 샌드 블라스트 공정을 통하여 형성될 수 있으며, 상술한 바와 같이 서로 다른 경사각을 갖는 복수의 벽면(110H1, 110H2)을 포함한다.
프레임(110)는 제1절연층(111a), 제1절연층(111a)의 제1측에 배치된 제1배선층(112a), 제1절연층(111a)의 제2측에 배치된 제2배선층(112b), 제1절연층(111a)의 제1측에 배치되어 제1배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3배선층(112c), 제1절연층(111a)의 제2측에 배치되어 제2배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4배선층(112d)을 포함한다. 또한, 제1절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 제1접속비아층(113a), 제2절연층(112b)을 관통하며 제1 및 제3배선층(112a, 112c)을 전기적으로 연결하는 제2접속비아층(113b), 및 제3절연층(111c)을 관통하며 제2 및 제4배선층(112b, 112d)을 전기적으로 연결하는 제3접속비아층(113c)를 포함한다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)은 서로 전기적으로 연결되며, 각각 반도체칩(120)의 접속패드(120P)와 전기적으로 연결된다.
스타퍼층(112aD)은 제1절연층(111a)의 제1측에 배치되며, 제1측이 제2절연층(112b)으로 덮이되 제1측의 반대측인 제2측 표면의 적어도 일부가 리세스부(110H)에 의하여 노출된다. 리세스부(110H)는 제1 및 제3절연층(111a, 111c)을 관통하며, 제2절연층(111b)은 관통하지 않는다. 제1 및 제3절연층(111a, 111c)에 형성된 리세스부(110H)의 벽면은 서로 실질적으로 동일한 기울기를 가진다. 스타퍼층(112aD)은 제1절연층(111a)과 접하는 테두리 영역의 두께가 리세스부(110H)에 의하여 제1절연층(111a)으로부터 노출된 영역의 두께 보다 두꺼울 수 있다. 이는 샌드 블라스트 공정 과정에서 노출된 영역 역시 일부 제거될 수 있기 때문이다.
한편, 스타퍼층(112aD)은 티타늄(Ti), 구리(Cu) 등과 같은 금속을 포함하는 금속판일 수 있으나, 이에 한정되는 것은 아니며, 구리(Cu)와 같은 금속보다 샌드 블라스트(Sand blast) 공정에 있어서 에칭율(Etch rate)이 낮은 재료를 포함할 수 있다. 예를 들면, 스타퍼층(112aD)은 절연물질을 포함하는 절연필름일 수 있다. 보다 구체적으로는, 스타퍼층(112aD)은 감광성 폴리머를 포함하는, 예컨대 드라이 필름 포토레지스트(DFR: Dry Film Photo-resist)일 수 있으나, 이에 한정되는 것은 아니다. 스타퍼층(112aD)으로 DFR과 같은 에칭율이 매우 작은 물질을 사용함으로써, 샌드 블라스트 가공시 에칭될 부분과의 선택비를 극대화함으로써 가공 공정 마진을 향상시킬 수 있고, 그 결과 보다 효과적으로 공정 최적화가 가능하다.
절연층(111a, 111b, 111c)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 유리섬유 등을 포함하는 프리프레그와 같은 강성이 높은 자재를 사용하면, 프레임(110)를 패키지(100A)의 워피지 제어를 위한 지지부재로도 활용 할 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 절연수지가 무기필러와 함께 유리섬유에 함침된, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 무기필러 및 절연수지를 포함하는 ABF 필름 또는 PID 필름일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1접속비아층(113a)는 제2 및 제3절연층(111b, 111c)을 관통하는 제2및 제3접속비아층(113b, 113c)보다 직경이 클 수 있다.
배선층(112a, 112b, 112c, 112d)은 반도체칩(120)의 접속패드(120P)를 재배선할 수 있으며, 재배선층(142)과 함께 이들을 전기적으로 연결할 수 있다. 배선층(112a, 112b, 112c, 112d) 각각의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112a, 112b, 112c, 112d)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 각종 패드패턴을 포함한다.
배선층(112a, 112b, 112c, 112d)의 두께는 연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 프레임(110)는 기판 공정으로 형성될 수 있는바 배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 연결부재(140)는 반도체 공정으로 형성될 수 있는바 재배선층(142)은 박형화를 위하여 보다 상대적으로 작은 사이즈로 형성할 수 있다.
접속비아층(113a, 113b, 113c)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c, 112d)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 접속비아층(113a, 113b, 113c) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 접속비아층(113a, 113b, 113c)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 제1접속비아층(113a)는 원기둥 단면 형상이나 모래시계 단면 형상을 가질 수 있고, 제2 및 제3접속비아층(113b, 113c)는 테이퍼 단면 형상을 가질 수 있다. 이때, 제2 및 제3접속비아층(113b, 113c)는 제1절연층(111a)을 기준으로 서로 반대 방향의 테이퍼 단면 형상을 가질 수 있다.
반도체칩(120)은 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 반도체칩(120)은, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니다. 또한, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩일 수 있으나, 이에 한정되는 것은 아니다.
반도체칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있으며, 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(120P)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 사용할 수 있다. 바디 상에는 접속패드(120P)를 노출시키는 패시베이션막이 형성될 수 있으며, 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막 등이 더 배치될 수도 있다. 반도체칩(120)은 각각 베어 다이(bare die)일 수 있으나, 필요에 따라서는, 활성면 상에 재배선층이 더 형성될 수 있다.
반도체칩(120)은 각각 접속패드(120P) 상에 배치되어 이와 연결된 범프(120B)를 포함할 수 있다. 범프(120B)는 구리(Cu) 등의 금속재질일 수도 있고, 솔더 재질일 수도 있다. 후술하는 공정에서 알 수 있듯이, 일례에 따른 팬-아웃 반도체 패키지(100A)는 그라인딩 공정을 거치는바, 프레임(110)의 제4배선층(112d)의 재배선층(142)과 연결되는 표면은 반도체칩(120)의 범프(120B)의 재배선층(142)과 연결되는 표면과 동일 레벨에 위치할 수 있다. 동일 레벨은 공정 오차에 따른 미세한 차이를 포함한 개념이다. 따라서, 범프(120B)를 재배선층(142)과 연하는 접속비아(143)의 높이와 제4배선층(112d)을 재배선층(142)꽈 연결하는 접속비아(143)의 높이는 동일할 수 있다. 역시, 동일하다는 것은 공정 오차에 따른 미세한 차이를 포함한 개념이다. 연결부재(140)가 형성되는 면이 평탄하면 절연층(141)을 평탄하게 형성할 수 있는바, 재배선층(142)이나 접속비아(143) 등을 보다 미세하게 형성할 수 있다.
봉합재(130)는 프레임(110), 반도체칩(120) 등을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 프레임(110), 반도체칩(120) 등의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 프레임(110) 및 반도체칩(120)의 활성면을 덮을 수 있으며, 리세스부(110H)의 벽면과 반도체칩(120)의 측면 사이의 공간을 채울 수 있다. 봉합재(130)가 리세스부(110H)를 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
봉합재(130)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Encapsulant: PIE) 수지를 사용할 수도 있다.
연결부재(140)는 반도체칩(120)의 접속패드(120P)를 재배선할 수 있으며, 프레임(110)의 배선층(112a, 112b, 112c, 112d)을 반도체칩(120)의 접속패드(120P)와 전기적으로 연결할 수 있다. 연결부재(140)를 통하여 다양한 기능을 갖는 수십 수백만 개의 반도체칩(120)의 접속패드(120P)가 재배선 될 수 있으며, 전기연결구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결부재(140)는 프레임(110) 및 반도체칩(120)의 활성면 상에 배치된 절연층(141)과 절연층(141) 상에 배치된 재배선층(142)과 절연층(141)을 관통하며 접속패드(120P)와 제4배선층(112d)과 각층의 재배선층(142)을 연결하는 접속비아(143)를 포함한다. 연결부재(140)의 절연층과 재배선층과 비아층은 보다 많은 수의 층으로, 또는 보다 적은 수의 층으로 구성될 수 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 각각 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 갖는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 접속비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있다.
재배선층(142)은 실질적으로 접속패드(120P)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 각종 패드패턴을 포함할 수 있다.
접속비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(120P), 제4배선층(112d) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 접속비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 접속비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 테이퍼 단면 형상 등을 가질 수 있다.
제1패시베이션층(151)은 연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1패시베이션층(151)은 연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 제1패시베이션층(151)에 수십 내지 수백 만개 형성될 수 있다. 제1패시베이션층(151)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다.
제2패시베이션층(152)은 프레임(110)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제2패시베이션층(152)은 프레임(110)의 제3배선층(112c)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 제2패시베이션층(152)에 수십 내지 수백 만개 형성될 수 있다. 제2패시베이션층(152)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다.
언더범프금속층(160)은 전기연결구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)은 패시베이션층(151)의 개구부를 통하여 노출된 연결부재(140)의 재배선층(142)과 연결된다. 언더범프금속층(160)은 패시베이션층(151)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결구조체(170)는 팬-아웃 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 전기연결구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결구조체(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속패드(120P)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결구조체(170)가 솔더볼인 경우, 전기연결구조체(170)는 언더범프금속층(160)의 패시베이션층(151)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
전기연결구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
한편, 도면에는 도시하지 않았으나, 필요에 따라서는 리세스부(110H)의 벽면에 방열 및/또는 전자파 차폐 목적으로 금속박막을 형성할 수 있다. 또한, 필요에 따라서는 리세스부(110H) 내에 서로 동일하거나 상이한 기능을 수행하는 복수의 반도체칩(120)을 배치할 수도 있다. 또한, 필요에 따라서는 리세스부(110H) 내에 별도의 수동부품, 예컨대 인덕터나 커패시터 등을 배치할 수도 있다. 또한, 필요에 따라서는 패시베이션층(151, 152) 표면 상에 수동부품, 예컨대 인덕터나 커패시터 등을 포함하는 표면실장(SMT) 부품을 배치할 수도 있다.
도 11a 내지 도 11d는 도 9의 팬-아웃 반도체 패키지의 제조 과정을 개략적으로 나타낸 공정도다.
도 11a을 참조하면, 먼저, 동박적층판(CCL: Copper Clad Laminated) 등을 이용하여 제1절연층(111a)을 준비하고, 제1절연층(111a)에 공지의 도금 공정을 이용하여 제1 및 제2배선층(112a, 112b)과 제1접속비아층(113a)를 형성한다. 제1접속비아층(113a)를 위한 비아홀은 기계적 드릴 및/또는 레이저 드릴 등을 이용하여 형성할 수 있다. 또한, 제1절연층(111a)에 DFR 등을 라미네이션하고 패터닝하는 방법 등으로 스타퍼층(112aD)을 형성한다. 다음으로, 제1절연층(111a)의 양면에 제2 및 제3절연층(111b, 111c)을 형성한다. 제2 및 제3절연층(111b, 111c)은 ABF 등을 라미네이션하고 경화하는 방법으로 형성할 수 있다. 다음으로, 제2 및 제3절연층(111b, 111c)에 각각 공지의 도금 공정을 이용하여 제3및 제4배선층(112c, 112d)과 제2 및 제3접속비아층(113a, 113b)를 형성한다. 제2 및 제3접속비아층(113b, 113c)를 위한 비아홀 역시 기계적 드릴 및/또는 레이저 드릴 등을 이용하여 형성할 수 있다. 일련의 과정으로 준비된 프레임(110)의 제1측에 제2패시베이션층(152)을 부착하고, 제2패시베이션층(152) 상에 절연층(201)과 금속층(202)을 포함하는, 예컨대 DCF 등의 캐리어 필름(200)을 부착한다. 제2패시베이션층(152)은 GCP 자재를 이용하여 도입할 수 있으나, 이에 한정되는 것은 아니다.
도 11b를 참조하면, 다음으로, 다단으로 적층된 드라이 필름(251, 252)을 프레임(110)의 타측에 부착하고, 샌드 블라스트를 이용하여 제1 및 제3절연층(111a, 111c)을 관통하는 리세스부(110H)를 형성한다. 이때 스타퍼층(112aD)은 스타퍼(stopper)로 기능하며, 다단으로 적층된 드라이 필름(251, 252)은 가이드(Guide)로 기능한다. 드라이 필름(251, 252)을 이중으로 도포하고, 구경이 다르도록 노광 공정을 두 번 반복하여 한 번에 현상하면, 드라이 필름 마스크가 네가티브 슬롭의 투 스텝 구조를 갖게 되어, 리세스부(110H)의 테이퍼의 각도를 수직에 가깝게 개선할 수 있다. 이를 일반적인 테이퍼를 형성하는 공정과 결합하여 앞이나 뒤에 배치하여 가공하게 되면 일례에 따른 팬-아웃 반도체 패키지(100A)에서와 같이 리세스부(110H)의 벽면이 예컨대 예각을 갖는 제1벽면(110H1)과 직각을 갖는 제2벽면(110H2)으로 구성되거나, 후술하는 다른 일례에 따른 팬-아웃 반도체 패키지(100B)에서와 같이 리세스부(110H)의 벽면이 예컨대 직각을 갖는 제3벽면(110H3)과 예각을 갖는 제4벽면(110H4)으로 구성될 수 있다. 리세스부(110H)를 형성한 후에는 드라이 필름(251, 252)을 제거하고, 스타퍼층(112aD)에 반도체칩(120)을 비활성면이 부착되도록 리세스부(110H)에 배치한다. 부착에는 다이부착필름(DAF)과 같은 공지의 접착부재(125)를 이용할 수 있다. 한편, 반도체칩(120)은 접속패드(120P)에 구리 필라(Cu Pillar)와 같은 범프(120B)를 형성된 상태로 부착할 수 있다.
도 11c을 참조하면, 다음으로, 봉합재(130)를 이용하여 프레임(110)와 반도체칩(120)의 적어도 일부를 봉합한다. 봉합재(130)는 ABF 등을 라미네이션한 후 경화하는 방법으로 형성할 수 있다. 그 후, 제4배선층(112d)의 표면과 범프(120B)의 표면이 노출되도록 봉합재(130)를 그라인딩(Grinding) 한다. 그라인딩에 의하여 봉합재(130)의 표면이 평평해지며, 범프(120B)의 표면과 제4배선층(112d)의 표면이 봉합재(130)로부터 노출되게 된다. 다음으로, 봉합재(130) 상에 PID를 도포 및 경화하여 절연층(141)을 형성하고, 도금 공정으로 재배선층(142)과 접속비아(143)를 형성한다.
도 11d를 참조하면, 상술한 절연층(141)과 재배선층(142)과 접속비아(143)를 설계에 따라서 보다 많은 층수로 형성한다. 일련의 과정으로 연결부재(140)가 형성된다. 다음으로, 연결부재(140) 상에 제1패시베이션층(151)을 ABF 등을 라미네이션한 후 경화하여 형성하고, 캐리어 필름(200)은 제거한다. 다음으로, 공지의 메탈화 방법으로 언더범프금속층(160)을 형성하고, 솔더볼 등을 이용한 리플로우 공정 등으로 전기연결구조체(170)를 형성한다. 일련의 과정을 통하여 일례에 따른 팬-아웃 반도체 패키지(100A)가 제조된다.
도 12는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)는 프레임(110)의 리세스부(110H)가 제3경사각(θ3)을 갖는 제3벽면(110H3)과 제3경사각(θ3)보다 작은 제4경사각(θ4)을 갖는 제4벽면(110H4)을 포함한다. 제3벽면(110H3)은 제4벽면(110H4)보다 연결부재(140)에 가깝게 배치된다. 제3경사각(θ3)은 직각, 즉 대략 90°일 수 있다. 제4경사각(θ4)은 예각, 즉 0°초과 90°미만일 수 있다. 본 개시에서 말하는 직각은 완전한 90°뿐만 아니라, 공정상의 이유로 약간의 오차가 생기는, 예컨대 대략 85°내지 95°정도인 것을 의미한다. 이와 같이, 제3벽면(110H3)이 대략 직각을 갖는 경우에는 리세스부(110H)의 바닥면에 글래스 풋(glass foot)의 잔사가 남는 것을 방지할 수 있는바 반도체칩(120)이 리세스부(110H)에 배치될 때 잔사 때문에 기울어지는 것을 방지할 수 있어 실장 안정성이 높아지며, 제4벽면(110H4)이 대략 예각을 갖는 경우에는 봉합재(130)로 리세스부(110H)를 충전할 때 충진성이 높아져 보이드 발생 우려가 감소한다. 다른 일례의 경우 특히 하측 벽면인 제4벽면(110H4)이 대략 예각인바, 봉합재(130)의 충진성 개선에 더욱 초점을 맞출 수 있다. 그 외에 다른 내용이나 제조 방법은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 13은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 14는 도 13의 팬-아웃 반도체 패키지의 개략적인 Ⅱ-Ⅱ' 절단 평면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100C)는 제1측이 스타퍼층(112bD)으로 덮이며 제1측의 반대측인 제2측이 개구된 블라인드 형태의 리세스부(110H)를 갖는 프레임(110), 접속패드(120P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 가지며 비활성면이 스타퍼층(112bD)에 부착되도록 리세스부(110H)에 배치된 반도체칩(120), 프레임(110) 및 반도체칩(120) 각각의 적어도 일부를 봉합하며 리세스부(110H)의 적어도 일부를 채우는 봉합재(130), 및 프레임(110)와 봉합재(130)와 반도체칩(120)의 활성면 상에 배치된 연결부재(140)를 포함한다. 또한, 연결부재(140) 상에 배치되며 연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층(150), 패시베이션층(150)의 개구부 상에 배치되며 노출된 재배선층(142)과 전기적으로 연결된 언더범프금속층(160), 및 언더범프금속층(160) 상에 배치되어 언더범프금속층(160)을 통하여 노출된 재배선층(142)과 전기적으로 연결된 전기연결구조체(170)를 포함할 수 있다. 접속패드(120P) 및 배선층(112c) 상에는 각각 구리 포스트(Cu Post)와 같은 범프(120B, 130B)가 형성될 수 있으며, 이들은 봉합재(130)로 봉합될 수 있다. 후술하는 그라인딩 공정에 의하여, 범프(120B, 130B)의 연결부재(140)와 접하는 면은 봉합재(130)의 연결부재(140)와 접하는 면과 실질적으로 동일 레벨에 있을 수 있다.
프레임(110)는 제1절연층(111a), 제1절연층(111a)에 일면이 노출되도록 매립된 제1배선층(112a), 제1절연층(111a)의 제1배선층(112a)이 매립된측의 반대측 상에 배치된 제2배선층(112b), 제1절연층(111a) 상에 배치되며 제2배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3배선층(112c)을 포함한다. 제1 내지 제3배선층(112a, 112b, 112c)은 제1 및 제2절연층(111a, 111b)을 각각 관통하는 제1 및 제2접속비아층(113a, 113b)를 통하여 전기적으로 연결되며, 재배선층(142) 등을 통하여 접속패드(120P)와 전기적으로 연결된다. 제1 및 제2접속비아층(113a, 113b)는 서로 동일한 방향의 테이퍼 단면 형상을 가진다. 제1 내지 제3배선층(112a, 112b, 112c)는 유사한 이유로 재배선층(142) 보다 두께가 두꺼울 수 있다. 제1배선층(112a)의 노출된 일면과 제1절연층(111a)의 제1배선층(111a)을 노출시키는 일면은 후술하는 공정상의 이유로 단차를 가질 수 있다.
스타퍼층(112bD)은 제1절연층(111a)의 제1배선층(112a)이 매립된측의 반대측 상에 배치된다. 스타퍼층(112bD)의 테두리 영역은 제2절연층(111b)으로 덮이되 테두리 영역을 제외한 영역의 표면의 적어도 일부가 리세스부(110H)에 의하여 노출된다. 리세스부(110H)는 제2절연층(111b)을 관통하며 제1절연층(111a)은 관통하지 않을 수 있다. 스타퍼층(112bD)의 제2절연층(111b)으로 덮인 테두리 영역의 두께는 리세스부(110H)에 의하여 제2절연층(111b)으로부터 노출된 영역보다 두께가 두꺼울 수 있다. 이는 샌드 블라스트 공정 과정에서 표면의 일부가 제거될 수 있기 때문이다.
한편, 프레임(110)의 리세스부(110H)는 서로 다른 경사각을 갖는 복수의 벽면(110H1, 110H2)을 포함한다. 구체적으로, 복수의 벽면은 제1경사각(θ1)을 갖는 제1벽면(110H1)과 제1경사각(θ1)보다 큰 제2경사각(θ2)을 갖는 제2벽면(110H2)을 포함한다. 제1벽면(110H1)은 제2벽면(110H2)보다 연결부재(140)에 가깝게 배치된다. 제1경사각(θ1)은 예각, 즉 0°초과 90°미만일 수 있다. 제2경사각(θ2)은 직각, 즉 대략 90°일 수 있다. 본 개시에서 말하는 직각은 완전한 90°뿐만 아니라, 공정상의 이유로 약간의 오차가 생기는, 예컨대 대략 85°내지 95°정도인 것을 의미한다. 이와 같이, 제1벽면(110H1)이 대략 예각을 갖는 경우에는 봉합재(130)로 리세스부(110H)를 충전할 때 충진성이 높아져 보이드 발생 우려가 감소하며, 제2벽면(110H2)이 대략 직각을 갖는 경우에는 리세스부(110H)의 바닥면에 글래스 풋(glass foot)의 잔사가 남는 것을 방지할 수 있는바 반도체칩(120)이 리세스부(110H)에 배치될 때 잔사 때문에 기울어지는 것을 방지할 수 있어 실장 안정성이 높아진다. 다른 일례의 경우 특히 하측 벽면인 제2벽면(110H2)이 대략 수직인바, 반도체칩(120)의 실장 안정성의 개선에 더욱 초점을 맞출 수 있다.
한편, 다른 일례에 따른 팬-아웃 반도체 패키지(100C)와 같이 매립패턴(112a) 및 블라인드 리세스부(110H)를 갖는 프레임(110)를 도입하여 패키지(100)를 제조하기 위해서는 후술하는 ETS(Embedded Trace Substrate) 공정이 필요하며, 이 경우 프레임(110)를 제조할 때부터 연결부재(140)를 형성할 때까지 캐리어 기판(200)을 사용하기 때문에 패키지(100)를 제조하는 과정 중 처음부터 끝 공정까지 워피지 제어를 효율적으로 할 수 있다는 장점이 있으며, 중간에 별도의 캐리어를 추가로 부착할 필요가 없는바 코스트 저감 효과도 가진다. 또한, 매립패턴(112a)을 블라인드 리세스부(110H) 형성을 위한 스타퍼층(112bD)과 다른 레벨에 배치하는 경우, 즉 보다 하측에 배치시키는 경우, 그 자체가 반도체칩(120)을 기준으로 백사이드 배선층이 될 수 있는바, 용이하게 백사이드 배선층 도입이 가능하다는 장점이 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 15a 내지 도 15c는 도 13의 팬-아웃 반도체 패키지의 제조 과정을 개략적으로 나타낸 공정도다.
도 15a를 참조하면, 먼저, 절연층(201)의 양면에 복수의 금속층(202, 203)이 각각 배치된 캐리어 기판(200)을 이용하여 프레임(110)를 형성한다. 구체적으로, 캐리어 기판(200)의 외측 금속층(203)을 시드층으로 이용하여 각각 캐리어 기판(200)의 양면에 제1배선층(112a)을 도금 공정으로 형성하고, 이를 제1절연층(111a)으로 덮고, 레이저 드릴 등을 이용하여 제1절연층(111a)을 관통하는 비아홀을 형성한 후, 공지의 도금 공정으로 제2배선층(112b)과 제1접속비아층(113a)를 형성한다. 또한, DFR을 라미네이션하고 패터닝하는 방법 등으로 스타퍼층(112bD)을 형성한다. 그 후, 제1절연층(111a) 상에 제2절연층(111b)을 형성하고, 레이저 드릴 등을 이용하여 제2절연층(111b)을 관통하는 비아홀을 형성한 후, 공지의 도금 공정으로 제3배선층(112c)과 제2접속비아층(113b)를 형성한다. 다음으로, 다단으로 적층된 드라이 필름(251, 252)을 제2절연층(112b) 상에 부착하고, 샌드 블라스트를 제2절연층(111b)을 관통하는 리세스부(110H)를 형성한다. 이때 스타퍼층(112aD)은 스타퍼(stopper)로 기능하며, 다단으로 적층된 드라이 필름(251, 252)은 가이드(Guide)로 기능한다. 드라이 필름(251, 252)을 이중으로 도포하고, 구경이 다르도록 노광 공정을 두 번 반복하여 한 번에 현상하면, 드라이 필름 마스크가 네가티브 슬롭의 투 스텝 구조를 갖게 되어, 리세스부(110H)의 테이퍼의 각도를 수직에 가깝게 개선할 수 있다. 이를 일반적인 테이퍼를 형성하는 공정과 결합하여 앞이나 뒤에 배치하여 가공하게 되면 다른 일례에 따른 팬-아웃 반도체 패키지(100C)에서와 같이 리세스부(110H)의 벽면이 예컨대 예각을 갖는 제1벽면(110H1)과 직각을 갖는 제2벽면(110H2)으로 구성되거나, 후술하는 다른 일례에 따른 팬-아웃 반도체 패키지(100D)에서와 같이 리세스부(110H)의 벽면이 예컨대 직각을 갖는 제3벽면(110H3)과 예각을 갖는 제4벽면(110H4)으로 구성될 수 있다. 리세스부(110H)를 형성한 후에는 드라이 필름(251, 252)을 제거한다.
도 15b를 참조하면, 다음으로, 스타퍼층(112bD)에 반도체칩(120)을 비활성면이 부착되도록 리세스부(110H)에 배치한다. 부착에는 다이부착필름(DAF)과 같은 공지의 접착부재(125)를 이용할 수 있다. 한편, 반도체칩(120)의 접속패드(120P) 상에는 범프(120B)가 형성되어 있을 수 있다. 프레임(110)의 제3배선층(112c) 상에는 구리 포스트와 같은 범프(130B)를 형성한다. 그 후, 봉합재(130)를 이용하여 프레임(110)와 반도체칩(120)의 적어도 일부를 봉합한다. 봉합재(130)는 ABF 등을 라미네이션한 후 경화하는 방법으로 형성할 수 있다. 그 후, 그라인딩 공정을 수행하여 봉합재(130)의 일면과 범프(120B, 130B)의 일면이 동일 레벨에 위치하도록 편평하게 할 수 있다. 다음으로, 봉합재(130) 상에 PID를 도포 및 경화하여 절연층(141)을 형성하고, 도금 공정으로 재배선층(142) 및 접속비아(143)를 형성한다. 이때, 비아홀은 노광 및 현상을 이용하는 포토리소그래피 법으로 형성할 수 있다. 다음으로, 연결부재(140) 상에 패시베이션층(150)을 ABF 등을 라미네이션한 후 경화하여 형성한다.
도 15c를 참조하면, 다음으로, 제조된 패키지 전구체를 캐리어 기판(200)으로부터 분리한다. 분리는 금속층(202, 203) 사이가 분리되는 과정을 통해여 수행될 수 있다. 제1절연층(111a) 하면에 잔존하는 외곽 금속층(203)은 에칭 공정으로 제거할 수 있으며, 이때 제1절연층(111a) 하면과 제1배선층(112a) 하면 사이에 단차가 생길 수 있다. 다음으로, 필요에 따라서 패시베이션층(150)에 개구부를 형성하고, 그 위에 공지의 메탈화 방법으로 언더범프금속층(160)을 형성하고, 솔더볼 등을 이용한 리플로우 공정 등으로 전기연결구조체(170)를 형성한다. 언더범프금속층(160)과 전기연결구조체(170) 역시 캐리어 기판(200)에 부착된 상태로 제조될 수 있음은 물론이다. 일련의 과정을 통하여 일례에 따른 팬-아웃 반도체 패키지(100C)가 제조된다.
도 16은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100D)는 프레임(110)의 리세스부(110H)가 제3경사각(θ3)을 갖는 제3벽면(110H3)과 제3경사각(θ3)보다 작은 제4경사각(θ4)을 갖는 제4벽면(110H4)을 포함한다. 제3벽면(110H3)은 제4벽면(110H4)보다 연결부재(140)에 가깝게 배치된다. 제3경사각(θ3)은 직각, 즉 대략 90°일 수 있다. 제4경사각(θ4)은 예각, 즉 0°초과 90°미만일 수 있다. 본 개시에서 말하는 직각은 완전한 90°뿐만 아니라, 공정상의 이유로 약간의 오차가 생기는, 예컨대 대략 85°내지 95°정도인 것을 의미한다. 이와 같이, 제3벽면(110H3)이 대략 직각을 갖는 경우에는 리세스부(110H)의 바닥면에 글래스 풋(glass foot)의 잔사가 남는 것을 방지할 수 있는바 반도체칩(120)이 리세스부(110H)에 배치될 때 잔사 때문에 기울어지는 것을 방지할 수 있어 실장 안정성이 높아지며, 제4벽면(110H4)이 대략 예각을 갖는 경우에는 봉합재(130)로 리세스부(110H)를 충전할 때 충진성이 높아져 보이드 발생 우려가 감소한다. 다른 일례의 경우 특히 하측 벽면인 제4벽면(110H4)이 대략 예각인바, 봉합재(130)의 충진성 개선에 더욱 초점을 맞출 수 있다. 그 외에 다른 내용이나 제조 방법은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
삭제

Claims (22)

  1. 복수의 절연층, 상기 복수의 절연층에 배치된 복수의 배선층, 및 상기 복수의 절연층을 관통하며 상기 복수의 배선층을 전기적으로 연결하는 복수의 접속비아층을 포함하며, 바닥면에 스타퍼층이 배치된 리세스부를 갖는 프레임;
    접속패드와 상기 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 비활성면이 상기 스타퍼층과 연결되도록 상기 리세스부에 배치된 반도체칩;
    상기 반도체칩의 적어도 일부를 덮으며, 상기 리세스부의 적어도 일부를 채우는 봉합재; 및
    상기 프레임 및 상기 반도체칩의 활성면 상에 배치되며, 상기 프레임의 복수의 배선층 및 상기 반도체칩의 접속패드를 전기적으로 연결시키는 재배선층을 포함하는 연결부재; 를 포함하며,
    상기 리세스부는 서로 다른 경사각을 갖는 복수의 벽면을 포함하는,
    팬-아웃 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 리세스부의 벽면은 제1경사각을 갖는 제1벽면과 상기 제1경사각보다 큰 제2경사각을 갖는 제2벽면을 포함하며,
    상기 제1벽면은 상기 제2벽면보다 상기 연결부재에 가깝게 배치된,
    팬-아웃 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제1경사각은 예각이며,
    상기 제2경사각은 직각인,
    팬-아웃 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 리세스부의 벽면은 제3경사각을 갖는 제3벽면과 상기 제3경사각보다 작은 제4경사각을 갖는 제4벽면을 포함하며,
    상기 제3벽면은 상기 제4벽면보다 상기 연결부재에 가깝게 배치된,
    팬-아웃 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제3경사각은 직각이며,
    상기 제4경사각은 예각인,
    팬-아웃 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 리세스부의 벽면은 예각을 갖는 벽면과 직각을 갖는 벽면으로 구성된,
    팬-아웃 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 스타퍼층은 금속층이며,
    상기 복수의 배선층 중 적어도 하나의 배선층은 그라운드를 포함하며,
    상기 금속층은 상기 그라운드와 전기적으로 연결된,
    팬-아웃 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 복수의 절연층은 코어 절연층, 상기 코어 절연층의 하측에 배치된 하나 이상의 제1빌드업 절연층, 및 상기 코어 절연층의 상측에 배치된 하나 이상의 제2빌드업 절연층을 포함하며,
    상기 코어 절연층은 상기 제1 및 제2빌드업 절연층 각각 보다 두께가 두꺼운,
    팬-아웃 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제1빌드업 절연층의 층수와 상기 제2빌드업 절연층의 층수가 동일한,
    팬-아웃 반도체 패키지.
  10. 제 8 항에 있어서,
    상기 리세스부는 적어도 상기 코어 절연층을 관통하며, 상기 하나 이상의 제1 및 제2빌드업 절연층 중 적어도 하나의 빌드업 절연층을 관통하는,
    팬-아웃 반도체 패키지.
  11. 제 8 항에 있어서,
    상기 제1빌드업 절연층을 관통하는 제1접속바이와 상기 제2빌드업 절연층을 관통하는 제2접속비아는 서로 반대 방향으로 테이퍼진,
    팬-아웃 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 스타퍼층은 상기 리세스부에 의하여 노출된 영역의 두께가 노출되지 않는 테두리 영역의 두께보다 얇은,
    팬-아웃 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 스타퍼층은 상기 반도체칩의 비활성면 보다 평면적이 넓은,
    팬-아웃 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 리세스부의 바닥면은 상기 반도체칩의 비활성면 보다 평면적이 넓은,
    팬-아웃 반도체 패키지.
  15. 제 1 항에 있어서,
    상기 복수의 배선층 중 최하측 배선층은 하면이 노출되도록 상기 프레임의 내부에 매립된,
    팬-아웃 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 최하측 배선층의 노출된 하면은 상기 프레임의 하면과 단차를 갖는,
    팬-아웃 반도체 패키지.
  17. 제 1 항에 있어서,
    상기 반도체칩의 비활성면은 상기 스타퍼층에 접착부재를 통하여 부착된,
    팬-아웃 반도체 패키지.
  18. 제 1 항에 있어서,
    상기 반도체칩의 접속패드 상에는 금속범프가 배치되며,
    상기 금속범프의 상면은 상기 봉합재의 상면과 코플래너(coplanar)한,
    팬-아웃 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 프레임의 복수의 배선층 중 최상측의 배선층의 상면 또는 복수의 접속비아층 중 최상측 접속비아층의 상면은 상기 금속범프의 상면 및 상기 봉합재의 상면과 코플래너(coplanar)한,
    팬-아웃 반도체 패키지.
  20. 제 1 항에 있어서,
    상기 연결부재의 상측에 배치되며, 상기 재배선층의 적어도 일부를 노출시키는 개구부를 갖는 제1패시베이션층;
    상기 제1패시베이션층의 개구부 상에 배치되며, 상기 노출된 재배선층의 적어도 일부와 연결된 언더범프금속층; 및
    상기 제1패시베이션층의 상측에 배치되며, 상기 언더범프금속층과 연결된 전기연결구조체; 를 더 포함하는,
    팬-아웃 반도체 패키지.
  21. 제 20 항에 있어서,
    상기 프레임의 하측에 배치되며, 상기 복수의 배선층 중 최하측에 배치된 배선층의 적어도 일부를 노출시키는 개구부를 갖는 제2패시베이션층; 을 더 포함하는,
    팬-아웃 반도체 패키지.
  22. 제 1 항에 있어서,
    상기 복수의 배선층 중 적어도 하나는 상기 스타퍼층 보다 하측에 배치된,
    팬-아웃 반도체 패키지.
KR1020170166561A 2017-12-06 2017-12-06 팬-아웃 반도체 패키지 KR101912290B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170166561A KR101912290B1 (ko) 2017-12-06 2017-12-06 팬-아웃 반도체 패키지
US15/988,893 US10453788B2 (en) 2017-12-06 2018-05-24 Fan-out semiconductor package
TW107118669A TWI674651B (zh) 2017-12-06 2018-05-31 扇出型半導體封裝

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170166561A KR101912290B1 (ko) 2017-12-06 2017-12-06 팬-아웃 반도체 패키지

Publications (1)

Publication Number Publication Date
KR101912290B1 true KR101912290B1 (ko) 2018-10-29

Family

ID=64101166

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170166561A KR101912290B1 (ko) 2017-12-06 2017-12-06 팬-아웃 반도체 패키지

Country Status (3)

Country Link
US (1) US10453788B2 (ko)
KR (1) KR101912290B1 (ko)
TW (1) TWI674651B (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111199937A (zh) * 2018-11-19 2020-05-26 三星电子株式会社 半导体封装件
KR20200058775A (ko) * 2018-11-20 2020-05-28 삼성전자주식회사 패키지 모듈
KR20200117838A (ko) * 2019-04-04 2020-10-14 주식회사 네패스 반도체 패키지 및 그 제조 방법
US10840228B2 (en) 2019-02-14 2020-11-17 Samsung Electro-Mechanics Co., Ltd. Semiconductor package
CN114121987A (zh) * 2020-08-28 2022-03-01 爱思开海力士有限公司 半导体装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200035614A1 (en) * 2018-07-30 2020-01-30 Powertech Technology Inc. Package structure and manufacturing method thereof
DE102019117844A1 (de) 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte-schaltung-package und verfahren
US10790162B2 (en) * 2018-09-27 2020-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11043420B2 (en) * 2018-09-28 2021-06-22 Semiconductor Components Industries, Llc Fan-out wafer level packaging of semiconductor devices
KR102513087B1 (ko) * 2018-11-20 2023-03-23 삼성전자주식회사 팬-아웃 반도체 패키지
TW202109800A (zh) * 2019-08-15 2021-03-01 力成科技股份有限公司 具有微細間距矽穿孔封裝的扇出型封裝晶片結構以及扇出型封裝單元
KR20210076583A (ko) * 2019-12-16 2021-06-24 삼성전기주식회사 전자부품 내장기판
KR20210078951A (ko) * 2019-12-19 2021-06-29 삼성전기주식회사 전자부품 내장기판
JP7435306B2 (ja) * 2020-06-25 2024-02-21 Tdk株式会社 キャビティを有する回路基板及びその製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617193B1 (en) * 1997-04-30 2003-09-09 Hitachi Chemical Company, Ltd. Semiconductor device, semiconductor device substrate, and methods of fabricating the same
US5898223A (en) * 1997-10-08 1999-04-27 Lucent Technologies Inc. Chip-on-chip IC packages
JP2000156435A (ja) * 1998-06-22 2000-06-06 Fujitsu Ltd 半導体装置及びその製造方法
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
JP4926337B2 (ja) * 2000-06-28 2012-05-09 アバゴ・テクノロジーズ・ジェネラル・アイピー（シンガポール）プライベート・リミテッド 光源
US7957154B2 (en) 2005-12-16 2011-06-07 Ibiden Co., Ltd. Multilayer printed circuit board
US7288835B2 (en) * 2006-03-17 2007-10-30 Stats Chippac Ltd. Integrated circuit package-in-package system
JP5284155B2 (ja) 2008-03-24 2013-09-11 日本特殊陶業株式会社 部品内蔵配線基板
US8692364B2 (en) 2009-08-07 2014-04-08 Nec Corporation Semiconductor device and method for manufacturing the same
US8901724B2 (en) 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
US8598695B2 (en) * 2010-07-23 2013-12-03 Tessera, Inc. Active chip on carrier or laminated chip having microelectronic element embedded therein
CN103563498B (zh) 2011-05-13 2016-07-06 揖斐电株式会社 电路板及其制造方法
US9842798B2 (en) * 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
KR101522786B1 (ko) 2012-12-31 2015-05-26 삼성전기주식회사 다층기판 및 다층기판 제조방법
JP6478309B2 (ja) 2012-12-31 2019-03-06 サムソン エレクトロ−メカニックス カンパニーリミテッド． 多層基板及び多層基板の製造方法
US9111947B2 (en) * 2013-06-04 2015-08-18 Intel Deutschland Gmbh Chip arrangement with a recessed chip housing region and a method for manufacturing the same
JP6462480B2 (ja) 2015-04-28 2019-01-30 新光電気工業株式会社 配線基板及び配線基板の製造方法
US10199337B2 (en) 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR20160132751A (ko) 2015-05-11 2016-11-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
US9728498B2 (en) * 2015-06-30 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure
US10566289B2 (en) 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
KR20170043427A (ko) 2015-10-13 2017-04-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111199937A (zh) * 2018-11-19 2020-05-26 三星电子株式会社 半导体封装件
KR20200058775A (ko) * 2018-11-20 2020-05-28 삼성전자주식회사 패키지 모듈
KR102635183B1 (ko) * 2018-11-20 2024-02-08 삼성전자주식회사 패키지 모듈
US10840228B2 (en) 2019-02-14 2020-11-17 Samsung Electro-Mechanics Co., Ltd. Semiconductor package
KR20200117838A (ko) * 2019-04-04 2020-10-14 주식회사 네패스 반도체 패키지 및 그 제조 방법
KR102431331B1 (ko) 2019-04-04 2022-08-11 주식회사 네패스 반도체 패키지 및 그 제조 방법
CN114121987A (zh) * 2020-08-28 2022-03-01 爱思开海力士有限公司 半导体装置

Also Published As

Publication number Publication date
TW201926587A (zh) 2019-07-01
US10453788B2 (en) 2019-10-22
US20190172781A1 (en) 2019-06-06
TWI674651B (zh) 2019-10-11

Similar Documents

Publication Publication Date Title
KR101963292B1 (ko) 팬-아웃 반도체 패키지
KR101912290B1 (ko) 팬-아웃 반도체 패키지
KR101939046B1 (ko) 팬-아웃 반도체 패키지
KR101901713B1 (ko) 팬-아웃 반도체 패키지
KR101942742B1 (ko) 팬-아웃 반도체 패키지
KR102041661B1 (ko) 팬-아웃 반도체 패키지
KR102029100B1 (ko) 팬-아웃 반도체 패키지
KR102071457B1 (ko) 팬-아웃 반도체 패키지
KR101942746B1 (ko) 팬-아웃 반도체 패키지
KR101983186B1 (ko) 팬-아웃 반도체 패키지
KR101942744B1 (ko) 팬-아웃 반도체 패키지
KR102016491B1 (ko) 팬-아웃 반도체 패키지
KR102427643B1 (ko) 팬-아웃 반도체 패키지
KR101942747B1 (ko) 팬-아웃 반도체 패키지
KR102586890B1 (ko) 반도체 패키지
KR101982047B1 (ko) 팬-아웃 반도체 패키지
KR20180037529A (ko) 팬-아웃 반도체 패키지
KR101901712B1 (ko) 팬-아웃 반도체 패키지
KR101973431B1 (ko) 팬-아웃 반도체 패키지
KR102026132B1 (ko) 팬-아웃 반도체 패키지 모듈
KR101963278B1 (ko) 팬-아웃 반도체 패키지 및 그 제조방법
KR101942736B1 (ko) 반도체 패키지 연결 시스템
KR101892876B1 (ko) 팬-아웃 반도체 패키지
KR20200024502A (ko) 팬-아웃 반도체 패키지
KR20190075647A (ko) 팬-아웃 반도체 패키지

Legal Events

Date Code Title Description
GRNT Written decision to grant