KR101942736B1 - 반도체 패키지 연결 시스템 - Google Patents

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Abstract

본 개시는 제1측 및 상기 제1측과 마주하는 제2측을 갖는 인쇄회로기판, 상기 인쇄회로기판의 제1측에 배치되며 상기 인쇄회로기판과 제1전기연결구조체를 통하여 연결된 제1반도체 패키지, 및 상기 인쇄회로기판의 제2측에 배치되며 상기 인쇄회로기판과 제2전기연결구조체를 통하여 연결된 제2반도체 패키지를 포함하며, 상기 제1반도체 패키지는 서로 나란하게(Side-by-Side) 배치된 어플리케이션 프로세서(AP) 및 전력관리 집적회로(PMIC)를 포함하고, 상기 제2반도체 패키지는 메모리(Memory)를 포함하는, 반도체 패키지 연결 시스템에 관한 것이다.

Description

반도체 패키지 연결 시스템{CONNECTION SYSTEM OF SEMICONDUCTOR PACKAGES}
본 개시는 반도체 패키지 연결 시스템, 보다 구체적으로는 복수의 반도체 패키지를 인쇄회로기판을 이용하여 연결한 시스템에 관한 것이다.
최근 스마트 기기들이 발전함 따라 각 부품들의 사양도 높아져 가고 있다. 특히, 스마트 기기의 핵심 IC(Integrated Circuit)인 AP(Application Process)의 사양은 급격하게 발전하고 있다. 이러한 높은 사양을 만족하기 위해 최근 AP 패키지와 메모리 패키지를 POP(Package on Package)방식으로 적용하고 있다.
한편, 최근에는 AP 패키지의 사이즈가 줄어듬과 동시에 메모리의 I/O 수가 증가하고 있다. 이로 인해 AP 패키지의 팬-아웃 영역만으로는 메모리 패키지와 연결되는 볼을 모두 배치할 수가 없다. 따라서, 메모리 패키지와 AP 패키지 사이에 인터포저를 배치하여 이들을 연결하거나, 또는 AP 패키지의 탑면에 별도의 백사이드 재배선층을 형성하는 등으로 메모리 패키지를 연결시키고 있다.
또한, 이와 같은 AP 패키지 및 메모리 패키지와 별도로 인쇄회로기판 상에 PMIC(Power Management IC)를 배치하여 파워를 관리하고 있다.
본 개시의 여러 목적 중 하나는 별도의 인터포저나 백사이드 재배선층을 사용하지 않고 AP와 메모리를 짧은 경로로 연결할 수 있으며, PMIC 역시 최적의 설계로 배치할 수 있는 반도체 패키지 연결 시스템을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 AP와 PMIC를 나란하게(Side-by-Side) 배치되도록 하나의 패키지로 구성하여 인쇄회로기판의 일측에 실장하고, 인쇄회로기판의 타측에는 메모리 패키지를 실장하는 것이다.
본 개시의 여러 효과 중 일 효과로서 별도의 인터포저나 백사이드 재배선층을 사용하지 않고 AP와 메모리를 짧은 경로로 연결할 수 있으며, PMIC 역시 최적의 설계로 배치할 수 있는 반도체 패키지 연결 시스템을 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 일례에 따른 반도체 패키지 연결 시스템을 개략적으로 나타낸 단면도다.
도 10a 내지 도 10d는 도 9의 반도체 패키지 연결 시스템의 제1반도체 패키지의 다양한 예를 개략적으로 나타낸 단면도다.
도 11a 내지 도 11f는 도 9의 반도체 패키지 연결 시스템의 제2반도체 패키지의 다양한 예를 개략적으로 나타낸 단면도다.
도 12a 및 도 12b는 도 9의 반도체 패키지 연결 시스템의 인쇄회로기판의 다양한 예를 개략적으로 나타낸 단면도다.
도 13은 본 개시의 배치를 따르는 반도체 패키지 연결 시스템의 여러 가지 효과를 개략적으로 나타낸 단면도다.
도 14는 본 개시의 배치를 따르지 않는 반도체 패키지 연결 시스템의 상대적인 문제점을 개략적으로 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 마더보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
반도체 패키지 연결 시스템
도 9는 일례에 따른 반도체 패키지 연결 시스템을 개략적으로 나타낸 단면도다.
도면을 참조하면, 일례에 따른 반도체 패키지 연결 시스템(500)은 인쇄회로기판(300), 인쇄회로기판(300)의 제1측에 배치된 제1반도체 패키지(100), 인쇄회로기판(300)의 제2측에 배치된 제2반도체 패키지(200), 및 인쇄회로기판(300)의 제2측에 배치된 수동부품(350)을 포함한다. 제1반도체 패키지(100)는 어플리케이션 프로세서(AP, 120A) 및 전력관리 집적회로(PMIC, 120B)를 포함하며, AP(120A) 및 PMIC(120B)는 나란하게 배치된다. 제2반도체 패키지(200)는 메모리(220)를 포함한다. 제1반도체 패키지(100)는 제1전기연결구조체(170)를 통하여 인쇄회로기판(300)과 전기적으로 연결된다. 제2반도체 패키지(200)는 제2연결구조체(270)를 통하여 인쇄회로기판(300)과 전기적으로 연결된다.
제1반도체 패키지(100)의 AP(120A) 및 PMIC(120B)는 패키지(100) 내의 재배선층을 통하여 전기적으로 연결된다. 예를 들면, PMIC(120B)의 출력 전력은 재배선층을 통하여 AP(120A)의 파워 I/O로 전달된다. 메모리를 포함하는 제2반도체 패키지(200)는 인쇄회로기판(300)을 기준으로 제1반도체 패키지(100)의 반대편에 배치되며, 인쇄회로기판(300)의 회로 및 비아를 통하여 제1반도체 패키지(100)와 전기적으로 연결되고, 이를 통하여 AP(120A)와 신호를 주고 받는다. 즉, 제1반도체 패키지(100) 및 제2반도체 패키지(200)는 인쇄회로기판(300)을 사이에 두고 서로 마주보도록 배치되며, 이때 AP(120A) 및 메모리(220)가 인쇄회로기판(300)을 사이에 두고 서로 마주보도록 배치되는 것이 바람직하다. PMIC(120B)의 출력 전력은 인쇄회로기판(300)을 통하여 메모리(220)와도 연결될 수 있다. 제1반도체 패키지(100) 및/또는 제2반도체 패키지(200)는 인쇄회로기판(300)을 통하여 수동부품(350)과도 전기적으로 연결될 수 있다.
이러한 구조의 반도체 패키지 연결 시스템(500)의 경우, 일반적으로 메모리(220)의 경우 매우 많은 수의 I/O를 가지고 있으나, 이를 포함하는 제2반도체 패키지(200)를 인쇄회로기판(300)을 통하여 제1반도체 패키지(100)와 연결하기 때문에, 메모리(220)의 I/O 수에 영향을 받지 않는다. 또한, 별도의 POP 구조를 적용할 필요가 없으며, 백사이드 재배선층이나 인터포저 기판 역시 불필요하다. 따라서, 박형화가 가능할 뿐 아니라, 신호 경로 역시 단순화가 가능하다. 또한, AP(120A)와 PMIC(120B)가 하나의 패키지(100) 내에 사이드-바이-사이드로 배치되기 때문에 파워 경로 역시 최소화할 수 있으며, 발열이 심한 AP(120A)와 PMIC(120B)를 하나의 패키지(100) 내에 배치하기 때문에, 패키지(100) 상에 방열부재 등의 설계를 통하여 동시에 효과적으로 AP(120A) 및 PMIC(120B)의 열을 방출시킬 수 있다.
한편, 제1반도체 패키지(100)는 후술하는 바와 같이 PLP(Panel Level Package) 방식, WLP(Wafer Level Package) 방식 등으로 설계할 수 있으며, 제2반도체 패키지(200)는 CSP(Chip Scale Package) 방식, WLP(Wafer Level Package) 방식, PLP(Panel Level Package) 방식 등으로 설계할 수 있다.
또한, 수동부품(350)은 각각 독립적으로 MLCC(Multi Layer Ceramic Capacitor), LICC(Low Inductance Chip Capacitor), 인덕터, 비즈, 그 외 각종 공지의 필터 등일 수 있다. 수동부품(350)의 수는 특별히 한정되지 않으며, 도면에 도시한 것 보다 더 많을 수도 있고, 더 적을 수도 있다.
또한, 인쇄회로기판(300)은 전자기기의 메인보드 등일 수 있으며, 경우에 따라서는 서브보드일 수도 있다. 인쇄회로기판(300)은 복수의 빌드업층과 복수의 회로층, 그리고 전기적 연결을 위한 복수층의 비아를 포함할 수 있으며, 제1반도체 패키지(100)와 제2반도체 패키지(200)의 전기적 경로를 최소화하기 위해서는 복수층의 비아가 스택-비아 타입일 수 있으나, 이에 한정되는 것은 아니다. 경우에 다라서는 코어기판이 내부에 배치될 수도 있다. 인쇄회로기판(300)에는 상술한 구성요소 외에 다른 부품이나 모듈, 패키지 등이 더 실장될 수 있음은 물론이다.
도 10a 내지 도 10d는 도 9의 반도체 패키지 연결 시스템의 제1반도체 패키지의 다양한 예를 개략적으로 나타낸 단면도다.
도 10a를 참조하면, 제1반도체 패키지(100A)는 접속패드(120AP)가 배치된 활성면 및 그 반대측인 비활성면을 갖는 AP(120A), 접속패드(120BP)가 배치된 활성면 및 그 반대측인 비활성면을 갖는 PMIC(120B), AP(120A)와 PMIC(120B) 각각의 적어도 일부를 봉합하는 봉합재(130), AP(120A)의 활성면 및 PMIC(120B)의 활성면 상에 배치되며 절연층(141)과 절연층(141)에 형성된 재배선층(142) 및 비아(143)를 포함하는 연결부재(140), 연결부재(140) 상에 배치된 패시베이션층(150), 및 패시베이션층(150)의 개구부 상에 배치되어 연결부재(140)의 재배선층(142)과 전기적으로 연결된 언더범프금속층(160), 및 언더범프금속층(160)을 통하여 연결부재(140)의 재배선층(142)과 전기적으로 연결된 전기연결구조체(170)를 포함할 수 있다. 패시베이션층(150) 상에는 필요에 따라서 커패시터나 인덕터 등의 수동부품(145)이 더 배치될 수 있다.
AP(120A)와 PMIC(120B)는 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이 경우 각각의 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 각각의 접속패드(120AP, 120BP)는 AP(120A)와 PMIC(120B)를 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 각각의 바디 상에는 접속패드(120AP, 120BP)를 노출시키는 패시베이션막이 형성될 수 있으며, 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 각각 절연막 등이 더 배치될 수도 있으며, 필요에 따라서는 절연층과 재배선층이 형성될 수도 있다.
봉합재(130)는 AP(120A)와 PMIC(120B)를 보호한다. 봉합형태는 특별히 제한되지 않으며, AP(120)와 PMIC(120B)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 AP(120)와 PMIC(120B)의 비활성면과 측면을 덮을 수 있으며, 활성면의 적어도 일부를 덮을 수 있다. 봉합재(130)는 절연물질을 포함한다. 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 포토리소그래피 공정이 가능한 PIE(Photo Imagable Dielectric) 수지를 사용할 수도 있다. 또한, 워피지 제어나 강성 유지를 위한 목적으로, 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
연결부재(140)는 AP(120A)의 접속패드(120AP)와 PMIC(120B)의 접속패드(120BP)를 재배선한다. 또한, 이들을 전기적으로 연결시킨다. 연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 접속패드(120AP, 120BP)가 각각 재배선 될 수 있으며, 전기연결구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결부재(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)과 연결된 비아(143)를 포함한다. 연결부재(140)는 단층으로 구성될 수도 있고, 도면에서 보다 많은 수의 복수 층으로 설계될 수도 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 겨우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
재배선층(142)은 실질적으로 접속패드(120AP, 120BP)를 재배선하는 역할을 수행할 수 있으며, 이들을 전기적으로 연결시킬 수 있다. 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 전기연결구조체 패드 등을 포함할 수 있다.
비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(120AP, 120BP) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
연결부재(140)의 PMIC(120B)의 활성면과 연결된 영역에는 필요에 따라서 방열부재(140B)가 형성될 수 있다. 방열부재(140B)는 매우 짧은 거리로 촘촘하게 형성된 복수층의 방열비아를 포함할 수 있으나, 이에 한정되는 것은 아니며, 방열비아 대신 금속 블락 등을 포함할 수도 있음은 물론이다. 방열부재(140B)를 형성하는 경우 발열이 심한 PMIC(120B)의 열을 보다 효과적으로 인쇄회로기판(300)에 전달할 수 있는바, 우수한 방열 효과를 가질 수 있다.
패시베이션층(150)은 연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(150)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니다.
언더범프금속층(160)은 전기연결구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)은 패시베이션층(150)의 개구부를 통하여 노출된 연결부재(140)의 재배선층(142)과 연결된다. 언더범프금속층(160)은 패시베이션층(150)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결구조체(170)는 제1반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 제1반도체 패키지(100A)는 전기연결구조체(170)를 통하여 인쇄회로기판(300)에 실장될 수 있다. 전기연결구조체(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속패드(120AP, 120BP)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 AP(120A) 및 PMIC(120B)가 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도 10b를 참조하면, 제1반도체 패키지(100B)는 관통홀(110H)을 갖는 코어부재(110)를 더 포함한다. 코어부재(110)의 관통홀(110H)에는 AP(120A)와 PMIC(120B)가 나란하게 배치된다. 코어부재(110)는 구체적인 재료에 따라 패키지(100B)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. AP(120A) 및 PMIC(120B)의 측면 주위는 코어부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
코어부재(110)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 10c를 참조하면, 제1반도체 패키지(100C)는 코어부재(110)가 연결부재(140)와 접하는 제1절연층(111a), 연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1배선층(112a), 제1절연층(111a)의 제1배선층(112a)이 매립된측의 반대측에 배치된 제2배선층(112b), 제1절연층(111a) 상에 배치되며 제2배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3배선층(112c)을 포함한다. 제1 내지 제3배선층(112a, 112b, 112c)은 접속패드(120AP, 120BP)와 전기적으로 연결된다. 제1 및 제2배선층(112a, 112b)과 제2 및 제3배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2비아(113a, 113b)를 통하여 전기적으로 연결된다.
제1배선층(112a)을 제1절연층(111a) 내에 매립하는 경우, 제1배선층(112a)의 두께에 의하여 발생하는 단차가 최소화 되는바, 연결부재(140)의 절연거리가 일정해진다. 즉, 연결부재(140)의 재배선층(142)으로부터 제1절연층(111a)의 하면까지의 거리와, 연결부재(140)의 재배선층(142)로부터 AP(120A) 및 PMIC(120B)의 접속패드(120AP, 120BP)까지의 거리의 차이는, 제1배선층(112a)의 두께보다 작을 수 있다. 따라서, 연결부재(140)의 고밀도 배선 설계가 용이할 수 있다.
코어부재(110)의 제1배선층(112a)의 하면은 AP(120A) 및 PMIC(120B)의 접속패드(120AP, 120BP)의 하면보다 상측에 위치할 수 있다. 또한, 연결부재(140)의 재배선층(142)과 코어부재(110)의 제1배선층(112a) 사이의 거리는 연결부재(140)의 재배선층(142)과 AP(120A) 및 PMIC(120B)의 접속패드(120AP, 120BP) 사이의 거리보다 클 수 있다. 이는 제1배선층(112a)이 절연층(111)의 내부로 리세스될 수 있기 때문이다. 이와 같이, 제1배선층(112a)이 제1절연층 내부로 리세스되어 제1절연층(111a)의 하면과 제1배선층(112a)의 하면이 단차를 가지는 경우, 봉합재(130) 형성물질이 블리딩되어 제1배선층(112a)을 오염시키는 것을 방지할 수도 있다. 코어부재(110)의 제2배선층(112b)은 AP(120A) 및 PMIC(120B)의 활성면과 비활성면 사이에 위치할 수 있다. 코어부재(110)는 AP(120A) 및 PMIC(120B)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 코어부재(110) 내부에 형성된 제2배선층(112b)은 AP(120A) 및 PMIC(120B)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
코어부재(110)의 배선층(112a, 112b, 112c)의 두께는 연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 코어부재(110)는 AP(120A) 및 PMIC(120B) 이상의 두께를 가질 수 있는바, 배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 연결부재(140)의 재배선층(142)은 박형화를 위하여 배선층(112a, 112b, 112c) 보다 작은 사이즈로 형성할 수 있다.
절연층(111a, 111b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
배선층(112a, 112b, 112c)은 AP(120A) 및 PMIC(120B)의 접속패드(120AP, 120BP)를 재배선하는 역할을 수행할 수 있다. 배선층(112a, 112b, 112c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결구조체 패드 등을 포함할 수 있다.
비아(113a, 113b)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 코어부재(110) 내에 전기적 경로를 형성시킨다. 비아(113a, 113b) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 비아(113a, 113b)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다. 제1비아(113a)를 위한 홀을 형성할 때 제1배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1비아(113a)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1비아(113a)는 제2배선층(112b)의 패드 패턴과 일체화될 수 있다. 또한, 제2비아(113b)를 위한 홀을 형성할 때 제2배선층(112b)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제2비아(113b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2비아(113b)는 제3배선층(112c)의 패드 패턴과 일체화될 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 10d를 참조하면, 제1반도체 패키지(100D)는 코어부재(110)가 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1배선층(112a) 및 제2배선층(112b), 제1절연층(112a) 상에 배치되며 제1배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 재배선층(111c), 제1절연층(111a) 상에 배치되어 제2배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4배선층(112d)을 포함한다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)는 접속패드(120AP, 120BP)와 전기적으로 연결된다. 코어부재(110)가 더 많은 수의 배선층(112a, 112b, 112c, 112d)을 포함하는바, 연결부재(140)를 더욱 간소화할 수 있다. 따라서, 연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 제1 내지 제4 배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 절연층(111a, 111b, 111c)을 각각 관통하는 제1 내지 제3비아(113a, 113b, 113c)를 통하여 전기적으로 연결될 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 심재, 필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 필러 및 절연수지를 포함하는 ABF 또는 PID 일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1비아(113a)는 제2 및 제3절연층(111b, 111c)을 관통하는 제2및 제3비아(113b, 113c)보다 직경이 클 수 있다.
코어부재(110)의 제3배선층(112c)의 하면은 AP(120A) 및 PMIC(120B)의 접속패드(120AP, 120BP)의 하면보다 하측에 위치할 수 있다. 또한, 연결부재(140)의 재배선층(142)과 코어부재(110)의 제3배선층(112c) 사이의 거리는 연결부재(140)의 재배선층(142)과 AP(120A) 및 PMIC(120B)의 접속패드(120AP, 120BP) 사이의 거리보다 작을 수 있다. 제3배선층(112c)이 제2절연층(111b) 상에 돌출된 형태로 배치될 수 있는 반면, AP(120A) 및 PMIC(120B)의 접속패드(120AP, 120BP) 상에는 얇은 패시베이션막이 더 형성될 수 있기 때문이다. 코어부재(110)의 제1배선층(112a) 및 제2배선층(112b)은 AP(120A) 및 PMIC(120B)의 활성면과 비활성면 사이에 위치할 수 있다. 코어부재(110)는 AP(120A) 및 PMIC(120B)의 두께에 대응하게 형성할 수 있는바, 코어부재(110) 내부에 형성된 제1배선층(112a) 및 제2배선층(112b)은 AP(120A) 및 PMIC(120B)의 활성면과 비활성면 사이 레벨에 배치될 수 있다.
코어부재(110)의 배선층(112a, 112b, 112c, 112d)의 두께는 연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 코어부재(110)는 AP(120A) 및 PMIC(120B) 이상의 두께를 가질 수 있는바, 배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 연결부재(140)의 재배선층(142)은 박형화를 위하여 보다 상대적으로 작은 사이즈로 형성할 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 11a 내지 도 11f는 도 9의 반도체 패키지 연결 시스템의 제2반도체 패키지의 다양한 예를 개략적으로 나타낸 단면도다.
도 11a를 참조하면, 제2반도체 패키지(200A)는 복수의 메모리(221, 222)가 연결부재(240) 상에 스택되어 봉합재(230)로 봉합된 것일 수 있다. 즉, 제2반도체 패키지(200A)는 재배선층(242)을 갖는 연결부재(240), 연결부재(240) 상에 배치되며 재배선층(242)과 와이어 본딩(221W)을 통하여 전기적으로 연결된 제1메모리(221), 제1메모리(221) 상에 배치되며 재배선층(242)과 와이어 본딩(222W)을 통하여 전기적으로 연결된 제2메모리(222), 제1메모리(221)와 제2메모리(222) 각각의 적어도 일부를 봉합하는 봉합재(230), 연결부재(240) 상에 배치된 패시베이션층(250), 패시베이션층(250)의 개구부에 형성되어 재배선층(242)과 전기적으로 연결된 언더범프금속층(260), 및 언더범프금속층(260)을 통하여 재배선층(242)과 전기적으로 연결된 전기연결구조체(270)를 포함할 수 있다. 연결부재(240)는 인터포저 형식으로 제조될 수 있으나, 이에 한정되는 것은 아니다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 11b를 참조하면, 제2반도체 패키지(200B)는 관통홀(210H)을 갖는 코어부재(210), 관통홀(210H)에 배치되며 제1접속패드(221P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 제1메모리(221), 관통홀(210H)의 제1메모리(221) 상에 배치되며 제2접속패드(222P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 제2메모리(222), 코어부재(210)와 제1메모리(221)와 제2메모리(222)의 적어도 일부를 봉합하는 봉합재(230), 및 코어부재(210)와 제1메모리(221)와 제2메모리(222)의 활성면 상에 배치된 연결부재(240)를 포함한다. 연결부재(240) 상에 배치된 패시베이션층(250), 및 패시베이션층(250)의 개구부 상에 배치되어 연결부재(240)의 재배선층(242)과 전기적으로 연결된 언더범프금속층(260), 및 언더범프금속층(260)을 통하여 연결부재(240)의 재배선층(242)과 전기적으로 연결된 전기연결구조체(270)를 더 포함할 수 있다.
연결부재(240)는 제1접속패드(221P) 및 제2접속패드(222P)와 전기적으로 연결된 재배선층(242)을 포함한다. 제2메모리(222)는 활성면이 제1메모리(221)의 비활성면에 부착되되 제2접속패드(222P)가 노출되도록 제1메모리(221) 상에 엇갈려 배치된다. 엇갈려 배치된다는 것은 제1메모리(221)와 제2메모리(222)의 각각의 측면이 서로 일치하지 않는 것을 의미한다. 연결부재(240)의 재배선층(242)은 제1비아(243a) 및 제2비아(243b)를 통해 제1접속패드(221P) 및 제2접속패드(222P)와 각각 연결된다. 제2비아(243b)는 제1비아(243a) 보다 높다.
한편, 최근에는 메모리 용량의 확장을 위하여 복수의 메모리칩을 다단으로 스택하는 기술들이 개발되고 있다. 예를 들면, 복수의 메모리칩을 2단(또는 3단)으로 스택하고, 스택한 메모리칩들을 인터포저 기판 상에 실장한 후, 몰딩재로 몰딩하여 패키지 형태로 사용하는 것을 들 수 있다. 이때, 스택한 메모리칩들은 와이어 본딩으로 인터포저 기판과 전기적으로 연결한다. 그런데, 이러한 구조에서는 인터포저 기판의 두께가 상당하기 때문에 박형화에 한계가 있다. 또한, 인터포저 기판이 실리콘 베이스로 제조되는 경우에는 비용이 상당하다는 문제가 있다. 또한, 스택한 메모리칩들을 잡아주는 보강재가 별도로 포함되지 않으면 워피지에 의하여 신뢰성에 문제가 발생할 수 있다. 또한, 와이어 본딩을 통하여 인터포저 기판과 전기적으로 연결되어 I/O가 재배선되기 때문에 신호 패스가 상당하여, 신호 로스가 빈번하게 발생할 수 있다는 문제가 있다.
반면, 일례에 따른 제2반도체 패키지(200B)는 코어부재(210)를 도입하고, 코어부재(210)의 관통홀(210H)에 복수의 스택된 메모리(221, 222)을 배치한다. 또한, 인터포저 기판을 도입하지 않으며, 대신 재배선층(242)을 포함하는 제2연결부재(240)를 형성한다. 특히, 복수의 스택된 메모리(221, 222)들은 와이어 본딩이 아닌 서로 다른 높이를 갖는 다단 비아(221v, 222v)를 통하여 제2연결부재(240)의 재배선층(242)에 연결된다. 따라서, 제2연결부재(240)의 두께를 최소화할 수 있음은 물론이며, 나아가 백사이드 봉합 두께나 스택된 칩의 두께 역시 최소화할 수 있다. 또한, 스택된 메모리(221, 222)으로부터 전기연결구조체(270)까지의 신호 패스를 최소화할 수 있는바, 신호 로스가 감소시켜 신호 전기 특성을 향상시킬 수 있다. 또한, 코어부재(210)를 통해 워피지 제어도 가능한바 신뢰성을 향상시킬 수 있다.
코어부재(210)의 관통홀(210H)에는 스택된 제1 및 제2메모리(221, 222)가 배치된다. 코어부재(210)는 구체적인 재료에 따라 패키지(200B)의 강성을 보다 개선시킬 수 있으며, 봉합재(230)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 스택된 제1 및 제2메모리(221, 222)의 측면 주위는 코어부재(210)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
코어부재(210)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
메모리(221, 222)은 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 집적회로는, 예를 들면, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리일 수 있으나, 이에 한정되는 것은 아니다. 메모리(221, 222)은 각각 접속패드(221P, 222P)가 배치된 면이 활성면이 되고, 이와 마주보는 반대측 면이 비활성면이 된다. 메모리(221, 222)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 각각의 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(221P, 222P)는 메모리(221, 222)을 각각 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 필요에 따라서 바디 상에는 접속패드(221P, 222P)를 노출시키는 패시베이션막이 형성될 수 있으며, 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 절연막 등이 더 배치될 수도 있다.
메모리(221, 222)은 각각 서로 다른 높이를 갖는 비아(243a, 243b)를 통하여 제2연결부재(240)의 재배선층(242)과 연결된다. 이때, 제1비아(243a)는 봉합재(230)를 관통하지 않으나, 제2비아(243b)는 봉합재(230)를 관통한다. 즉, 제1비아(243a)는 봉합재(230)와 접하지 않을 수 있으며, 제2비아(243b)는 봉합재(230)와 접할 수 있다. 제2메모리(222)의 활성면은 제1메모리(221)의 비활성면과 마주하는 제1측부, 제1메모리(221)의 비활성면과 마주하는 중앙부, 및 제2메모리(222)의 활성면의 중심부를 기준으로 제1측부와 대칭되며 적어도 일부가 제1메모리(221)의 비활성면을 벗어나는 제2측부로 구성될 수 있다. 이때, 제2접속패드(222P)는 제2메모리(222)의 활성면의 제2측부에 배치될 수 있다. 즉, 메모리(221, 222)이 계단(step) 형식으로 엇갈리게 배치되고, 제2접속패드(222P)가 제2메모리(222)의 활성면의 제2측부에 배치됨에 따라, 서로 다른 높이를 갖는 다단 비아(243a, 243b)의 적용이 가능하다.
메모리(221, 222)은 접착부재(280)를 통하여 부착될 수 있다. 접착부재(280)는 공지의 테이프, 접착제, 점착제 등 메모리(221, 222)을 부착시킬 수 있는 것이라면 재질 등이 특별히 한정되지 않으며, 어떤 것이든 적용될 수 있다. 경우에 따라서는 접착부재(280)가 생략될 수도 있음은 물론이다. 한편, 메모리(221, 222)의 배치 형태가 도면에 도시한 바와 같은 형태에 한정되는 것은 아니다. 즉, 메모리(221, 222)이 엇갈려 배치될 수 있으며, 다단 비아(243a, 243b)를 적용할 수 만 있다면, 평면도에 도시한 바와 다른 형태로도 이들이 배치될 수 있다.
봉합재(230)는 메모리(221, 222)를 보호한다. 봉합형태는 특별히 제한되지 않으며, 메모리(221, 222)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(230)는 메모리(221, 222)의 비활성면과 측면을 덮을 수 있으며, 활성면의 적어도 일부를 덮을 수 있다. 또한, 코어부재(210)를 덮을 수 있으며, 관통홀(210H)의 적어도 일부를 채울 수 있다. 봉합재(230)는 절연물질을 포함한다. 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 포토리소그래피 공정이 가능한 PIE(Photo Imagable Dielectric) 수지를 사용할 수도 있다. 또한, 워피지 제어나 강성 유지를 위한 목적으로, 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
연결부재(240)는 메모리(221, 222)의 접속패드(221P, 222P)를 재배선한다. 또한, 이들을 전기적으로 연결시킨다. 연결부재(240)를 통하여 다양한 기능을 가지는 수십 수백의 접속패드(221P, 222P)가 각각 재배선 될 수 있으며, 전기연결구조체(270)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결부재(240)는 절연층(241), 절연층(241) 상에 배치된 재배선층(242), 및 절연층(241)을 관통하며 재배선층(242)과 연결된 비아(243a, 243b)를 포함한다. 연결부재(240)는 단층으로 구성될 수도 있고, 도면에서 보다 많은 수의 복수 층으로 설계될 수도 있다.
절연층(241)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(241)은 감광성 절연층일 수 있다. 절연층(241)이 감광성의 성질을 가지는 경우, 절연층(241)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(243)의 파인 피치를 달성할 수 있다. 절연층(241)은 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(241)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(241)이 다층인 겨우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
재배선층(242)은 실질적으로 접속패드(221P, 222P)를 재배선하는 역할을 수행할 수 있으며, 이들을 전기적으로 연결시킬 수 있다. 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(242)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 전기연결구조체 패드 등을 포함할 수 있다.
비아(243a, 243b)는 서로 다른 층에 형성된 재배선층(242), 접속패드(221P, 222P) 등을 전기적으로 연결시키며, 그 결과 패키지(200B) 내에 전기적 경로를 형성시킨다. 비아(243a, 243b)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(243a, 243b)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
패시베이션층(250)은 연결부재(240)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(250)은 연결부재(240)의 재배선층(242)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(250)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(250)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 패시베이션층(250)은 ABF일 수 있으나, 이에 한정되는 것은 아니다.
언더범프금속층(260)은 전기연결구조체(270)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(200A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(260)은 패시베이션층(250)의 개구부를 통하여 노출된 연결부재(240)의 재배선층(242)과 연결된다. 언더범프금속층(260)은 패시베이션층(250)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결구조체(270)는 제2반도체 패키지(200B)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 제1반도체 패키지(200A)는 전기연결구조체(270)를 통하여 인쇄회로기판(300)에 실장될 수 있다. 전기연결구조체(270)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(270)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(270)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
전기연결구조체(270)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(270)의 수는 접속패드(220AP, 220BP)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결구조체(270) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 AP(220A) 및 PMIC(220B)가 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 11c를 참조하면, 제2반도체 패키지(200C)는 코어부재(210)가 연결부재(240)와 접하는 제1절연층(211a), 연결부재(240)와 접하며 제1절연층(211a)에 매립된 제1배선층(212a), 제1절연층(211a)의 제1배선층(212a)이 매립된측의 반대측에 배치된 제2배선층(212b), 제1절연층(211a) 상에 배치되며 제2배선층(212b)을 덮는 제2절연층(211b), 및 제2절연층(211b) 상에 배치된 제3배선층(212c)을 포함한다. 제1 내지 제3배선층(212a, 212b, 212c)은 접속패드(221P, 222P)와 전기적으로 연결된다. 제1 및 제2배선층(212a, 212b)과 제2 및 제3배선층(212b, 212c)은 각각 제1 및 제2절연층(211a, 211b)을 관통하는 제1 및 제2비아(213a, 213b)를 통하여 전기적으로 연결된다.
제1배선층(212a)을 제1절연층(211a) 내에 매립하는 경우, 제1배선층(212a)의 두께에 의하여 발생하는 단차가 최소화 되는바, 연결부재(240)의 절연거리가 일정해진다. 즉, 연결부재(240)의 재배선층(242)으로부터 제1절연층(211a)의 하면까지의 거리와, 연결부재(240)의 재배선층(242)로부터 메모리(221)의 접속패드(221P)까지의 거리의 차이는, 제1배선층(212a)의 두께보다 작을 수 있다. 따라서, 연결부재(240)의 고밀도 배선 설계가 용이할 수 있다.
코어부재(210)의 제1배선층(212a)의 하면은 메모리(221, 222)의 접속패드(221P, 222P)의 하면보다 상측에 위치할 수 있다. 또한, 연결부재(240)의 재배선층(242)과 코어부재(210)의 제1배선층(212a) 사이의 거리는 연결부재(240)의 재배선층(242)과 메모리(221)의 접속패드(221P) 사이의 거리보다 클 수 있다. 이는 제1배선층(212a)이 절연층(211)의 내부로 리세스될 수 있기 때문이다. 이와 같이, 제1배선층(212a)이 제1절연층 내부로 리세스되어 제1절연층(211a)의 하면과 제1배선층(212a)의 하면이 단차를 가지는 경우, 봉합재(230) 형성물질이 블리딩되어 제1배선층(212a)을 오염시키는 것을 방지할 수도 있다.
코어부재(210)의 배선층(212a, 212b, 212c)의 두께는 연결부재(240)의 재배선층(242)의 두께보다 두꺼울 수 있다. 코어부재(210)는 메모리(221, 222) 이상의 두께를 가질 수 있는바, 배선층(212a, 212b, 212c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 연결부재(240)의 재배선층(242)은 박형화를 위하여 배선층(212a, 212b, 212c) 보다 작은 사이즈로 형성할 수 있다.
절연층(211a, 211b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
배선층(212a, 212b, 212c)은 메모리(221, 222)의 접속패드(221P, 222P)를 재배선하는 역할을 수행할 수 있다. 배선층(212a, 212b, 212c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(212a, 212b, 212c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결구조체 패드 등을 포함할 수 있다.
비아(213a, 213b)는 서로 다른 층에 형성된 배선층(212a, 212b, 212c)을 전기적으로 연결시키며, 그 결과 코어부재(210) 내에 전기적 경로를 형성시킨다. 비아(213a, 213b) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 비아(213a, 213b)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다. 제1비아(213a)를 위한 홀을 형성할 때 제1배선층(212a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1비아(213a)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1비아(213a)는 제2배선층(212b)의 패드 패턴과 일체화될 수 있다. 또한, 제2비아(213b)를 위한 홀을 형성할 때 제2배선층(212b)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제2비아(213b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2비아(213b)는 제3배선층(212c)의 패드 패턴과 일체화될 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 10d를 참조하면, 제2반도체 패키지(200D)는 코어부재(210)가 제1절연층(211a), 제1절연층(211a)의 양면에 배치된 제1배선층(212a) 및 제2배선층(212b), 제1절연층(212a) 상에 배치되며 제1배선층(212a)을 덮는 제2절연층(211b), 제2절연층(211b) 상에 배치된 재배선층(211c), 제1절연층(211a) 상에 배치되어 제2배선층(212b)을 덮는 제3절연층(211c), 및 제3절연층(211c) 상에 배치된 제4배선층(212d)을 포함한다. 제1 내지 제4배선층(212a, 212b, 212c, 212d)는 접속패드(221P, 222P)와 전기적으로 연결된다. 코어부재(210)가 더 많은 수의 배선층(212a, 212b, 212c, 212d)을 포함하는바, 연결부재(240)를 더욱 간소화할 수 있다. 따라서, 연결부재(240) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 제1 내지 제4 배선층(212a, 212b, 212c, 212d)은 제1 내지 제3 절연층(211a, 211b, 211c)을 각각 관통하는 제1 내지 제3비아(213a, 213b, 213c)를 통하여 전기적으로 연결될 수 있다.
제1절연층(211a)은 제2절연층(211b) 및 제3절연층(211c)보다 두께가 두꺼울 수 있다. 제1절연층(211a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(211b) 및 제3절연층(211c)은 더 많은 수의 배선층(212c, 212d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(211a)은 제2절연층(211b) 및 제3절연층(211c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(211a)은 심재, 필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(211c) 및 제3절연층(211c)은 필러 및 절연수지를 포함하는 ABF 또는 PID 일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1절연층(211a)을 관통하는 제1비아(213a)는 제2 및 제3절연층(211b, 211c)을 관통하는 제2및 제3비아(213b, 213c)보다 직경이 클 수 있다.
코어부재(210)의 제3배선층(212c)의 하면은 메모리(222)의 접속패드(221P)의 하면보다 하측에 위치할 수 있다. 또한, 연결부재(240)의 재배선층(242)과 코어부재(210)의 제3배선층(212c) 사이의 거리는 연결부재(240)의 재배선층(242)과 메모리(221, 222)의 접속패드(221P, 222P) 사이의 거리보다 작을 수 있다. 제3배선층(212c)이 제2절연층(211b) 상에 돌출된 형태로 배치될 수 있는 반면, 메모리(221)의 접속패드(221P) 상에는 얇은 패시베이션막이 더 형성될 수 있기 때문이다.
코어부재(210)의 배선층(212a, 212b, 212c, 212d)의 두께는 연결부재(240)의 재배선층(242)의 두께보다 두꺼울 수 있다. 코어부재(210)는 메모리(221, 222) 이상의 두께를 가질 수 있는바, 배선층(212a, 212b, 212c, 212d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 연결부재(240)의 재배선층(242)은 박형화를 위하여 보다 상대적으로 작은 사이즈로 형성할 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 11e를 참조하면, 제2반도체 패키지(200E)는 도 11b에 도시한 제2반도체 패키지(200B)에 있어서, 제1메모리(221) 대비 제2메모리(222)의 수평 단면적이 더 넓다. 즉, 제1메모리(221)의 비활성면 대비 제2메모리(222)의 활성면이 더 넓다. 이때, 제2메모리(222)의 활성면은 적어도 일부가 제1메모리(221)의 비활성면을 벗어나는 제1측부, 제1메모리(221)의 비활성면과 마주하는 중심부, 및 중심부를 기준으로 제1측부와 대칭되며 적어도 일부가 제1메모리(221)의 비활성면을 벗어나는 제2측부로 구성되며, 제2접속패드(222P)는 제2메모리(222)의 활성면의 제1 및 제2측부 모두에 배치될 수 있다. 즉, 메모리(221, 222)가 서로 다른 수평 단면적을 갖는 형식으로 엇갈리게 배치되고, 제2접속패드(222P)가 제2메모리(222)의 활성면의 제1 및 제2측부에 배치됨에 따라서도 다단 비아(243A, 243B)의 적용이 가능하다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 한편, 도 11c 및 도 11d에 도시한 코어부재(210)가 이에도 적용될 수 있음은 물론이다.
도 11f를 참조하면, 제2반도체 패키지(200F)는 도 11b에 도시한 제2반도체 패키지(200B)에 있어서, 관통홀(210H)에 제1메모리(221)와 나란히 배치되며 제3접속패드(223P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 제3메모리(223), 및 관통홀(210H)의 제3메모리(223) 상에 배치되며 제4접속패드(224P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 제4메모리(224)를 더 포함한다. 제4메모리(224)는 활성면이 제3메모리(223)의 비활성면에 부착되되 제4접속패드(224P)가 노출되도록 일종의 계단(step) 형식으로 제3메모리(223) 상에 엇갈려 배치된다. 제2연결부재(240)의 재배선층(242)은 제1 및 제2비아(243a, 243b)를 통해 제3 및 제4접속패드(223P, 224P)와 각각 연결된다. 이와 같이, 메모리(221, 222, 223, 224)가 2단 병렬로 연결되는 구조에서도 다단 비아(243a, 243b)의 적용이 가능하다. 제1 내지 제4메모리(221, 222, 223, 224)은 제1 및 제2접착부재(280a, 280b)를 통하여 연결될 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다. 한편, 도 11c 및 도 11d에 도시한 코어부재(210)가 이에도 적용될 수 있음은 물론이다.
도 12a 및 도 12b는 도 9의 반도체 패키지 연결 시스템의 인쇄회로기판의 다양한 예를 개략적으로 나타낸 단면도다.
도 12a를 참조하면, 인쇄회로기판(300A)은 양측에 패시베이션층(330, 340)이 형성된 코어리스 기판(320) 형태일 수 있다. 보다 구체적으로, 인쇄회로기판(300A)은 복수의 빌드업층이 적층되어 형성된 절연층(321)과, 각각의 빌드업층에 형성된 복수의 회로층(322)과 각각의 빌드업층을 관통하여 회로층(322)을 연결하는 복수의 비아층(323)을 포함하는 코어리스 기판(320)의 양측에 패시베이션층(330, 340)이 형성된 형태일 수 있다. 절연층(321)의 빌드업층의 재료로는 무기필러와 함께 에폭시, 폴리이미드 등의 공지의 절연물질이 사용될 수 있고, 회로층(322) 및 비아층(323)의 재료로는 구리(Cu) 등의 공지의 도전성 물질이 사용될 수 있다. 패시베이션층(330, 340)의 재료로는 솔더레지스트 등이 사용될 수 있다. 다만, 이에 한정되는 것은 아니다. 인쇄회로기판(300A)의 내부에는 필요에 따라서 각종 부품이 내장되어 있을 수도 있다.
도 12b를 참조하면, 인쇄회로기판(300B)은 코어부재(310)의 양측에 빌드업 부재(320a, 320b)가 배치되고, 빌드업 부재(320a, 320b) 상에 각각 패시베이션층(330, 340)이 배치된 코어 기판 형태일 수 있다. 코어부재(310)는 코어층(311), 코어층(311)의 양면에 형성된 회로층(312), 및 코어층(311)을 관통하는 관통배선(313)을 포함할 수 있다. 각각의 빌드업 부재(320a, 320b)는 빌드업층(321a, 321b), 빌드업층(312a, 312b)에 형성된 회로층(322a, 322b), 및 빌드업층(321a, 321b)를 관통하는 비아층(323a, 323b)을 포함할 수 있다. 보다 많은 수의 층들이 형성될 수 있음은 물론이다. 코어층(311)은 동박적층판(CCL) 등을 통하여 도입될 수 있으며, 프리프레그 등으로 구성될 수 있으나, 이에 한정되는 것은 아니다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 13은 본 개시의 배치를 따르는 반도체 패키지 연결 시스템의 여러 가지 효과를 개략적으로 나타낸 단면도다.
도면을 참조하면, 일례에 따른 반도체 패키지 연결 시스템(500A)의 경우, 인쇄회로기판(300A)을 기준으로 상술한 제1반도체 패키지(100B)의 AP(120A)의 직하에 상술한 제2반도체 패키지(200F)의 메모리(220)가 배치되기 때문에 신호(S)의 전달 경로를 최소화할 수 있으며, 상술한 제1반도체 패키지(100B)의 AP(120A)와 PMIC(120B)가 나란하게 하나의 패키지(100B)에 패키징 되어 있는바 파워(P) 전달 경로도 최적화 할 수 있다. 또한, 발열이 심한 AP(120A) 및 PMIC(120B)를 포함하는 제1반도체 패키지(100B) 상에 공지의 수지층(610)을 이용하여 쉴드 캔(620)을 부착하고, 그 위에 히트 파이프(630)를 배치하여, 발열이 심한 AP(120A)와 PMIC(120B)의 열을 동시에 효과적으로 낮출 수 있다.
도 14는 본 개시의 배치를 따르지 않는 반도체 패키지 연결 시스템의 상대적인 문제점을 개략적으로 나타낸 단면도다.
도면을 참조하면, 본 개시를 따르지 않는 반도체 패키지 연결 시스템(400)의 경우 AP 패키지(410) 상에 인터포저(420)를 매개로 메모리 패키지(430)가 POP 형태로 배치되며, 이러한 POP 구조가 인쇄회로기판(440)의 일측에 배치된다. 또한, 인쇄회로기판(440)의 타측에는 PMIC 패키지(450)와 수동부품(460)이 배치된다. 이러한 구조에서는, AP와 PMIC가 동떨어져 있는바 방열을 위해서 복잡한 구조가 요구되며, 나아가 신호(S) 및 파워(P) 전달 경로가 길어지는 문제가 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100, 200: 반도체 패키지
300: 인쇄회로기판 350: 수동부품
500: 반도체 패키지 연결 시스템
110: 코어부재 111a~111d: 절연층
112a~112d: 배선층 113a~113c: 비아
120A: AP 120AP: 접속패드
120B: PMIC 120BP: 접속패드
130: 봉합재 140: 연결부재
141: 절연층 142: 재배선층
143: 비아 150: 패시베이션층
160: 언더범프금속층 170: 전기연결구조체
155: 수동부품
210: 코어부재 211a~211d: 절연층
212a~212d: 배선층 213a~213c: 비아
221~224: 메모리 221P~224P: 접속패드
230: 봉합재 240: 연결부재
241: 절연층 242: 재배선층
243: 비아 250: 패시베이션층
260: 언더범프금속층 270: 전기연결구조체
280: 접합부재

Claims (18)

  1. 제1측 및 상기 제1측과 마주하는 제2측을 갖는 인쇄회로기판;
    서로 마주하는 제1 및 제2측을 가지며 제1재배선층을 포함하는 제1연결부재와, 상기 제1연결부재의 제1측에 서로 나란하게 배치되어 상기 제1재배선층과 각각 전기적으로 연결된 어플리케이션 프로세서(AP) 및 전력관리 집적회로(PMIC)와, 상기 제1연결부재의 제1측에 배치되어 상기 어플리케이션 프로세서(AP) 및 상기 전력관리 집적회로(PMIC) 각각의 적어도 일부를 덮으며 상기 인쇄회로기판과 소정거리 이격된 제1봉합재와, 상기 제1연결부재의 제2측에 배치되어 상기 제1재배선층과 전기적으로 연결된 복수의 제1전기연결구조체를 포함하며, 상기 복수의 제1전기연결구조체를 통하여 상기 인쇄회로기판의 제1측에 실장된 제1반도체 패키지; 및
    서로 마주하는 제1 및 제2측을 가지며 제2재배선층을 포함하는 제2연결부재와, 상기 제2연결부재의 제1측에 배치되어 상기 제2재배선층과 전기적으로 연결된 복수의 제2전기연결구조체와, 상기 제2연결부재의 제2측에 배치되어 상기 제2재배선층과 전기적으로 연결된 메모리(Memory)와, 상기 제2연결부재의 제2측에 배치되어 상기 메모리(Memory)의 적어도 일부를 덮으며 상기 인쇄회로기판과 소정거리 이격된 제2봉합재를 포함하며, 상기 복수의 제2전기연결구조체를 통하여 상기 인쇄회로기판의 제2측에 실장된 제2반도체 패키지; 를 포함하는,
    반도체 패키지 연결 시스템.
  2. 제 1 항에 있어서,
    상기 제1반도체 패키지 및 상기 제2반도체 패키지는 상기 인쇄회로기판을 사이에 두고 서로 마주보도록 배치된,
    반도체 패키지 연결 시스템.
  3. 제 2 항에 있어서,
    상기 어플리케이션 프로세서(AP) 및 상기 메모리(Memory)는 상기 인쇄회로기판을 사이에 두고 서로 마주보도록 배치된,
    반도체 패키지 연결 시스템.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제1반도체 패키지는, 상기 제1연결부재의 제1측에 배치되며 관통홀을 갖는 코어부재, 를 더 포함하며,
    상기 어플리케이션 프로세서(AP) 및 상기 전력관리 집적회로(PMIC)는 상기 관통홀 내에 서로 나란하게 배치된,
    반도체 패키지 연결 시스템.
  6. 제 5 항에 있어서,
    상기 코어부재는, 상기 제1연결부재와 접하는 제1절연층, 상기 제1연결부재와 접하며 상기 제1절연층에 매립된 제1배선층, 및 상기 제1절연층의 상기 제1배선층이 매립된측의 반대측에 배치된 제2배선층, 을 포함하며,
    상기 제1 및 제2배선층은 상기 어플리케이션 프로세서(AP) 및 상기 전력관리 집적회로(PMIC) 각각의 접속패드와 전기적으로 연결된,
    반도체 패키지 연결 시스템.
  7. 제 6 항에 있어서,
    상기 코어부재는, 상기 제1절연층 상에 배치되며 상기 제2배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3배선층, 을 더 포함하며,
    상기 제3배선층은 상기 어플리케이션 프로세서(AP) 및 상기 전력관리 집적회로(PMIC) 각각의 접속패드와 전기적으로 연결된,
    반도체 패키지 연결 시스템.
  8. 제 5 항에 있어서,
    상기 코어부재는, 제1절연층, 및 상기 제1절연층의 양면에 배치된 제1배선층 및 제2배선층, 을 포함하며,
    상기 제1 및 제2배선층은 상기 어플리케이션 프로세서(AP) 및 상기 전력관리 집적회로(PMIC) 각각의 접속패드와 전기적으로 연결된,
    반도체 패키지 연결 시스템.
  9. 제 8 항에 있어서,
    상기 코어부재는, 상기 제1절연층 상에 배치되며 상기 제1배선층을 덮는 제2절연층, 상기 제2절연층 상에 배치된 제3배선층, 상기 제1절연층 상에 배치되어 상기 제2배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제4배선층, 을 더 포함하며,
    상기 제3 및 제4배선층은 상기 어플리케이션 프로세서(AP) 및 상기 전력관리 집적회로(PMIC) 각각의 접속패드와 전기적으로 연결된,
    반도체 패키지 연결 시스템.
  10. 제1측 및 상기 제1측과 마주하는 제2측을 갖는 인쇄회로기판;
    상기 인쇄회로기판의 제1측에 배치되며, 상기 인쇄회로기판과 제1전기연결구조체를 통하여 연결된 제1반도체 패키지; 및
    상기 인쇄회로기판의 제2측에 배치되며, 상기 인쇄회로기판과 제2전기연결구조체를 통하여 연결된 제2반도체 패키지; 를 포함하며,
    상기 제1반도체 패키지는 서로 나란하게 배치된 어플리케이션 프로세서(AP) 및 전력관리 집적회로(PMIC)를 포함하고,
    상기 제2반도체 패키지는 메모리(Memory)를 포함하며,
    상기 제2반도체 패키지는, 재배선층을 갖는 연결부재, 상기 연결부재 상에 배치되며 상기 재배선층과 전기적으로 연결된 제1메모리, 상기 제1메모리 상에 배치되며 상기 재배선층과 전기적으로 연결된 제2메모리, 상기 제1 및 제2메모리의 적어도 일부를 봉합하는 봉합재, 및 상기 연결부재의 상기 제1 및 제2메모리가 배치된측의 반대측에 배치되며 상기 재배선층을 상기 인쇄회로기판과 전기적으로 연결시키는 상기 제2전기연결구조체, 를 포함하는,
    반도체 패키지 연결 시스템.
  11. 제 10 항에 있어서,
    상기 제1 및 제2메모리는 각각 상기 재배선층과 와이어 본딩으로 연결된,
    반도체 패키지 연결 시스템.
  12. 제 10 항에 있어서,
    상기 제1 및 제2메모리는 각각 상기 재배선층과 비아를 통하여 연결된,
    반도체 패키지 연결 시스템.
  13. 제 10 항에 있어서,
    상기 제2반도체 패키지는, 관통홀을 갖는 코어부재, 를 더 포함하며,
    상기 제1 및 제2메모리는 상기 관통홀 내에 배치된,
    반도체 패키지 연결 시스템.
  14. 제 13 항에 있어서,
    상기 코어부재는, 상기 연결부재와 접하는 제1절연층, 상기 연결부재와 접하며 상기 제1절연층에 매립된 제1배선층, 및 상기 제1절연층의 상기 제1배선층이 매립된측의 반대측에 배치된 제2배선층, 을 포함하며,
    상기 제1 및 제2배선층은 상기 제1 및 제2메모리와 전기적으로 연결된,
    반도체 패키지 연결 시스템.
  15. 제 14 항에 있어서,
    상기 코어부재는, 상기 제1절연층 상에 배치되며 상기 제2배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3배선층, 을 더 포함하며,
    상기 제3배선층은 상기 제1 및 제2메모리와 전기적으로 연결된,
    반도체 패키지 연결 시스템.
  16. 제 13 항에 있어서,
    상기 코어부재는, 제1절연층, 및 상기 제1절연층의 양면에 배치된 제1배선층 및 제2배선층, 을 포함하며,
    상기 제1 및 제2배선층은 상기 제1 및 제2메모리와 전기적으로 연결된,
    반도체 패키지 연결 시스템.
  17. 제 16 항에 있어서,
    상기 코어부재는, 상기 제1절연층 상에 배치되며 상기 제1배선층을 덮는 제2절연층, 상기 제2절연층 상에 배치된 제3배선층, 상기 제1절연층 상에 배치되어 상기 제2배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제4배선층, 을 더 포함하며,
    상기 제3 및 제4배선층은 상기 제1 및 제2메모리와 전기적으로 연결된,
    반도체 패키지 연결 시스템.
  18. 제 1 항에 있어서,
    상기 인쇄회로기판의 제2측에 배치된 복수의 수동부품; 을 더 포함하는,
    반도체 패키지 연결 시스템.
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