KR20130007262A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 사상에 따른 반도체 패키지는, 서로 반대면인 상면 및 하면을 갖는 제1 인쇄회로기판; 상기 제1 인쇄회로기판의 상면에 플립칩 본딩으로 실장된 제1 반도체 칩; 상기 제1 인쇄회로기판의 하면에 플립칩 본딩으로 실장된 제2 반도체 칩; 및 상기 제1 인쇄회로기판과 전기적으로 연결되도록 상기 제1 인쇄회로기판의 하면 상에 실장되고, 개구부를 포함하는 제2 인쇄회로기판;을 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and its manufacturing method}
본 발명은 반도체 패키지에 관한 것이며, 더욱 구체적으로는, 플립칩 본딩을 통해 기판의 양면에 반도체 칩이 실장된 반도체 패키지에 관한 것이다.
전자 제품은 점점 소형화되면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 커지고 있으나, 집적도의 증가는 한계에 다다르고 있다. 이에 따라 반도체 메모리 소자가 포함된 반도체 패키지가 고용량의 데이터 처리를 가능하도록 하기 위하여 여러 가지 방법들이 제안되고 있다.
고용량의 데이터 처리가 가능하도록 하기 위한 방법으로 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지도록 하는 3차원 구조가 제안되고 있으나, 제조상의 어려움으로 현실화에는 상당한 기간이 소요될 것으로 보이고 있다. 따라서, 기존의 반도체 제조 공정을 그대로 사용하면서도 고용량의 데이터 처리가 가능하도록 하기 위하여, 복수의 반도체 칩을 적층하는 반도체 패키지가 제안되고 있다.
그러나, 플립칩 공정을 통해 제1 반도체 칩에 제2 반도체 칩이 실장되는 경우, 제1 반도체 칩에 별도의 배선공정이 필요하며, 제1 반도체 칩과 제2 반도체 칩의 크기에도 영향을 받으므로, 공정이 복잡해지고 수율이 떨어지는 어려움을 겪고 있다.
본 발명의 기술적 과제는 공정을 단순화하고, 반도체 칩의 사이즈를 자유롭게 선택할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제는 공정을 단순화하고, 반도체 칩의 사이즈를 자유롭게 선택할 수 있는 반도체 패키지 제조방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 사상에 따른 반도체 패키지는, 서로 반대면인 상면 및 하면을 갖는 제1 인쇄회로기판; 상기 제1 인쇄회로기판의 상면에 플립칩 본딩으로 실장된 제1 반도체 칩; 상기 제1 인쇄회로기판의 하면에 플립칩 본딩으로 실장된 제2 반도체 칩; 및 상기 제1 인쇄회로기판과 전기적으로 연결되도록 상기 제1 인쇄회로기판의 하면 상에 실장되고, 개구부를 포함하는 제2 인쇄회로기판;을 포함한다
또한, 본 발명의 사상에 따르면, 상기 제1 반도체 칩 상에 배치되는 히트 싱크;를 더 포함할 수 있다.
또한, 본 발명의 사상에 따르면, 상기 제1 인쇄회로기판의 상면을 덮는 제1 몰딩 부재; 및 상기 제2 반도체 칩을 덮는 제2 몰딩 부재;를 더 포함할 수 있다.
또한, 본 발명의 사상에 따르면, 상기 제1 인쇄회로기판의 하면과 상기 제2 인쇄회로기판의 상면 간에 연결 소자가 배치되며, 상기 연결소자는 이들을 전기적으로 연결할 수 있다.
또한, 본 발명의 사상에 따르면, 상기 개구부에 의해 상기 제2 반도체 칩의 상기 제1 면이 전부 노출되며, 상기 제2 반도체 칩의 적어도 일부분이 상기 개구부 내에 배치될 수 있다.
또한, 본 발명의 사상에 따르면, 상기 개구부에 의해 상기 제2 반도체 칩의 상기 제1 면의 일부분이 노출되며, 상기 제1 인쇄회로기판과 상기 제2 인쇄회로기판 사이의 간격이 상기 제1 인쇄회로기판의 하면과 상기 제2 반도체 칩의 제 1면 사이의 간격보다 클 수 있다.
한편, 상기 과제를 해결하기 위한 본 발명의 사상에 따른 반도체 패키지 제조 방법은, 서로 반대면인 상면 및 하면을 갖는 제1 인쇄회로기판을 형성하는 단계; 상기 상면에 제1 반도체 칩을 플립칩 본딩으로 실장하는 단계; 서로 반대면인 제1 면과 제2 면을 가지며, 상기 제1 인쇄회로기판의 하면에 상기 제2 면이 향하도록 상기 제1 인쇄회로기판에 플립칩 본딩으로 실장된 제2 반도체 칩; 및 상기 제1 인쇄회로기판의 하면 상에 개구부가 형성된 제2 인쇄회로기판을 배치하는 단계;를 포함하되, 상기 제2 인쇄회로기판을 배치하는 단계는, 상기 제2 반도체 칩의 상기 제1 면의 일부 또는 전부가 상기 개구부에 의하여 노출될 수 있다.
또한, 본 발명의 사상에 따르면, 상기 제2 인쇄회로기판을 배치하는 단계는, 상기 개구부가 상기 제2 반도체 칩의 상기 제1 면의 일부분을 노출하는 경우, 상기 제1 인쇄회로기판과 상기 제2 인쇄회로기판 사이의 간격이 상기 제1 인쇄회로기판의 하면과 상기 제2 반도체 칩의 제 1면 사이의 간격보다 크도록 할 수 있다.
또한, 본 발명의 사상에 따르면, 상기 제2 인쇄회로기판을 배치하는 단계는. 상기 개구부가 상기 제2 반도체 칩의 상기 제1 면의 전부를 노출하는 경우, 상기 제2 반도체 칩의 적어도 일부분이 상기 개구부 내에 배치되도록 할 수 있다.
또한, 본 발명의 사상에 따르면, 상기 제2 인쇄회로기판의 하면에 테이프를 부착하는 단계; 상기 개구부를 통하여 상기 제2 반도체 칩을 덮는 몰딩 부재를 형성하는 단계; 및 상기 제2 인쇄회로기판으로부터 상기 테이프를 제거하고, 상기 제2 인쇄회로기판의 하면에 외부 장치와 전기적으로 연결되는 연결 단자를 형성하는 단계;를 더 포함할 수 있다.
본 발명의 반도체 패키지는 기판의 양면에 플립칩 본딩을 이용하여 적어도 한 개 이상의 제1 및 제2 반도체 칩을 실장하므로, 제1 반도체 칩에 제2 반도체 칩을 실장하기 위한 재배선 공정을 생략할 수 있다. 따라서 공정을 단순화시킬 수 있으므로, 제조 비용 및 시간을 절약할 수 있다.
또한, 제2 반도체 칩이 제1 반도체 칩에 실장되는 것이 아니라, 제1 반도체 칩이 실장된 기판의 타면에 실장되므로, 후속 공정이 간편해질 뿐만 아니라, 신뢰도 및 수율을 증가시킬 수 있다.
또한, 제1 반도체 칩 및 제2 반도체 칩의 크기를 자유롭게 선택할 수 있으므로, 공정 자율도를 높힐 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 단면도를 개념적으로 도시한다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 평면도를 개념적으로 도시한다.
도 3 내지 도 11은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 단계적으로 나타내는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 여러 실시예들을 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지의 단면도를 개념적으로 도시한다.
도 1을 참조하면, 제1 기판(100), 제1 반도체 칩(300), 제2 반도체 칩(200) 및 제2 기판(400)을 포함하는 반도체 패키지가 도시된다.
상기 제1 기판(100)은 서로 반대면인 상면 및 하면을 포함한다. 상기 제1 기판(100)의 상면에는 제1 반도체 칩(300)이 실장될 수 있다. 도 1에서는 제1 반도체 칩(300)이 하나만 도시되어 있지만, 2개 이상의 복수개의 제1 반도체 칩(300)들이 상기 제1 기판(100)의 상면에 실장될 수 있다.
또한, 상기 제1 기판(100)의 하면에는 제2 반도체 칩(200) 및 제2 기판(400)이 실장될 수 있다. 도 1에서는 제2 반도체 칩(200)이 하나만 도시되어 있지만, 두 개 이상의 복수개의 제2 반도체 칩(200)들이 상기 제1 기판(100)의 하면에 실장될 수 있다.
또한, 상기 제2 기판(400)은 연결 소자(117)를 통하여 상기 제1 기판(100)과 전기적으로 연결될 수 있다. 상기 연결 소자(117)는 예를 들어, 솔더볼일 수 있으며, 상기 솔더볼은 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 납땜 장치에 의해 형성될 수 있다.
상기 제1 기판(100)은 인쇄회로기판, 플렉서블 인쇄회로기판, 테이프 기판 등일 수 있다.　또한, 상기 제1 기판(100)은 상면에 제1 반도체 칩(300)과 전기적으로 연결하기 위한 제1 기판패드(120)를 포함할 수 있다. 또한, 상기 제1 기판(100)은 하면에 제2 반도체 칩(200) 및 연결 소자(117)와 전기적인 연결을 위한 제2 기판패드(110)를 포함할 수 있다.
몰딩 부재(500)는 상기 제1 기판(100)의 상면 및 하면을 덮으면서 형성될 수 있다. 상기 몰딩 부재(500)는 상기 제1 반도체 칩(300)의 측면 및 상기 제2 반도체 칩(200)을 덮으면서 보호할 수 있다. 상기 몰딩 부재(500)는 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 이러한, 상기 몰딩 부재(500)는 레진과 같은 폴리머로 형성될 수 있으며 예를 들어, EMC(Epoxy Molding Compound)로 형성될 수 있다.
또한, 상기 몰딩 부재(500)가 제2 기판(400)의 하면에 형성되는 것을 방지하기 위하여, 몰딩 공정을 수행하기 전에 상기 제2 기판(400)의 하면에 테이를 부착하는 테이핑 공정을 수행하고, 상기 몰딩 공정을 수행한 후, 상기 제2 기판(400)의 하면에서 상기 테이프를 제거하는 테이핑 탈착 공정을 수행할 수 있다.
상기 제1 반도체 칩(300)은 플립칩 본딩을 통해 상기 제1 기판(100)의 상면에 실장될 수 있다. 즉, 상기 제1 기판(100)의 상면에는 범프(350)가 형성될 수 있으며, 상기 범프(350)와 상기 제1 반도체 칩(300)이 플립칩 본딩에 의해 전기적으로 연결될 수 있다. 플립칩 본딩 과정은 상기 범프(350)에 리플로우(reflow)용 플럭스(flux)를 도포한 후, 리플로우 가열에 의해 범프(350)를 용융하여 상기 제1 기판(100)과 상기 제1 반도체 칩(300)을 전기적으로 연결할 수 있다. 상기 제1 기판(100)에 도포된 리플로우용 플럭스는 세척작업에 의해 제거될 수 있다.
상기 제1 반도체 칩(300)은 내부에 집적 회로를 포함할 수 있다. 예를 들어, 상기 집적 회로는 메모리 회로 또는 로직 회로를 포함할 수 있다. 또한, 도 1에서는 하나의 제1 반도체 칩(300)이 도시되었지만, 복수의 제1 반도체 칩(300)들이 실장될 수 있으며, 이 경우 상기 복수의 제1 반도체 칩(300)들은 서로 동종의 제품일 수도 있고 이종의 제품일 수도 있다. 예를 들면, 상기 복수의 제1 반도체 칩(300)의 일부는 메모리 칩이고, 나머지 반도체 칩은 비메모리 칩일 수 있다. 상기 제1 반도체 칩(300)은 콘트롤러, 플래시 메모리, PRAM, RRAM, FeRAM, MRAM, DRAM 등일 수 있다.
상기 제1 반도체 칩(300)과 상기 제1 기판(100)을 전기적으로 연결하는 복수의 범프(350)들 간에는 갭이 형성된다. 따라서, 상기 제1 반도체 칩(300)과 상기 제1 기판(100) 간의 접속 신뢰성을 확보하기 위하여, 상기 제1 반도체 칩(300)과 상기 제1 기판(100) 사이에 언더필 공정을 수행하여 상기 제1 기판(100)과 상기 제1 반도체 칩(300)과의 접속을 보강할 수 있다. 상기 언더필 공정을 수행하는 언더필(360)은 저점성의 에폭시 수지를 이용할 수 있다. 그러나, 여기에 한정되는 것은 아니다.
제2 반도체 칩(200)은 서로 반대면인 제1 면과 제2 면을 가지며, 상기 제1 기판(100)의 하면에 상기 제2 면이 향하도록, 상기 제1 기판(100)에 플립칩 본딩으로 실장될 수 있다. 즉, 상기 제1 기판(100)의 하면에는 범프(250)가 형성될 수 있으며, 상기 범프(250)와 상기 제2 반도체 칩(200)이 플립칩 본딩에 의해 전기적으로 연결될 수 있다. 플립칩 본딩 과정은 상기 범프(250)에 리플로우(reflow)용 플럭스(flux)를 도포한 후, 리플로우 가열에 의해 범프(250)를 용융하여 상기 제1 기판(100)과 상기 제2 반도체 칩(200)을 전기적으로 연결할 수 있다. 상기 제1 기판(100)에 도포된 리플로우용 플럭스는 세척작업에 의해 제거될 수 있다.
상기 제2 반도체 칩(200)은 내부에 집적 회로를 포함할 수 있다. 예를 들어, 상기 집적 회로는 메모리 회로 또는 로직 회로를 포함할 수 있다. 또한, 도 1에서는 하나의 제2 반도체 칩(200)이 도시되었지만, 복수의 제2 반도체 칩(200)들이 실장될 수 있으며, 이 경우 상기 복수의 제2 반도체 칩(200)들은 서로 동종의 제품일 수도 있고 이종의 제품일 수도 있다. 예를 들면, 상기 복수의 제2 반도체 칩(200)의 일부는 메모리 칩이고, 나머지 반도체 칩은 비메모리 칩일 수 있다. 상기 제2 반도체 칩(200)은 콘트롤러, 플래시 메모리, PRAM, RRAM, FeRAM, MRAM, DRAM 등일 수 있다.
상기 제2 반도체 칩(200)과 상기 제1 기판(100)을 전기적으로 연결하는 복수의 범프(250)들 간에는 갭이 형성된다. 따라서, 상기 제2 반도체 칩(200)과 상기 제1 기판(100) 간의 접속 신뢰성을 확보하기 위하여, 상기 제2 반도체 칩(200)과 상기 제1 기판(100) 사이에 언더필 공정을 수행하여 상기 제1 기판(100)과 상기 제2 반도체 칩(200)과의 접속을 보강할 수 있다. 상기 언더필 공정에 사용되는 언더필(260)로서, 저점성의 에폭시 수지를 이용할 수 있다. 다만, 상기 언더필이 이에 한정되는 것은 아니다.
본 발명에서는 제1 기판(100)의 상면에 제1 반도체 칩(300)이 실장되고, 상기 제1 기판(100)의 하면에 제2 반도체 칩(200)이 실장되므로, 상기 제1 반도체 칩(300)의 활성면에 제2 반도체 칩(200)을 실장하기 위한 배선 작업을 할 필요가 없다. 따라서, 공정을 단순화하여 공정속도를 개선시킬 수 있고 제조 비용 및 시간을 절약할 수 있다.
또한, 제1 반도체 칩(300) 및 제2 반도체 칩(200) 선택의 자유도가 높아지므로, 공정 자율도를 높힐 수 있다.
히트 싱크(Heat sink, 700)는 상기 제1 반도체 칩(300)의 상면 상에 형성될 수 있다.
상기 히트 싱크(700)는 금속, 금속 질화물, 세라믹, 수지, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 히트 싱크(700)는 알루미늄, 알루미늄 합금, 구리, 구리 합금, 알루미늄 산화물(Al2O3), 베릴륨 산화물(BeO), 알루미늄 질화물(AlN), 실리콘 질화물(SiN), 에폭시계 수지, 또는 이들의 조합을 포함할 수 있다.
상기 히트 싱크(700)는 보다 효과적인 열 방사를 위하여 다양한 치수와 형상을 가질 수 있다. 예를 들어, 상기 히트 싱크(700)는 방열 효율을 높이기 위한 다수의 핀(fin)들을 포함할 수 있다.
접착 부재(370)는 상기 히트 싱크(700)와 상기 제1 반도체 칩(300)을 부착시키며, 수지계 에폭시, 또는 내열성이 우수한 접착 테이프 등일 수 있다. 또한, 상기 접착 테이프는 상용화된 공지의 유리 테이프, 실리콘 테이프, 테프론 테이프, 스테인리스 호일 테이프, 세라믹 테이프 등과 같은 고온 테이프가 사용될 수 있으며, 산화 알루미늄, 질화 알루미늄, 실리콘 산화물, 베릴륨 산화물을 포함하는 테이프일 수도 있다.
제2 기판(400)은 서로 반대면인 상면 및 하면을 포함한다. 또한, 상기 제2 기판(400)은 인쇄회로기판, 플렉서블 인쇄회로기판, 테이프 기판 등일 수 있다.　또한, 상기 제2 기판(400)은 상면에 연결소자(117)와 전기적으로 연결하기 위한 제1 기판패드(410)를 포함할 수 있다. 또한, 상기 제2 기판(400)은 하면에 연결 단자(127)와 전기적인 연결을 위한 제2 기판패드(420)를 포함할 수 있다.
상기 연결 단자(127)는 제2 기판(400)을 외부 장치와 전기적으로 연결하기 위하여 제2 기판패드(420) 상에 형성될 수 있다. 상기 연결 단자(224)는 예를 들면, 솔더볼과 같은 도전성 범프, 핀, 리드선 등일 수 있다.　 그러나 여기에 한정되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 평면도를 개념적으로 도시한다.
또한, 도 1 및 도 2(a)를 참조하면, 제2 기판(400)에는 개구부(430)가 형성될 수 있으며, 제2 반도체 칩(200)의 상기 제1 면의 전부가 상기 개구부(430)에 의해 노출될 수 있다. 따라서, 상기 개구부(430)가 상기 제2 반도체 칩(200)의 상기 제1 면의 전부를 노출하는 경우, 상기 제2 반도체 칩(200)의 적어도 일부분은 상기 개구부(430) 내에 배치될 수 있으며, 상기 제2 기판(400)과 상기 제1 기판(100)을 전기적으로 연결하는 연결 소자(117)의 높이를 자유롭게 선택할 수 있다.
또한, 도 2(b)를 참조하면, 상기 제2 반도체 칩(200)의 상기 제1 면의 일부분이 노출되도록 상기 개구부(430)가 형성될 수 있다. 이 경우, 상기 제1 기판(100)과 상기 제2 기판(400) 사이의 간격이, 상기 제1 기판(100)의 하면과 상기 제2 반도체 칩(200)의 제 1면 사이의 간격보다 크도록 조절할 수 있다. 즉, 상기 제2 기판(400)과 상기 제2 반도체 칩(200) 간의 물리적인 접촉을 방지하기 위하여 연결 소자(117)는, 상기 제1 기판(100)에 실장된 상기 제2 반도체 칩(200)의 높이보다 두껍게 형성될 수 있다.
도 3 내지 도 11은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 단계적으로 나타내는 단면도들이다. 도 1과 중복되는 설명은 생략될 수 있다.
도 3을 참조하면, 제1 기판(100)을 준비한다.
상기 제1 기판(100)은 서로 반대면인 상면 및 하면을 포함하며, 상기 제1 기판(100)은 인쇄회로기판, 플렉서블 인쇄회로기판, 테이프 기판 등일 수 있다.　또한, 상기 제1 기판(100)은 상면에 제1 반도체 칩(300)과 전기적으로 연결하기 위한 제1 기판패드(120)를 포함할 수 있다. 또한, 상기 제1 기판(100)은 하면에 제2 반도체 칩(200) 및 연결 소자(117)와 전기적인 연결을 위한 제2 기판패드(110)를 포함할 수 있다.
또한, 상기 제1 기판(100)은 제1 기판패드(120)와 제2 기판패드(110)를 전기적으로 연결하는 배선(미도시)을 그 내부에 더 포함할 수 있다.
이어서, 도 4를 참조하면, 상기 제1 기판(100)의 상면에 플립칩 본딩을 통해 제1 반도체 칩(300)을 실장할 수 있다.
상기 제1 반도체 칩(300)은 범프(350) 및 제1 기판패드(120)를 통하여 상기 제1 기판(100)과 전기적으로 연결될 수 있다. 도 4에서는 한 개의 제1 반도체 칩(300)이 도시되었으나 이에 한정되는 것은 아니며, 두 개 이상의 복수의 제1 반도체 칩(300)들이 상기 제1 기판(100) 상에 형성될 수 있다.
이어서, 상기 제1 기판(100)의 하면에 제2 반도체 칩(200)을 실장할 수 있다.
상기 제2 반도체 칩(200)은 서로 반대면인 제1 면과 제2 면을 가지며, 상기 제1 기판(100)의 하면에 상기 제2 반도체 칩(200)의 제2 면이 향하도록, 상기 제1 기판(100)에 플립칩 본딩으로 실장될 수 있다.
상기 제2 반도체 칩(200)은 범프(250)를 통하여 상기 제1 기판(100)과 전기적으로 연결될 수 있다. 도 4에서는 한 개의 제2 반도체 칩(200)이 한 개가 도시되었으나 이에 한정되는 것은 아니며, 두 개 이상의 복수의 제2 반도체 칩(200)들이 상기 제1 기판(100)의 제2 기판패드(110) 상에 형성될 수 있다.
여기에서는 제1 반도체 칩(300)이 실장되고, 이어서 제2 반도체 칩(200)이 실장되는 것으로 설명되었으나, 이에 한정되는 것은 아니며 실장 순서는 변경될 수 있다.
이어서, 도 5를 참조하면, 제1 기판(100)의 상면 및 하면에 실장된 제1 반도체 칩(300)과 제2 반도체 칩(200)에 언더필 공정을 수행하여, 상기 제1 및 제2 반도체 칩(300, 200)과 상기 제1 기판(100) 간의 접속 신뢰성을 확보할 수 있다. 상기 언더필 공정을 수행하는 언더필(360, 260)로서 저점성의 에폭시 수지를 이용할 수 있다. 다만, 상기 언더필이 이에 한정되는 것은 아니다.
이어서, 도 6을 참조하면, 제2 기판(400)이 제1 기판(100)의 하면에 실장될 수 있다. 상기 제2 기판(400)은 개구부가 형성될 수 있으며, 상기 제1 기판(100)과 상기 제2 기판(400)은 연결 소자(117)를 통하여 전기적으로 연결될 수 있다. 즉, 상기 제1 기판(100)은 하면에 형성된 제2 기판패드(110), 연결 소자(117) 및 제1 기판패드(410)를 통하여 상기 제2 기판(400)과 전기적으로 연결될 수 있다.
상기 연결 소자(117)는 예를 들어, 솔더볼일 수 있으며, 상기 솔더볼은 납(Pb), 주석(Sn), 납(Pb)과 주석(Sn)의 합금, 은(Ag), 구리(Cu), 알루미늄(Al) 등으로 형성될 수 있고, 납땜 장치에 의해 형성될 수 있다.
또한, 상기 제2 기판(400)은 제1 기판패드(410)와 제2 기판패드(420)를 전기적으로 연결하는 배선(미도시)을 그 내부에 더 포함할 수 있다.
또한, 도 6에서는 상기 제2 기판(400)의 개구부(430)가 상기 제2 반도체 칩(200)의 제1 면을 전부 노출하는 경우로서, 상기 제2 반도체 칩(200)의 적어도 일부분이 상기 개구부(430) 내에 배치될 수 있다. 또한, dl 경우, 상기 제1 기판(100)과 전기적으로 연결되는 연결 소자(117)의 높이를 자유롭게 선택할 수 있다.
그러나 상기 제2 기판(400)의 형태가 도 6에 도시된 것에 한정되는 것은 아니며, 제 2 기판(400)은 상기 제2 반도체 칩(200)의 제1 면을 일부분 노출시키는 개구부(430)를 포함할 수 있다. 이 경우에는 상기 제2 반도체 칩(200)과 상기 제2 기판(400) 간의 물리적인 접촉을 방지하기 위하여, 상기 제1 기판(100)과 상기 제2 기판(400) 사이의 간격이 상기 제1 기판(100)의 하면과 상기 제2 반도체 칩의 제 1면 사이의 간격보다 크도록 연결 소자(117)가 배치될 수 있다.
또한, 도 6에서는 상기 제2 반도체 칩(200)을 실장하고, 언더필 공정을 수행한 후, 상기 제2 기판(400)을 상기 제1 기판(100)과 전기적으로 연결하는 공정 순서를 설명하였다. 그러나 이에 한정되는 것은 아니며, 상기 제2 반도체 칩(200)과 상기 제2 기판(400)의 실장 순서는 바뀔 수 있다. 다만, 상기 제2 기판(400)의 개구부(430)가 상기 제2 반도체 칩(200)의 제1 면을 전부 노출시키는 경우에는, 제2 기판(400)이 제2 반도체 칩(200) 보다 상기 제1 기판(100) 상에 먼저 실장될 수 있다.
이어서, 도 7을 참조하면, 상기 제1 반도체 칩(300) 상에 접착 부재(370)를 이용하여 히트 싱크(700)를 실장할 수 있다.
상기 히트 싱크(700)는 금속, 금속 질화물, 세라믹, 수지, 또는 이들의 조합을 포함할 수 있다. 또한, 상기 히트 싱크(700)는 보다 효과적인 열 방사를 위하여 다양한 치수와 형상을 가질 수 있다. 예를 들어, 상기 히트 싱크(700)는 방열 효율을 높이기 위한 다수의 핀(fin)들을 포함할 수 있다.
또한, 여기서는 제2 기판(400)을 실장한 후, 히트 싱크(700)를 실장하는 순서로 설명하였지만, 이에 한정되는 것은 아니며, 상기 순서는 바뀔 수 있다.
이어서, 도 8을 참조하면, 상기 제2 기판(400)의 하면에 테이프(600)를 부착할 수 있다. 상기 테이프(600)를 부착함으로써, 상기 제1 기판(100)의 상면 및 하면을 몰딩하는 공정에서, 상기 제2 기판(400)의 하면이 몰딩되는 것을 방지할 수 있다. 즉, 외부 장치와 전기적으로 연결되는 연결 단자(127)가 형성되는 제2 기판패드(420)를 보호하기 위하여 상기 제2 기판(400)의 하면에 테이프(600)를 부착하는 공정을 수행한다.
이어서, 도 9를 참조하면, 상기 제1 기판(100)의 상면 및 하면에 몰딩 공정을 수행하여 몰딩 부재(500)를 형성한다. 상기 몰딩 부재(500)를 형성함으로써, 제1 반도체 칩(300) 및 제2 반도체 칩(200)을 보호함과 동시에, 상기 제2 기판(400)과 상기 제1 기판(100) 간의 접속 신뢰성을 높힐 수 있다.
이어서, 도 10을 참조하면, 상기 제2 기판(400)의 제2 기판패드(420)에 연결 단자(127)를 형성하기 위하여, 상기 제2 기판(400)으로부터 테이프(600)를 제거한다.
이어서, 도 11을 참조하면, 상기 제2 기판패드(420) 상에 외부 장치와 전기적으로 연결시키는 연결 단자(127)를 형성할 수 있다.
상기 연결 단자(127)는 예를 들면, 솔더볼과 같은 도전성 범프, 핀, 리드선 등일 수 있다.　그러나 여기에 한정되는 것은 아니다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 제1 기판 110, 420: 제2 기판패드
117, 127: 연결 소자 120, 410: 제1 기판패드
200: 제2 반도체 칩 250, 350: 범프
260, 360: 언더필 300: 제1 반도체 칩
370: 접착 부재 400: 제2 기판
500: 몰딩 부재 600: 테이프
700: 히트 싱크

Claims (10)

  1. 서로 반대면인 상면 및 하면을 갖는 제1 인쇄회로기판;
    상기 제1 인쇄회로기판의 상면에 플립칩 본딩으로 실장된 제1 반도체 칩;
    상기 제1 인쇄회로기판의 하면에 플립칩 본딩으로 실장된 제2 반도체 칩; 및
    상기 제1 인쇄회로기판과 전기적으로 연결되도록 상기 제1 인쇄회로기판의 하면 상에 실장되고, 개구부를 포함하는 제2 인쇄회로기판;
    을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 반도체 칩 상에 배치되는 히트 싱크;
    를 더 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 인쇄회로기판의 상면을 덮는 제1 몰딩 부재; 및
    상기 제2 반도체 칩을 덮는 제2 몰딩 부재;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 인쇄회로기판의 하면과 상기 제2 인쇄회로기판의 상면 간에 연결 소자가 배치되며, 상기 연결소자는 이들을 전기적으로 연결하는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 개구부에 의해 상기 제2 반도체 칩의 상기 제1 면이 전부 노출되며, 상기 제2 반도체 칩의 적어도 일부분이 상기 개구부 내에 배치되는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 개구부에 의해 상기 제2 반도체 칩의 상기 제1 면의 일부분이 노출되며, 상기 제1 인쇄회로기판과 상기 제2 인쇄회로기판 사이의 간격이 상기 제1 인쇄회로기판의 하면과 상기 제2 반도체 칩의 제 1면 사이의 간격보다 큰 것을 특징으로 하는 반도체 패키지.
  7. 서로 반대면인 상면 및 하면을 갖는 제1 인쇄회로기판을 형성하는 단계;
    상기 상면에 제1 반도체 칩을 플립칩 본딩으로 실장하는 단계;
    서로 반대면인 제1 면과 제2 면을 가지며, 상기 제1 인쇄회로기판의 하면에 상기 제2 면이 향하도록 상기 제1 인쇄회로기판에 플립칩 본딩으로 실장된 제2 반4도체 칩; 및
    상기 제1 인쇄회로기판의 하면 상에 개구부가 형성된 제2 인쇄회로기판을 배치하는 단계;
    를 포함하되, 상기 제2 인쇄회로기판을 배치하는 단계는, 상기 제2 반도체 칩의 상기 제1 면의 일부 또는 전부가 상기 개구부에 의하여 노출되도록 하는 반도체 패키지 제조 방법.
  8. 제7항에 있어서,
    상기 제2 인쇄회로기판을 배치하는 단계는,
    상기 개구부가 상기 제2 반도체 칩의 상기 제1 면의 일부분을 노출하는 경우, 상기 제1 인쇄회로기판과 상기 제2 인쇄회로기판 사이의 간격이 상기 제1 인쇄회로기판의 하면과 상기 제2 반도체 칩의 제 1면 사이의 간격보다 크도록 하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 제7항에 있어서,
    상기 제2 인쇄회로기판을 배치하는 단계는.
    상기 개구부가 상기 제2 반도체 칩의 상기 제1 면의 전부를 노출하는 경우, 상기 제2 반도체 칩의 적어도 일부분이 상기 개구부 내에 배치되도록 하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 제7항에 있어서,
    상기 제2 인쇄회로기판의 하면에 테이프를 부착하는 단계;
    상기 개구부를 통하여 상기 제2 반도체 칩을 덮는 몰딩 부재를 형성하는 단계; 및
    상기 제2 인쇄회로기판으로부터 상기 테이프를 제거하고, 상기 제2 인쇄회로기판의 하면에 외부 장치와 전기적으로 연결되는 연결 단자를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
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