CN111199937A - 半导体封装件 - Google Patents

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CN
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insulating layer
wiring
semiconductor package
layer
frame
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金俊成
李斗焕
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

本发明提供一种半导体封装件，所述半导体封装件可包括：框架，具有腔并包括将框架的第一表面和第二表面彼此连接的布线结构；第一连接结构，位于框架的第二表面上并包括连接到布线结构的第一重新分布层；半导体芯片，在腔内位于第一连接结构上并具有连接到第一重新分布层的连接垫；包封剂，包封半导体芯片，覆盖框架的第一表面，并且具有与布线结构的上表面基本共面的上表面；以及第二连接结构，包括设置在包封剂和布线结构的上表面上的绝缘层、位于绝缘层上的第二重新分布层以及穿透绝缘层并将布线结构和第二重新分布层连接的过孔。

Description

半导体封装件
本申请要求于2018年11月19日在韩国知识产权局提交的第10-2018-0142583号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件。
背景技术
近来与半导体芯片相关的技术的发展的重要趋势是半导体芯片的尺寸的减小。因此，在封装件技术的领域中，随着对小尺寸半导体芯片等的需求的迅速增加，需要实现在包括多个引脚的同时具有紧凑尺寸的半导体封装件。提出的满足如以上所述的技术需求的一种类型的封装技术可以是扇出型半导体封装件。这样的扇出型半导体封装件具有紧凑的尺寸，并且可通过也使连接垫(connection pad，或称为“连接焊盘”)重新分布在半导体芯片之外的区域中来实现多个引脚。
发明内容
本公开的一方面可提供一种其中可稳定地形成精细背侧重新分布层的半导体封装件。
根据本公开的一方面，一种半导体封装件可包括：框架，具有腔并包括将框架的第一表面和第二表面彼此连接的布线结构，第一表面和第二表面彼此相对；第一连接结构，设置在框架的第二表面上并包括连接到布线结构的第一重新分布层；半导体芯片，在腔内设置在第一连接结构上并具有连接到第一重新分布层的连接垫；包封剂，包封半导体芯片，覆盖框架的第一表面，并且具有与布线结构的上表面基本共面的上表面；以及第二连接结构，包括设置在包封剂和布线结构的彼此共面的上表面上的绝缘层、设置在绝缘层上的第二重新分布层以及穿透绝缘层并将布线结构和第二重新分布层彼此连接的过孔。
根据本公开的另一方面，一种半导体封装件可包括：框架，具有腔并包括将框架的第一表面和第二表面彼此连接的布线结构，第一表面和第二表面彼此相对；第一连接结构，设置在框架的第二表面上并包括连接到布线结构的第一重新分布层；半导体芯片，在腔内设置在第一连接结构上并具有连接到第一重新分布层的连接垫；包封剂，包封半导体芯片，覆盖框架的第一表面，并且利用非感光电介质(PID)形成；以及第二连接结构，包括绝缘层、第二重新分布层和过孔，绝缘层设置在包封剂和布线结构的上表面上并利用PID形成，第二重新分布层设置在绝缘层上，过孔穿透绝缘层并将布线结构和第二重新分布层彼此连接。包封剂可具有与布线结构的上表面基本共面的上表面。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更加清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出了扇入型半导体封装件在被封装之前和在被封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出根据本公开中的示例性实施例的半导体封装件的示意性截面图；
图10是沿着图9的半导体封装件的线I-I'截取的平面图；
图11是示出图9中所示的半导体封装件的局部区域(区域A)的放大截面图；
图12A至图12G是用于描述制造根据本公开中的示例性实施例的半导体封装件的方法的主要工艺的截面图；以及
图13和图14是示出根据本公开中的各种示例性实施例的半导体封装件的示意性截面图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为了清楚起见，可夸大或缩小组件的形状、尺寸等。
这里，为了方便起见，下侧、下部、下表面等用于表示相对于附图的截面向下的方向，而上侧、上部、上表面等用于表示与向下方向相反的方向。然而，这些方向是为了便于解释而定义的，并且权利要求不受如上所述定义的方向的特别限制，并且上部和下部的概念可彼此交换。
说明书中的一个组件与另一组件“连接”的含义在概念上包括两个组件之间的通过粘合层的间接连接以及两个组件之间的直接连接。此外，“电连接”在概念上包括物理连接和物理断开。可理解的是，当用诸如“第一”和“第二”的术语来表示元件时，该元件不受此限制。它们可仅用于将该元件与其他元件区分开的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离这里阐述的权利要求的范围的情况下，第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。
这里使用的术语“示例性实施例”不表示相同的示例性实施例，并且被提供用于强调与另一示例性实施例的特征或特性不同的特定特征或特性。然而，这里提供的示例性实施例被认为能够通过彼此全部或部分地组合来实现。例如，除非在其中提供相反或相矛盾的描述，否则在特定示例性实施例中描述的一个元件即使未在另一示例性实施例中描述，其也可被理解为与另一示例性实施例相关的描述。
这里使用的术语仅用于描述示例性实施例而不是限制本公开。在这种情况下，除非在上下文中另外解释，否则单数形式包括复数形式。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可在其中容纳主板1010。主板1010可包括物理或电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电气和电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE802.16族等)、IEEE802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是也可包括被指定为根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是也可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。此外，可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，并且半导体封装件100可以是例如芯片相关组件之中的应用处理器，但不限于此。电子装置不必局限于智能电话1100，而是可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身无法被使用，而是被封装并且在封装状态下在电子装置等中使用。
需要半导体封装的原因在于，就电连接而言，半导体芯片与电子装置的主板之间的电路宽度存在差异。详细地，半导体芯片的连接垫的尺寸和半导体芯片的连接垫之间的间距非常细小，而在电子装置中使用的主板的组件安装垫的尺寸和主板的组件安装垫之间的间距显著大于半导体芯片的连接垫的尺寸和半导体芯片的连接垫之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片与主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和用途而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和被封装之后的状态的示意性截面图，图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，半导体芯片2220包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接垫2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接垫2222的至少一部分。由于连接垫2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)上以及电子装置的主板等上。
因此，可根据半导体芯片2220的尺寸，在半导体芯片2220上形成连接结构2240以使连接垫2222重新分布。连接结构2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241；形成使连接垫2222敞开的通路孔2243h；然后形成布线图案2242和过孔2243。然后，可形成保护连接结构2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接结构2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有其中半导体芯片的所有的连接垫(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，由于在扇入型半导体封装件中所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有小尺寸的半导体芯片。此外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因在于，即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图，图6是示出扇入型半导体封装件嵌在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接垫2222(即，I/O端子)可通过中介基板2301再次重新分布，并且扇入型半导体封装件2200可在该扇入型半导体封装件2200安装在中介基板2301上的状态下最终安装在电子装置的主板2500上。在这种情况下，低熔点金属或合金球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用包封剂2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌在单独的中介基板2302中，在扇入型半导体封装件2200嵌在中介基板2302中的状态下，半导体芯片2220的连接垫2222(即，I/O端子)可通过中介基板2302再次重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板上，然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌在中介基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接垫2122可通过连接结构2140重新分布到半导体芯片2120的外部。在这种情况下，可在连接构件2140上进一步形成钝化层2150，并且可在钝化层2150的开口中进一步形成凸块下金属层2160。低熔点金属或合金球2170可进一步形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接垫2122、钝化层(未示出)等的集成电路(IC)。连接结构2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接垫2122和重新分布层2142彼此电连接。
在本制造工艺中，可在包封剂2130形成在半导体芯片2120外侧之后形成连接结构2140。在这种情况下，连接结构2140可在包封半导体芯片2120之后形成，因此，连接到重新分布层的过孔2143的宽度可以随着它们接近半导体芯片而变小(见放大区域)。
如上所述，扇出型半导体封装件可具有其中半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，需要减小球的尺寸和节距，使得可能不能在扇入型半导体封装件中使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有其中半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上(如下所述)。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过低熔点金属或合金球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接结构2140，连接结构2140形成在半导体芯片2120上且能够使连接垫2122重新分布到在半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可实现为厚度比使用中介基板的扇入型半导体封装件的厚度小。因此，扇出型半导体封装件可小型化和纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)(诸如中介基板)的普通的层叠封装(POP)类型的形式更紧凑的形式来实现，并且可解决由于翘曲现象的发生而引起的问题。
另外，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击影响的封装技术，并且是与诸如中介基板等的印刷电路板(PCB)(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌在其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照本公开的示例性实施例详细描述本公开的精神和范围。
图9是示出根据本公开中的示例性实施例的半导体封装件的示意性截面图，图10是沿着图9的半导体封装件的线I-I'截取的平面图。
参照图9和图10，半导体封装件100可包括：框架110，具有腔110H，并且包括将彼此相对的第一表面110A和第二表面110B彼此连接的布线结构115；第一连接结构140，设置在框架110的第二表面110B上，并且包括连接到布线结构115的第一重新分布层142；半导体芯片120，在腔110H内设置在第一连接结构140上，并且具有连接到第一重新分布层142的连接垫122；以及包封剂130，设置在第一连接结构140上，并且包封半导体芯片120。
半导体封装件100还可包括设置在包封剂130的上表面上的第二连接结构150。本示例性实施例中使用的第二连接结构150可包括：绝缘层151，设置在包封剂130的上表面和框架110的第一表面110A上；第二重新分布层(也被称为“背侧重新分布层”)152，设置在绝缘层151上；以及过孔153，穿透绝缘层151，并且使布线结构115和第二重新分布层152彼此连接。例如，绝缘层151可包括感光电介质(PID)。当绝缘层151利用PID形成时，第二重新分布层152可形成为精细图案。
包封剂130可与布线结构115的上表面基本共面。在一些示例性实施例中，包封剂可利用非感光电介质形成。如以上所述，根据本示例性实施例，可使布线结构115的上表面和包封剂130的上表面平坦化，使得绝缘层151可以以均匀厚度精确地涂敷到平坦化的上表面，并且绝缘层151和包封剂130的表面可有效地彼此紧密粘附，从而提高结构可靠性。
出于该平坦化的目的，包封剂130可延伸直到框架110的第一表面110A，以覆盖布线结构115。可研磨包封剂130直到其使布线结构115的上表面暴露，从而使布线结构115的上表面和包封剂130的上表面平坦化。
在本示例性实施例中使用的框架110可包括与第一连接结构140接触的第一绝缘层111a和设置在第一绝缘层111a上的第二绝缘层111b。在本示例性实施例中使用的布线结构115可包括：第一布线图案112a，嵌在第一绝缘层111a中并与第一连接结构140接触；第二布线图案112b，设置在第一绝缘层111a的与第一绝缘层111a的嵌有第一布线图案112a的一个表面相对的另一表面上；以及第三布线图案112c，设置在第二绝缘层111b上。
此外，布线结构115可包括第一布线过孔113a和第二布线过孔113b，第一布线过孔113a穿透第一绝缘层111a并将第一布线图案112a和第二布线图案112b彼此连接，第二布线过孔113b穿透第二绝缘层111b并将第二布线图案112b和第三布线图案112c彼此连接。
详细地，参照图11，包封剂130可具有位于如以上所述的框架110的第一表面110A上的延伸部分130a。布线结构115可具有从框架110的第一表面110A突出的结构。第三布线图案112c可从框架110的第一表面110A突出。在平坦化工艺中，包封剂130的延伸部分130a的上表面可被平坦化为与突出的第三布线图案112c的上表面共面。因此，用于形成第二重新分布层152的绝缘层151可形成在平坦化的上表面上，从而具有均匀的厚度。在精细地形成第二重新分布图案152和过孔153时可以是有利的。具体地，当利用PID形成绝缘层151时，可减小由于在执行曝光工艺中的厚度偏差导致的误差，并且可更精确地形成具有精细间距的过孔153。
绝缘层151可具有使第三布线图案112c的至少一部分敞开的开口151h。第二重新分布层152可形成在绝缘层151上，并且可通过形成在开口151h中的过孔153连接到第三布线图案112c。在本示例性实施例中，包封剂130的上表面可被平坦化以与第三布线图案112c的上表面共面，因此开口151h可仅穿透绝缘层151而不穿过包封剂130。
在本示例性实施例中使用的连接结构140可包括两个第一重新分布层142，并且连接结构140的第一重新分布层142可连接到半导体芯片120的连接垫122和布线结构115(具体地，第一布线图案112a)。
第一钝化层160可形成在连接结构140的下表面上。第一钝化层160可具有使第一重新分布层142的至少一部分暴露的开口160h。凸块下金属层170可分别设置在开口160h中，并且可分别连接到电连接金属件180。
将在下文中更详细地描述包括在根据本示例性实施例的半导体封装件100中的相应的组件。
框架110可根据绝缘层111a和111b的特定材料来提高半导体封装件100的刚性，并且用于确保包封剂130的厚度的均匀性。框架110可具有穿透绝缘层111a和111b的腔110H。半导体芯片120可设置在腔110H中，并且在一些示例性实施例中，无源组件可与半导体芯片120一起设置在腔110H中。腔110H可具有其壁围绕半导体芯片120的形式，但不必限于此。除了绝缘层111a和111b之外，框架110还可包括布线图案112a、112b和112c以及布线过孔113a和113b。在这种情况下，布线图案112a、112b和112c以及布线过孔113a和113b可用作封装件结构中的竖直连接构件。在一些示例性实施例中，半导体封装件100可具有诸如用于替代框架110中的布线结构115的金属柱的竖直连接构件。
举例说明了在本示例性实施例中使用的框架110的布线结构包括三个布线图案112a、112b和112c以及将三个布线图案112a、112b和112c彼此连接的布线过孔113a和113b的形式，但是布线结构中的层的数量可与以上描述的布线结构中的层的数量不同，并且可实现各种其他布线结构(见图14)。绝缘层111a和111b中的每个的材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、其中热固性树脂或热塑性树脂与无机填料混合的树脂(例如，ABF(Ajinomoto Build-up Film)等)，但并不限于此。可选地，其中热固性树脂或热塑性树脂与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的材料(例如，半固化片等)也可用作绝缘层111a和111b中的每个的材料。在一些示例性实施例中，PID树脂也可用作绝缘层111a和111b中的每个的材料。
如以上所述，包括布线图案112a、112b和112c以及布线过孔113a和113b的布线结构115可提供半导体封装件100的竖直连接路径，并且用于使半导体芯片120的连接垫122重新分布。布线图案112a、112b和112c中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。布线图案112a、112b和112c可根据对应的层的设计执行各种功能。例如，布线图案112a、112b和112c可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如数据信号图案等)。此外，布线图案112a、112b和112c可包括过孔垫、布线垫、电连接结构垫等。布线图案112a、112b和112c中的每个可通过任何已知的镀覆工艺来形成，并且可包括种子层和导体层。布线图案112a、112b和112c中的每个的厚度可比第一重新分布层142的厚度大。
如图9中所示，第一布线图案112a可凹入到第一绝缘层111a中。如以上所述，当第一布线图案112a凹入到第一绝缘层111a中，使得第一绝缘层111a的下表面与第一布线图案112a的下表面之间具有台阶时，可防止包封剂130的材料渗出以污染第一布线图案112a的现象。
布线过孔113a和113b可将形成在不同层上的布线图案112a、112b和112c彼此电连接，从而在框架110中形成电路径。布线过孔113a和113b中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。布线过孔113a和113b中的每个可以是利用导电材料填充的填充型过孔，或者是其中导电材料可沿着通路孔中的每个的壁形成的共形型过孔。此外，布线过孔113a和113b中的每个可具有锥形形状。布线过孔113a和113b中的每个可通过镀覆工艺形成，并且可包括种子层和导体层。
当形成用于第一布线过孔113a的孔时，第一布线图案112a的垫中的一些可用作阻挡件。因此，在工艺中可有利的是，第一布线过孔113a中的每个具有上端的宽度比下端的宽度大的锥形形状。在这种情况下，第一布线过孔113a可与第二布线图案112b的垫图案成为一体。此外，当形成用于第二布线过孔113b的孔时，第二布线图案112b的垫中的一些可用作阻挡件。因此，在工艺中可有利的是，与第一布线过孔113a类似，第二布线过孔113b中的每个具有上端的宽度比下端的宽度大的锥形形状。在这种情况下，第二布线过孔113b可与第三布线图案112c的垫图案成为一体。另外，尽管未在附图中示出，但是在一些示例性实施例中，为了阻挡电磁波或为了散热，金属层(未示出)可设置在框架110的腔110H的壁上。金属层(未示出)可围绕半导体芯片120。
半导体芯片120可以是在单个芯片中集成数量为数百至数百万或更多个元件而提供的集成电路(IC)。在这种情况下，IC可以是例如诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、数字信号处理器、密码处理器、微处理器、微控制器等的应用处理器芯片，但并不限于此。IC可以是电源管理IC(PMIC)、诸如易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等的存储器芯片，或者诸如模数转换器、专用IC(ASIC)等的逻辑芯片。
半导体芯片120可以是其中未形成单独的块或重新分布层的处于裸态的集成电路。然而，半导体芯片120不限于此，并且如果需要，可以是封装型IC。集成电路可基于有效晶圆形成。在这种情况下，半导体芯片120的主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。连接垫122可将半导体芯片120电连接到其他组件。连接垫122中的每个的材料可以是诸如铝(Al)等的导电材料。使连接垫122暴露的钝化层123可形成在主体121上，并且钝化层123可以是氧化物层、氮化物层等，或者氧化物层和氮化物层的双层。还可在其他需要的位置中设置绝缘层(未示出)等。另外，半导体芯片120的有效表面是指半导体芯片120的其上设置有连接垫122的表面，并且半导体芯片120的无效表面是指半导体芯片120的与有效表面相对的表面。在这种情况下，当钝化层123形成在半导体芯片120的有效表面上时，可基于钝化层123的最下表面确定半导体芯片120的有效表面的位置关系。
包封剂130可包封框架110和半导体芯片120，并且可填充腔110H的至少一部分。包封剂130可利用绝缘材料形成。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、具有浸在热固性树脂或热塑性树脂中的诸如无机填料的增强材料的树脂(诸如ABF、FR-4、双马来酰亚胺三嗪(BT)等)。此外，诸如环氧塑封料(EMC)或感光材料(即，感光包封剂(PIE))的模制材料可用作绝缘材料。在一些示例性实施例中，其中诸如热固性树脂或热塑性树脂的绝缘树脂浸在无机填料和/或诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的材料也可用作绝缘材料。设置在包封剂130的上表面上的绝缘层151可利用与包封剂130的材料相同或与类似的材料形成。
第二重新分布层152可设置在绝缘层151上。与第一重新分布层142和布线图案112a、112b和112c类似，第二重新分布层152可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。第二重新分布层152可根据设计执行各种功能。例如，第二重新分布层152可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如数据信号图案等)。此外，第二重新分布层152可包括过孔垫、布线垫、电连接结构垫等。第二重新分布层152可通过任何公知的镀覆工艺形成，并且可包括种子层和导体层。与第二重新分布层152类似，过孔153中的每个也可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。过孔153中的每个可以是利用导电材料填充的填充型过孔，或者是其中导电材料可沿着通路孔中的每个的壁形成的共形型过孔。此外，过孔153中的每个可具有锥形形状。过孔153可通过镀覆工艺与第二重新分布层152一起形成，并且可包括种子层和导体层。
连接结构140可被构造为使半导体芯片120的连接垫122重新分布。半导体芯片120的具有各种功能的数十至数百个连接垫122可通过连接结构140重新分布，并且可根据功能通过电连接金属件180物理连接或电连接到外部。示出了如以上所述的其中连接结构140包括两个绝缘层141、两个第一重新分布层142和两个过孔143的形式，但在另一示例性实施例中，连接结构140可实现为单层或者实现为比以上描述的层数多的层数。
绝缘层141中的每个的材料可以是绝缘材料。这里，绝缘材料可以是PID。在这种情况下，可通过光过孔引入精细间距，因此可使半导体芯片120的数十至数百万个连接垫122非常有效地重新分布。
第一重新分布层142可使半导体芯片120的连接垫122重新分布，以将连接垫122电连接到电连接金属件180。第一重新分布层142中的每个的材料也可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。第一重新分布层142还可根据设计执行各种功能。例如，第一重新分布层142可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如数据信号图案等)。此外，第一重新分布层142可包括过孔垫、电连接结构垫等。过孔143可将形成在不同层上的第一重新分布层142彼此电连接，并且可特别用于将半导体芯片120的连接垫122和第一重新分布层142彼此电连接。当半导体芯片120是裸片时，过孔143可与连接垫122物理接触。过孔143中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。过孔143中的每个也可利用导电材料完全填充，或者导电材料可沿着通路孔中的每个的壁形成。此外，过孔143中的每个也可具有锥形形状。
第一钝化层160和第二钝化层190可设置为用于保护半导体封装件100免受外部物理或化学损坏的影响的层。详细地，可设置位于较低高度上的第一钝化层160以保护连接结构140，并且可设置位于较高高度上的第二钝化层190以保护第二重新分布层152。第一钝化层160和第二钝化层190中的每个可包括绝缘树脂和无机填料，但可不包括玻璃纤维。例如，第一钝化层160和第二钝化层190可利用ABF形成，但不限于此，并且可利用PID形成。与第一钝化层160类似，第二钝化层190可具有使第二重新分布层152的部分区域暴露的开口190h。表面处理层152P可形成在第二重新分布层152的暴露区域上。
可使用凸块下金属层170以提高电连接金属件180的连接可靠性。也就是说，凸块下金属层170可提高根据本示例性实施例的半导体封装件100的板级可靠性。凸块下金属层170中的凸块下金属的数量可以是数十至数万。相应的凸块下金属可通过穿透第一钝化层160的开口160h连接到第一重新分布层142。凸块下金属层170可使用金属通过任何已知的金属化方法形成，但不限于此。
电连接金属件180可被构造为使半导体封装件100物理连接或电连接到外部。例如，半导体封装件100可通过电连接金属件180安装在电子装置的主板上。电连接金属件180中的每个可利用诸如锡(Sn)的低熔点金属或包括锡(Sn)的合金形成。更详细地，电连接金属件180中的每个可利用焊料等形成。然而，这仅是示例，并且电连接金属件180中的每个的材料不特别限于此。电连接金属件180中的每个可以是焊盘、焊球、引脚等。电连接金属件180可形成为多层结构或单层结构。当电连接金属件180形成为多层结构时，电连接金属件180可包括铜(Cu)柱和焊料。当电连接金属件180形成为单层结构时，电连接金属件180可包括锡-银焊料或铜(Cu)。然而，这仅是示例，并且电连接金属件180不限于此。电连接金属件180的数量、间隔、设置形式等不特别限制，而是本领域技术人员可根据设计细节进行充分修改。例如，根据连接垫122的数量，电连接金属件180可以以数十至数千的数量设置，或者可以以数十至数千或更多或数十至数千或更少的数量设置。
电连接金属件180中的至少一个可以设置在扇出区域中。扇出区域是指不与其中设置有半导体芯片120的区域叠置的区域。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可实现多个输入/输出(I/O)端子，并且可促进3D互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度，并且可具有价格竞争力。
图12A至图12G是用于描述制造根据本公开中的示例性实施例的半导体封装件的方法的主要工艺的截面图。
参照图12A，可在第一粘合剂膜210上设置半导体芯片120和具有容纳半导体芯片120的腔110H的框架110，并且可形成包封半导体芯片120的包封剂130。
如以上所述，在本示例性实施例中使用的框架110可包括布线结构以及第一绝缘层111a和第二绝缘层111b，并且布线结构可包括三个布线图案112a、112b和112c以及将三个布线图案112a、112b和112c彼此连接的布线过孔113a和113b。第一粘合剂膜210可附着到第一绝缘层111a的下侧。例如，第一粘合剂膜210可以是包括环氧树脂的带等。半导体芯片120可安装在框架110的腔110H中，并且包封半导体芯片120的包封剂130可使用适当的包封材料形成。包封剂130可延伸直到框架110的上表面以覆盖第三布线图案112c。
然后，参照图12B，可将第二粘合剂膜220附着到包封剂130的上表面，可去除第一粘合剂膜210，然后可在从其去除了第一粘合剂膜210的表面上形成连接结构140。
连接结构140可通过以下步骤形成：通过层叠法或涂敷法形成绝缘层141、在绝缘层141中形成通路孔并通过电镀镀覆或无电镀镀覆形成第一重新分布层142和过孔143。当PID用作绝缘层的材料时，可通过光刻法以精细间距形成通路孔。
然后，参照图12C，可形成第一钝化层160和凸块下金属层170。
第一钝化层160可形成在连接结构140的下表面上，并且使第一重新分布层142的部分区域暴露的多个开口160h可形成在第一钝化层160中。凸块下金属层170可形成在第一钝化层160上，以通过多个开口160h连接到第一重新分布层142的暴露区域。
然后，参照图12D，可从包封剂130去除第二粘合剂膜220，并且可在包封剂130的上表面上执行平坦化工艺。
可通过研磨包封剂130的上表面执行本平坦化工艺。可执行包封剂130的研磨，直到布线结构的上表面(即，第三布线图案112c的上表面)被暴露，并且第三布线图案112c的上表面和包封剂130的上表面可彼此共面。具体地，包封剂130的上表面在平坦化之前会非常粗糙以至于不适合进行在去除第二粘合剂膜220的工艺的后续工艺，但是可通过本平坦化工艺减小包封剂130的上表面的粗糙度。
然后，如图12E中所示，可在包封剂130和布线结构的平坦化的上表面130u(如图12D所示)上形成绝缘层151。然后，如图12F中所示，可在绝缘层151中形成使第三布线图案112c的部分区域暴露的开口151h。
绝缘层151可形成在包封剂130和布线结构(即，第三布线图案112c)的平坦化的上表面上。绝缘层151可包括PID。当绝缘层151利用PID形成时，绝缘层151可形成在平坦化的表面上，因此具有均匀的厚度。因此，可通过曝光工艺等精确地形成第二重新分布层152和过孔153。然而，在本示例性实施例中，开口151h可仅穿透绝缘层151而不穿过包封剂130，并使第三布线图案112c暴露。
然后，参照图12G，可在绝缘层151上形成第二重新分布层152，并且可使过孔153填充绝缘层151中的开口151h。
在本工艺中，可在绝缘层151上形成干膜(DF)，并且可通过光刻工艺选择性地去除其中将要形成第二重新分布层152的区域。然后，可使用图案化的干膜(DF)执行镀覆工艺，并且可去除干膜(DF)以获得第二重新分布层152。
然后，可在绝缘层151上形成第二钝化层190以覆盖第二重新分布层152，可在第二钝化层190中形成使第二重新分布层152的部分区域暴露的开口190h，并且然后可通过任何已知的方法在凸块下金属层170上(如果需要，在连接结构140上)形成电连接金属件180等(见图9)。另外，可在板级上执行这一系列工艺。在这种情况下，当执行切割工艺时，可通过执行一次工艺来制造多个半导体封装件100。
图13是示出根据本公开中的另一示例性实施例的半导体封装件的示意性截面图。
参照图13，可理解的是，除了包括两个第二重新分布层152a和152b的第二连接结构150之外，根据本示例性实施例的半导体封装件100A具有与图9至图11中示出的结构类似的结构。除非另外明确描述，否则可参照图9至图11中示出的半导体封装件100的相同或相似组件的描述来理解根据本示例性实施例的组件。
除包括第一重新分布层142的第一连接结构140外，根据本示例性实施例的半导体封装件100A可包括第二连接结构150，第二连接结构150与第一连接结构140相对并包括连接到布线结构的第二重新分布层152a和152b。第二连接结构150可包括：第一绝缘层151a，设置在包封剂130上；下重新分布层152a，设置在第一绝缘层151a上；第二绝缘层151b，设置在下重新分布层152a上；以及上重新分布层152b，设置在第二绝缘层151b上，以连接到下重新分布层152a。
下重新分布层152a和上重新分布层152b可分别通过重新分布过孔153a和153b连接到布线结构(具体地，第三布线图案112c)。如以上所述，第一绝缘层151a可在包封剂130的被平坦化为与布线结构的上表面共面的表面上使用PID来形成。因此，可以以均匀的厚度形成第一绝缘层151a。因此，可通过后续曝光工艺等精确地形成下重新分布层152a和重新分布过孔153a。由于第二绝缘层151b也形成在第一绝缘层151a上，因此可预期与以上描述的效果类似的效果。
图14是示出根据本公开中的另一示例性实施例的半导体封装件的示意性截面图。
参照图14，可理解的是，除了框架110的形式之外，根据本示例性实施例的半导体封装件100B具有与图9至图11中示出的结构类似的结构。除非另外明确描述，否则可参照图9至图11中示出的半导体封装件100的相同或相似组件的描述来理解根据本示例性实施例的组件。
在本示例性实施例中使用的框架110可具有与以上描述的框架110的结构不同的结构，并且因此可修改框架110的布线结构。详细地，框架110可包括：第一绝缘层111a；第一布线图案112a，设置在第一绝缘层111a的一个表面上；第二布线图案112b，设置在第一绝缘层111a的另一表面上；第二绝缘层111b，设置在第一绝缘层111a的一个表面上并覆盖第一布线图案112a的至少一部分；第三布线图案112c，设置在第二绝缘层111b的与第二绝缘层111b的其中嵌有第一布线图案112a的一个表面相对的另一表面上；第三绝缘层111c，设置在第一绝缘层111a的另一表面上并覆盖第二布线图案112b的至少一部分；第四布线图案112d，设置在第三绝缘层111c的与第三绝缘层111c的其中嵌有第二布线图案112b的一个表面相对的另一表面上；第一布线过孔113a，穿透第一绝缘层111a并将第一布线图案112a和第二布线图案112b彼此电连接；第二布线过孔113b，穿透第二绝缘层111b并将第一布线图案112a和第三布线图案112c彼此电连接；以及第三布线过孔113c，穿透第三绝缘层111c并将第二布线图案112b和第四布线图案112d彼此电连接。
由于在本示例性实施例中使用的框架110具有更多数量的布线图案112a、112b、112c和112d，因此可进一步简化连接结构140的第一重新分布层142。
第一绝缘层111a可具有比第二绝缘层111b和第三绝缘层111c的厚度大的厚度。第一绝缘层111a可基本相对厚以保持刚性，并且可引入第二绝缘层111b和第三绝缘层111c，以形成更多数量的布线图案112c和112d。第一绝缘层111a可包括与第二绝缘层111b和第三绝缘层111c的绝缘材料不同的绝缘材料。例如，第一绝缘层111a可以是例如包括诸如玻璃纤维的芯材料、无机填料和绝缘树脂的半固化片，并且第二绝缘层111b和第三绝缘层111c可以是包括无机填料和绝缘树脂的ABF或PID。然而，第一绝缘层111a以及第二绝缘层111b和第三绝缘层111c的材料不限于此。类似地，穿透第一绝缘层111a的第一布线过孔113a的平均直径可大于分别穿透第二绝缘层111b和第三绝缘层111c的第二布线过孔113b和第三布线过孔113c的平均直径。此外，第一布线过孔113a可具有沙漏形状或圆柱形状，同时第二布线过孔113b和第三布线过孔113c可具有方向彼此相反的锥形形状。第一布线图案112a、第二布线图案112b、第三布线图案112c和第四布线图案112d的厚度可比第一重新分布层142的厚度大。
如以上所述，根据本公开的示例性实施例，可在包封剂的被平坦化为与布线结构的上表面共面的表面上使用PID来形成绝缘层。因此，绝缘层可以以均匀的厚度形成。可通过后续曝光工艺等精确地形成背侧重新分布层。
尽管上面已经示出和描述了示例性实施例，但是对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可以进行修改和变形。

Claims (16)

1.一种半导体封装件，所述半导体封装件包括：
框架，具有腔并包括将所述框架的第一表面和第二表面彼此连接的布线结构，所述第一表面和所述第二表面彼此相对；
第一连接结构，设置在所述框架的所述第二表面上并包括连接到所述布线结构的第一重新分布层；
半导体芯片，在所述腔内设置在所述第一连接结构上并具有连接到所述第一重新分布层的连接垫；
包封剂，包封所述半导体芯片，延伸以覆盖所述框架的所述第一表面，并且具有与所述布线结构的上表面共面的上表面；以及
第二连接结构，包括设置在所述包封剂和所述布线结构的上表面上的绝缘层、设置在所述绝缘层上的第二重新分布层以及穿透所述绝缘层并将所述布线结构和所述第二重新分布层彼此连接的过孔。
2.根据权利要求1所述的半导体封装件，其中，所述绝缘层包括感光电介质。
3.根据权利要求1所述的半导体封装件，其中，所述布线结构具有从所述框架的所述第一表面突出的结构。
4.根据权利要求3所述的半导体封装件，其中，所述布线结构包括多个布线图案，并且
所述多个布线图案中的一者从所述框架的所述第一表面突出并连接到所述第二重新分布层。
5.根据权利要求4所述的半导体封装件，其中，所述包封剂的延伸部分的厚度与所述多个布线图案中的所述一者的厚度相同。
6.根据权利要求1所述的半导体封装件，其中，所述绝缘层包括多个绝缘层，并且所述第二重新分布层包括分别设置在所述多个绝缘层上的多个第二重新分布层，所述过孔包括分别设置在所述多个绝缘层中的多个过孔。
7.根据权利要求1所述的半导体封装件，其中，所述框架包括与所述第一连接结构接触的第一绝缘层和设置在所述第一绝缘层上的第二绝缘层，并且
所述布线结构包括：第一布线图案，嵌在所述第一绝缘层中并与所述第一连接结构接触；第二布线图案，设置在所述第一绝缘层的与所述第一绝缘层的嵌有所述第一布线图案的一个表面相对的另一表面上；以及第三布线图案，设置在所述第二绝缘层上。
8.根据权利要求1所述的半导体封装件，其中，所述框架包括第一绝缘层以及分别设置在所述第一绝缘层的下表面和上表面上的第二绝缘层和第三绝缘层，并且
所述布线结构包括：第一布线图案和第二布线图案，分别设置在所述第一绝缘层的下表面和上表面上；第三布线图案，设置在所述第二绝缘层上；以及第四布线图案，设置在所述第三绝缘层上。
9.根据权利要求1所述的半导体封装件，所述半导体封装件还包括钝化层，所述钝化层设置在所述第一连接结构的下表面上并具有使所述第一重新分布层暴露的多个开口。
10.根据权利要求9所述的半导体封装件，所述半导体封装件还包括：
多个凸块下金属层，设置在所述钝化层的所述开口中并连接到所述第一重新分布层；以及
多个电连接金属件，分别设置在所述多个凸块下金属层上。
11.根据权利要求1所述的半导体封装件，其中，所述第二连接结构的所述绝缘层具有均匀的厚度。
12.一种半导体封装件，所述半导体封装件包括：
框架，具有腔并包括将所述框架的第一表面和第二表面彼此连接的布线结构，所述第一表面和所述第二表面彼此相对；
第一连接结构，设置在所述框架的所述第二表面上并包括连接到所述布线结构的第一重新分布层；
半导体芯片，在所述腔内设置在所述第一连接结构上并具有连接到所述第一重新分布层的连接垫；
包封剂，包封所述半导体芯片，覆盖所述框架的所述第一表面，并且利用非感光电介质形成；以及
第二连接结构，包括绝缘层、第二重新分布层和过孔，所述绝缘层设置在所述包封剂和所述布线结构的上表面上并利用感光电介质形成，所述第二重新分布层设置在所述绝缘层上，所述过孔穿透所述绝缘层并将所述布线结构和所述第二重新分布层彼此连接，
其中，所述包封剂具有与所述布线结构的上表面共面的上表面。
13.根据权利要求12所述的半导体封装件，其中，所述布线结构具有从所述框架的所述第一表面突出的结构。
14.根据权利要求13所述的半导体封装件，其中，所述布线结构包括多个布线图案，并且
所述多个布线图案中的一者从所述框架的所述第一表面突出并连接到所述第二重新分布层。
15.根据权利要求14所述的半导体封装件，其中，所述包封剂的延伸部分的厚度与所述多个布线图案中的所述一者的厚度相同。
16.根据权利要求12所述的半导体封装件，其中，所述第二连接结构的所述绝缘层具有均匀的厚度。
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