CN109616465A - 封装结构 - Google Patents

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CN109616465A
CN109616465A CN201811120034.9A CN201811120034A CN109616465A CN 109616465 A CN109616465 A CN 109616465A CN 201811120034 A CN201811120034 A CN 201811120034A CN 109616465 A CN109616465 A CN 109616465A
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CN
China
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layer
via hole
antenna
encapsulating structure
electrically connected
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CN201811120034.9A
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汤子君
蔡仲豪
余振华
王垂堂
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L23/00—Details of semiconductor or other solid state devices
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Abstract

一种封装结构包括子封装件、导电结构及至少一个第一天线。子封装件包括至少一个芯片。导电结构结合到子封装件上且电连接到子封装件。所述至少一个第一天线具有垂直极化且电连接到所述至少一个芯片，其中所述至少一个第一天线局部地位于子封装件中，且所述至少一个第一天线在子封装件内延伸到导电结构中。

Description

封装结构
技术领域
本发明实施例是有关于一种封装结构。
背景技术
半导体装置及集成电路通常是在单个半导体晶片上制造。在晶片层级工艺中，对晶片的管芯进行加工并与其他半导体装置(例如，天线)封装在一起。目前各方正努力开发适用于晶片级封装的不同工艺。
发明内容
本发明实施例提供一种封装结构包括子封装件、导电结构以及至少一个第一天线。所述子封装件包括至少一个芯片。所述导电结构结合到所述子封装件上且电连接到所述子封装件。所述至少一个第一天线，具有垂直极化且电连接到所述至少一个芯片，其中所述至少一个第一天线局部地位于所述子封装件中，且所述至少一个第一天线在所述子封装件内延伸到所述导电结构中。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明实施例的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1到图16是根据本公开一些示例性实施例的封装结构的制造方法中的各个阶段的示意性剖视图。
图17是说明图16所示天线与半导体芯片之间的相对位置的示意性俯视图。
图18是根据本公开一些示例性实施例的封装结构的示意性剖视图。
图19是根据本公开一些示例性实施例的封装结构的示意性剖视图。
图20是根据本公开一些示例性实施例的封装结构的示意性剖视图。
图21是根据本公开一些示例性实施例的封装结构的示意性剖视图。
图22及图23是根据本公开一些示例性实施例的封装结构的示意性剖视图。
图24是根据本公开一些示例性实施例的封装结构的示意性剖视图。
图25是根据本公开一些示例性实施例的封装结构的示意性剖视图。
[符号的说明]
10：第一封装；
102：载体；
104：剥离层；
106、106’、116、116’：晶种层；
122、124：导通孔；
122a、124a、132a、134a：顶表面；
132、134、136：绝缘包封体；
132b：底表面；
140、160、210：重布线层；
142、162、210b、DI1、DI2：介电层；
144、164、210a：金属化层；
144a：通孔；
144b、510：金属段；
150：半导体管芯；
150a：有源表面；
150b：接垫；
150c：钝化层；
150d：导电柱；
150e：保护层；
150f：背侧表面；
170：球下金属图案；
180：导电元件；
190A、190B、ATNh、ATNv、ATNv’：天线元件；
200、700：金属块；
220A、220B：空腔；
230：介电材料；
500：第二封装；
510a：第一部分；
510b：第二部分；
600：连接件；
DA：管芯贴合膜；
L1、L2：长度；
O1、O2：开口；
P1、P2、P3、P4、P5、P6、P7、P8、P9：封装结构；
PR1、PR2：图案化光刻胶层；
TP：固持装置；
X、Y、Z：方向。
具体实施方式
以下公开内容提供用于实作所提供主题的不同特征的许多不同实施例或实例。以下阐述组件、值、操作、材料、排列形式等的具体实例来简化本公开内容。当然，这些仅为实例而并非旨在进行限制。也涵盖其他组件、值、操作、材料、排列形式等。举例来说，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中在第一特征与第二特征之间可形成附加特征、从而使得第一特征与第二特征可能不直接接触的实施例。另外，本公开可在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简明及清晰的目的，而其自身并不表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征相对于另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有另外的取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
另外，为易于说明，本文中可使用例如“第一”、“第二”、“第三”等用语来阐述图中所示的相似或不同的元件或特征，且这些用语可依据存在的次序或说明的上下文而互换地使用。
本公开也可包括其他特征及工艺。举例来说，可包括测试结构，以帮助对三维(three-dimensional，3D)封装或三维集成电路(three-dimensional integratedcircuit，3DIC)装置进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试接垫，以使得能够对三维封装或三维集成电路进行测试、对探针和/或探针卡(probe card)进行使用等。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可结合包括对已知良好管芯(known good die)进行中间验证的测试方法来使用，以提高良率(yield)并降低成本。
图1到图16是根据本公开一些示例性实施例的封装结构的制造方法中的各个阶段的示意性剖视图。图17是说明图16所示天线与半导体芯片之间的相对位置的示意性俯视图。在示例性实施例中，制造方法是晶片级封装工艺的一部分。应注意，本文所述的工艺步骤涵盖用于制作封装结构的制造工艺的一部分。实施例旨在提供进一步的解释，而不是用于限制本公开的范围。在图1到图16中，示出一个管芯来表示晶片的多个管芯，且示出第一封装10与第二封装500的组合来表示例如在制造方法之后获得的封装结构。在其他实施例中，示出两个芯片或管芯来表示晶片的多个芯片或管芯，且示出一个或多个封装结构来表示在(半导体)制造方法之后获得的多个(半导体)封装结构，本公开并不仅限于此。
参照图1，在一些实施例中，提供载体102。在一些实施例中，载体102可以是玻璃载体或用于第一封装10的制作方法的任何合适的载体。在一些实施例中，载体102涂有剥离层104。剥离层104的材料可以是任何适用于将载体102结合到设置在载体102上的上方层或任何晶片以及将载体102从所述上方层或任何晶片剥离的材料。
在一些实施例中，剥离层104可包括由介电材料制成的介电材料层，所述介电材料包括任何合适的聚合物系介电材料(例如苯并环丁烯(“benzocyclobutene，BCB”)、聚苯并恶唑(“polybenzoxazole，PBO”))。在替代实施例中，剥离层104可包括由当加热时会失去其粘附性的环氧树脂系热释放材料(epoxy-based thermal-release material)制成的介电材料层，例如光热转换(light-to-heat-conversion，LTHC)释放涂膜。在另一个替代实施例中，剥离层104可包括由当暴露于紫外(ultra-violet，UV)光时会失去其粘附性的紫外胶制成的介电材料层。在某些实施例中，剥离层104可作为液体进行分配并固化，或者可以是层压到载体102上的层压膜，或者可以是相似物。与剥离层104的底表面(和载体102接触)相对的剥离层104的顶表面可被平面化且可具有高度的共面性。在某些实施例中，剥离层104例如是具有良好耐化学性的光热转换层，且通过施加激光辐射(laser irradiation)，此种层能够从载体102进行室温剥离，然而本公开并不仅限于此。
继续参照图1，在一些实施例中，在载体102之上以及剥离层104上形成晶种层106。举例来说，晶种层106是以由金属材料或金属合金材料制成的毯覆层的形式形成在剥离层104上以覆盖剥离层104，本公开并不仅限于此。在一些实施例中，晶种层106被称为金属层，所述金属层可以是单个层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层106可包含钛、铜、钼、钨、氮化钛、钛钨、它们的组合等。举例来说，晶种层106可包括钛层及位于钛层之上的铜层。晶种层106可使用例如溅射(sputtering)、物理气相沉积(physical vapor deposition，PVD)等来形成。在一些实施例中，晶种层106可通过溅射共形地(conformally)形成在剥离层104上。如图1所示，在一些实施例中，晶种层106在实体上接触剥离层104，且剥离层104位于载体102与晶种层106之间。
参照图2，在一些实施例中，在晶种层106上形成图案化光刻胶层PR1，其中图案化光刻胶层PR1包括至少一个开口O1。在一些实施例中，在图案化光刻胶层PR1中形成多个开口O1。在一个实施例中，图案化光刻胶层PR1可通过涂覆工艺及光刻工艺等而形成。开口O1的数目可例如对应于稍后形成的导电结构(例如导电柱或导通孔)的数目。然而，本公开并不仅限于此。如图2所示，晶种层106的一些部分分别被形成在图案化光刻胶层PR1中的开口O1暴露出。在一些实施例中，图案化光刻胶层PR1的材料例如包括正性抗蚀剂材料或负性抗蚀剂材料，所述正性抗蚀剂材料或负性抗蚀剂材料适用于图案化工艺，例如利用掩模的光刻工艺或无掩模的光刻工艺(例如，电子束(e束)写入或离子束写入)。
参照图3，在一些实施例中，分别在开口O1中形成导通孔122。在某些实施例中，导通孔122可以是整合扇出型(integrated Fan-Out，inFO)穿孔。在一些实施例中，导通孔122沿两个封装结构10之间的切割线(图中未示出)排列但不位于两个封装结构10之间的切割线上。在一些实施例中，导通孔122是通过镀覆(plating)工艺或任何其他合适的方法形成，所述镀覆工艺可包括电镀或无电镀覆等。在一个实施例中，导通孔122可通过下述方式形成：通过电镀或沉积形成填充所述开口的金属材料，以形成导通孔122。在一个实施例中，导通孔122的材料可包括例如铜或铜合金等金属材料。为简化起见，图3出于例示目的而仅呈现两个导通孔122，然而应注意，可形成多于两个导通孔122；本公开并不仅限于此。导通孔122的数目可根据需要进行选择，并通过改变开口O1的数目进行调整。
继续参照图3，举例来说，在形成导通孔122之后，移除图案化光刻胶层PR1。在一个实施例中，图案化光刻胶层PR1通过可接受的灰化(ashing)工艺和/或光刻胶剥除(photoresist stripping)工艺(例如使用氧等离子体等)被移除。本公开并不仅限于此。
参照图4，在一些实施例中，将晶种层106图案化以形成晶种层106’。在某些实施例中，移除不被导通孔122覆盖的晶种层106的部分(如图3所示)来形成晶种层106’。在一些实施例中，通过使用导通孔122作为刻蚀掩模对晶种层106进行刻蚀来形成晶种层106’。举例来说，刻蚀工艺可包括干式刻蚀工艺或湿式刻蚀工艺。如图4所示，晶种层106’包括例如彼此机械隔离及电隔离的一个或多个导电段(conductive segments)。在某些实施例中，晶种层106’的导电段的一者机械连接及电连接到导通孔122中的相应一者，如图4所示。在一些实施例中，晶种层106’的导电段的侧壁分别与导通孔122中的相应一者的侧壁对准。如图4所示，晶种层106’夹置在导通孔122与剥离层104之间。
参照图5，在一些实施例中，在载体102之上以及剥离层104上形成绝缘包封体132。在一些实施例中，绝缘包封体132至少填充导通孔122之间以及晶种层106’与导通孔122之间的间隙，其中晶种层106’及导通孔122被包封在绝缘包封体132中。换句话说，绝缘包封体132例如是包覆模塑(over-molded)在导通孔122之上，使得绝缘包封体132的高度大于晶种层106’的高度及导通孔122的高度。举例来说，如图5所示，绝缘包封体132覆盖剥离层104、晶种层106’及导通孔122，其中剥离层104、晶种层106’及导通孔122不被绝缘包封体132显露出(即：剥离层104、晶种层106’及导通孔122不可被触及的)。
在一些实施例中，绝缘包封体210是通过模塑工艺形成的模塑化合物。在一些实施例中，绝缘包封体132例如可包含聚合物(例如环氧树脂(epoxy resin)、酚醛树脂(phenolic resin)、含硅树脂(silicon-containing resin)或其他合适的树脂)、具有低电容率(permittivity，Dk)及低损耗角正切(loss tangent，Df)特性的介电材料或其他合适的材料。在一个实施例中，低电容率可指Dk值小于或实质上等于3，且低损耗角正切可指Df值小于或实质上等于0.005。根据高速应用的频率范围而定，可基于第一封装10的所需电特性来选择绝缘包封体134的合适材料。在替代实施例中，绝缘包封体132可包含可接受的绝缘包封体材料。在一些实施例中，绝缘包封体132还可包含无机填料或无机化合物(例如二氧化硅、粘土等)，可在绝缘包封体132中添加所述无机填料或无机化合物来优化绝缘包封体132的热膨胀系数(coefficient of thermal expansion，CTE)。本公开并不仅限于此。
参照图6，在一些实施例中，对绝缘包封体132进行平坦化，直到暴露出导通孔122的顶表面122a。在一些实施例中，导通孔122的侧壁被绝缘包封体132环绕及覆盖，且导通孔122的顶表面122a被绝缘包封体132的顶表面132a暴露出。举例来说，导通孔122的顶表面122a与绝缘包封体132的顶表面132a实质上齐平(leveled)，如图6所示。即，导通孔122的顶表面122a与绝缘包封体132的顶表面132a实质上共面(co-planar)。
在某些实施例中，可例如对包覆模塑的绝缘包封体132执行平坦化工艺，以使绝缘包封体132的顶表面132a与导通孔122的顶表面122a齐平。换句话说，导通孔122的顶表面122a通过平坦化工艺而以可被触及的方式被绝缘包封体132显露出。在一些实施例中，在所提及的平坦化工艺中，可例如移除导通孔122的一些部分。然而，本公开并不仅限于此。
在一些实施例中，可通过例如机械研磨或化学机械抛光(chemical mechanicalpolishing，CMP)对绝缘包封体132进行平坦化。在平坦化工艺之后，可任选地执行清洁步骤，例如以清洁并移除在平坦化工艺中产生的残留物。然而，本公开并不仅限于此，且可通过任何其他合适的方法来执行平坦化步骤。
参照图7，在一些实施例中，在绝缘包封体132及导通孔122上形成重布线层140。在一些实施例中，重布线层140形成在绝缘包封体132的顶表面132a及导通孔122的顶表面122a上。在一些实施例中，重布线层140机械连接及电连接到导通孔122，如图7所示。
在一些实施例中，形成重布线层140包括依序交替地形成一个或多个介电层142与一个或多个金属化层144。在某些实施例中，如图7所示，金属化层144夹置在介电层142之间。在某些实施例中，一个或多个金属化层144包括多个通孔144a、一个或多个金属化层144包括多个金属段144b、和/或一个或多个金属化层144可包括多个通孔144a以及机械连接及电连接到通孔144a的多个金属段144b。如图7所示，举例来说，导通孔122中的每一者机械连接及电连接到被介电层142中的最下部层暴露出的金属化层144的最下部层的两个通孔144a；且金属化层144中的最顶部层的两个通孔144a被介电层142中的最顶部层暴露出，以电连接后续形成的元件。然而，在替代实施例中，导通孔122中的每一者可机械连接及电连接到被介电层142中的最下部层暴露出的金属化层144中的最下部层的多于两个通孔，和/或机械连接及电连接到被介电层142中的最顶部层暴露出的金属化层144中的最顶部层的多于两个通孔，本公开并不仅限于此。
在一些实施例中，介电层142的材料包括聚酰亚胺(polyimide，PI)、环氧树脂、丙烯酸树脂(acrylic resin)、酚醛树脂、苯并环丁烯(BCB)、聚苯并恶唑(PBO)或任何其他合适的聚合物系介电材料，且介电层142可通过沉积形成。在一些实施例中，金属化层144的材料包括铝、钛、铜、镍、钨和/或它们的合金，且金属化层144可通过电镀或沉积形成。在一些实施例中，通孔144a与金属段144b中的相应一者可在同一步骤中形成，但本公开并不仅限于此。在替代实施例中，通孔144a与金属段144b中的相应一者可在不同步骤中形成。在一些实施例中，通孔144a的材料与金属段144b的材料可相同或不同，本公开并不仅限于此。根据本公开，重布线层140中所包括的介电层142的数目及金属化层144的数目不受限制。
参照图8，在一些实施例中，在重布线层140上依序形成晶种层116、图案化光刻胶层PR2及导通孔124。晶种层116、图案化光刻胶层PR2及导通孔124的形成方法及材料分别与用于形成图1所述晶种层106、图2所述图案化光刻胶层PR1及图3所述导通孔122的工艺及材料相似；且因此在此不再重复赘述。如图8所示，晶种层116是以由金属材料或金属合金材料制成的毯覆层的形式形成在重布线层140上以覆盖重布线层140，且图案化光刻胶层PR2形成在晶种层116的顶部，其中晶种层116的一些部分被形成在图案化光刻胶层PR2中的多个开口O2暴露出。然后，在形成图案化光刻胶层PR2之后，分别在开口O2中形成导通孔124。在形成导通孔124之后，移除图案化光刻胶层PR2。在一个实施例中，通过可接受的灰化工艺和/或光刻胶剥除工艺(例如使用氧等离子体等)来移除图案化光刻胶层PR2。本公开并不仅限于此。为简化起见，图8出于例示目的仅呈现了四个导通孔124，然而本公开并不仅限于此。导通孔124的数目可根据需要进行选择，并可通过改变开口O2的数目进行调整。在一些实施例中，导通孔122的材料与导通孔124的材料可相同或不同，本公开并不仅限于此。如图8所示，导通孔124中的每一者沿与绝缘包封体132、重布线层140及晶种层116的堆叠方向平行的方向与导通孔122中的相应一者重叠且电连接到导通孔122中的所述相应一者。换句话说，导通孔122中的每一者沿重布线层140与重布线层160的堆叠方向与一个相应的导通孔124对准且位于所述一个相应的导通孔124正上方。
参照图9，在一些实施例中，将晶种层116图案化以形成晶种层116’。晶种层116’的形成方法及材料与用于形成图4所述晶种层106’的工艺及材料相似，且因此在此不再重复赘述。如图9所示，晶种层116’包括例如彼此机械隔离及电隔离的一个或多个导电段。在某些实施例中，晶种层116’的导电段的一者机械连接及电连接到导通孔124中的相应一者，如图9所示。在一些实施例中，晶种层116’的导电段的侧壁分别与导通孔124中的相应一者的侧壁对准。在某些实施例中，晶种层116’夹置在导通孔124与重布线层140之间。在一些实施例中，导通孔124通过重布线层140及晶种层116’电连接到导通孔122，其中晶种层116’机械连接及电连接到导通孔124及重布线层140(例如，被介电层142中的最顶部层暴露出的金属化层144中的最顶部层的通孔144a)。如图9所示，通过晶种层116’及重布线层140，导通孔124中的一些电连接到导通孔122。
参照图10，在一些实施例中，提供至少一个半导体管芯150。在一些实施例中，通过管芯贴合膜DA将半导体管芯150设置在重布线层140上。在某些实施例中，首先将管芯贴合膜DA设置在半导体管芯150的背侧150f上，然后通过将管芯贴合膜DA放置在半导体管芯150与重布线层140之间来将半导体管芯150贴合到重布线层140。通过利用管芯贴合膜DA，确保半导体管芯150与重布线层140之间更好地粘附。举例来说，在图10中，通过设置在半导体管芯150与重布线层140之间的管芯贴合膜DA将半导体管芯150的背侧150f稳定地粘附到重布线层140。在一些实施例中，重布线层140被称为半导体管芯150的背侧重布线层。
在一些实施例中，半导体管芯150包括有源表面150a、分布在有源表面150a上的多个接垫150b、覆盖有源表面150a及接垫150b的一部分的钝化层150c、连接到接垫150b的所述一部分的多个导电柱150d、覆盖接垫150b及导电柱150d的保护层150e、以及与有源表面150a相对的背侧150f。如图10所示，举例来说，接垫150b被钝化层150c部分地暴露出，导电柱150d设置在接垫150b上且电连接到接垫150b，且保护层150e覆盖钝化层150c及导电柱150d，如图10所示。在一些实施例中，接垫150b可以是铝接垫或其他合适的金属接垫。在一些实施例中，导电柱150d例如是铜柱、铜合金柱或其他合适的金属柱。在一些实施例中，钝化层150c和/或保护层150e可以是聚苯并恶唑(PBO)层、聚酰亚胺(PI)层或其他合适的聚合物。在一些替代实施例中，钝化层150c和/或保护层150e可例如由氧化硅、氮化硅、氮氧化硅等无机材料或任何合适的介电材料制成。在某些实施例中，钝化层150c及保护层150e的材料可相同或不同，本公开并不仅限于此。在替代实施例中，半导体管芯150可包括有源表面150a、分布在有源表面150a上的接垫150b、覆盖有源表面150a及接垫150b的一部分的钝化层150c、以及与有源表面150a相对的背侧表面150f。
应注意，本文所述的半导体管芯150可被称为芯片或集成电路(IC)。在替代实施例中，本文所述的半导体管芯150可以是半导体装置。在某些实施例中，半导体管芯150可包括一个或多个数字芯片、模拟芯片或混合信号芯片，例如应用专用集成电路(application-specific integrated circuit，“ASIC”)芯片、传感器芯片、无线及射频(RF)芯片、存储器芯片、逻辑芯片或电压调节器芯片。在某些实施例中，半导体管芯150还可包括相同类型或不同类型的附加半导体管芯。在替代实施例中，附加半导体管芯可包括数字芯片、模拟芯片或混合信号芯片，例如应用专用集成电路芯片、传感器芯片、无线及射频芯片、存储器芯片、逻辑芯片或电压调节器芯片。本公开并不仅限于此。
参照图11，在一些实施例中，导通孔124及半导体管芯150包封在绝缘包封体134中。绝缘包封体134的形成方法及材料与用于形成图5所述绝缘包封体132的工艺及材料相似，且因此在此不再重复赘述。在一些实施例中，绝缘包封体134至少填充导通孔124之间以及导通孔124与半导体管芯150之间的间隙，且覆盖导通孔124与半导体管芯150的侧壁及顶表面以及被导通孔124与半导体管芯150暴露出的介电层142的最顶部层。在一些实施例中，绝缘包封体134的材料可与绝缘包封体132的材料相同，但本公开并不仅限于此。在替代实施例中，绝缘包封体134的材料可不同于绝缘包封体132的材料。
参照图12，在一些实施例中，对绝缘包封体134进行平坦化，直到暴露出导通孔124及半导体管芯150。在某些实施例中，如图12所示，在平坦化之后，导通孔124的顶表面124a以及半导体管芯150的导电柱150d及保护层150e的顶表面被绝缘包封体134的顶表面134a暴露出。即，举例来说，半导体管芯150的导电柱150d及保护层150e的顶表面以及导通孔124的顶表面124a变得与绝缘包封体134的顶表面134a实质上齐平。换句话说，半导体管芯150的导电柱150d及保护层150e的顶表面、导通孔124的顶表面124a与绝缘包封体134的顶表面134a实质上彼此共面。在一些实施例中，通过研磨工艺或化学机械抛光工艺对绝缘包封体134进行平坦化。在研磨工艺之后，可任选地执行清洁步骤，例如以清洁及移除在研磨步骤中产生的残留物。然而，本公开并不仅限于此，且可通过任何其他合适的方法来执行平坦化步骤。
在一些实施例中，在绝缘包封体134的平坦化工艺期间，也对导通孔124及半导体管芯150的保护层150e进行平坦化。在某些实施例中，可例如对包覆模塑的绝缘包封体134执行平坦化工艺以使绝缘包封体134的顶表面134a、导通孔124的顶表面124a与半导体管芯150的导电柱150d及保护层150e的顶表面齐平。
参照图13，在一些实施例中，在载体102之上形成重布线层160。在某些实施例中，重布线层160形成在导通孔124、半导体管芯150及绝缘包封体134上。在一些实施例中，重布线层160机械连接及电连接到半导体管芯150及导通孔124，如图13所示。在一些实施例中，重布线层160通过导通孔124及晶种层116’电连接到重布线层140。在一些实施例中，重布线层160通过导通孔124、晶种层116’及重布线层140电连接到导通孔122。在一些实施例中，重布线层160通过导电柱150d电连接到半导体管芯150。
在一些实施例中，重布线层160包括交替排列的一个或多个介电层162与一个或多个金属化层164。在一些实施例中，金属化层164夹置在介电层162之间，但金属化层164的顶表面被介电层162中的最顶部层暴露出且金属化层164的最下部层被介电层162中的最下部层暴露出以连接导通孔124与导电柱150d。在一些实施例中，金属化层164的材料包括铝、钛、铜、镍、钨和/或它们的合金，且金属化层164可通过电镀或沉积形成。在一些实施例中，介电层162的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、苯并环丁烯(BCB)、聚苯并恶唑(PBO)或任何其他合适的聚合物系介电材料。根据本公开，重布线层160中所包括的介电层162及金属化层164的数目不受限制。另外，介电层142及介电层162的材料可相同或不同；和/或金属化层144的材料与金属化层164的材料可相同或不同，本公开不仅限于此。如图13所示，半导体管芯150及导通孔124设置在重布线层140与第二重布线层160之间，其中导通孔124环绕半导体管芯150的定位位置。
继续参照图13，在一些实施例中，可在被介电层162的最顶部层暴露出的金属化层164的最顶部层的顶表面上形成多个球下金属(under-ball metallurgy，UBM)图案170以与导电元件(比如，导电结构(例如导电球)或其他附加半导体元件(例如，无源组件或有源组件))电连接。在一些实施例中，球下金属图案170的材料可包括铜、镍、钛、钨或它们的合金等，且可通过例如电镀工艺形成。在本公开中，球下金属图案170的数目不受限制，且对应于被介电层162中的最顶部层暴露出的金属化层164的最顶部层的顶表面的部分的数目。
参照图14，在一些实施例中，在形成重布线层160之后，在重布线层160上形成多个导电元件180，并通过球下金属图案170将所述多个导电元件180电连接到重布线层160。在一些实施例中，重布线层160位于绝缘包封体134与导电元件180之间、半导体管芯150与导电元件180之间以及导通孔124与导电元件180之间。如图14所示，导电元件180机械连接及电连接到球下金属图案170。在一些实施例中，导电元件180可通过植球工艺或回流工艺设置在球下金属图案170上。在一些实施例中，导电元件180例如是焊料球或球栅阵列(ballgrid array，BGA)球。
在一些实施例中，导电元件180通过球下金属图案170电连接到重布线层160。在一些实施例中，导电元件180中的一些导电元件180通过球下金属图案170、重布线层160及导电柱150d电连接到半导体管芯150。在一些实施例中，导电元件180中的一些导电元件180通过球下金属图案170及重布线层160电连接到导通孔124中的一些导通孔124。在一些实施例中，导电元件180中的一些导电元件180通过球下金属图案170、重布线层160及导通孔124中的一些导通孔124电连接到重布线层140。在一些实施例中，导电元件180中的一些导电元件180通过球下金属图案170、重布线层160、导通孔124中的一些导通孔124及重布线层140电连接到导通孔122中的一些导通孔122。
参照图15，在一些实施例中，将整个第一封装10连同载体102一起反转(上下倒置)，然后从绝缘包封体132及晶种层106’剥离载体102。在一些实施例中，由于剥离层104，绝缘包封体132及晶种层106’会容易地从载体102分离。在一些实施例中，通过剥离工艺将载体102从绝缘包封体132及晶种层106’分开，移除载体102及剥离层104，并暴露出绝缘包封体132及晶种层106’。如图15所示，暴露出绝缘包封体132的底表面132b及晶种层106’的表面，其中绝缘包封体132的底表面132b与晶种层106’的表面彼此实质上齐平且共面。
在一个实施例中，剥离工艺是激光剥离工艺(laser debonding process)。在剥离步骤期间，在剥离载体102与剥离层104之前，采用固持装置TP来紧固第一封装10，其中导电元件180被固持装置TP固持。如图15所示，举例来说，固持装置TP可以是胶带、载体膜或吸盘。
继续参照图15，在一些实施例中，从固持装置TP释放导电元件180以形成第一封装10。在一些实施例中，在从固持装置TP释放导电元件180之前，执行切片工艺(dicingprocess)以将具有多个第一封装10的晶片切割成多个单独的且分离的第一封装10。在一个实施例中，切片工艺是包括机械刀片锯切(mechanical blade sawing)或激光切割(lasercutting)的晶片切片工艺。
参照图16，在一些实施例中，第一封装10安装到第二封装500上。在一些实施例中，第二封装500是具有多个金属段(metal segment)510的电路板，其中金属段510包括第一部分510a及第二部分510b，其中第一部分510a与第二部分510b电隔离，且第一部分510a被配置用于天线应用且第二部分510b被配置用于重布线功能。如图16所示，第一封装10通过导电元件180及金属段510电连接到第二封装500。在一些实施例中，第一封装10通过直接连接导电元件180与金属段510而安装到第二封装500上。举例来说，第一封装10可通过表面安装(surface mount)技术结合到第二封装500，但本公开并不仅限于此。至此，完成封装结构P1的制造。
参照图16及图17(为图16所示封装结构P1的俯视图，其仅示出绝缘包封体132、半导体管芯150、导通孔122及导通孔124)，在一些实施例中，封装结构P1至少包括彼此电连接的第一封装10与第二封装500，其中封装结构P1还包括从第一封装10延伸到第二封装500且电连接到第一封装10的至少一个天线元件ATNv，且天线元件ATNv的一部分位于第一封装10中。在一些实施例中，第一封装10包括导通孔122、导通孔124、绝缘包封体132、绝缘包封体134、重布线层140、半导体管芯150、重布线层160、球下金属图案170及导电元件180。在一个实施例中，第一封装10还包括机械连接及电连接到导通孔122的晶种层106’以及机械连接及电连接到重布线层140及导通孔124的晶种层116’，但本公开并不仅限于此。举例来说，第二封装500可包括印刷电路板(printed circuit board，PCB)。
在一些实施例中，如图16所示，半导体管芯150及导通孔124设置在重布线层160上并包封在绝缘包封体134中，其中导通孔124排列在半导体管芯150旁边。在一些实施例中，重布线层140位于半导体管芯150及导通孔124上且电连接到半导体管芯150及导通孔124，其中绝缘包封体134、半导体管芯150及导通孔124夹置在重布线层140与重布线层160之间。在某些实施例中，导通孔122设置在重布线层140(例如，图16中所示，由重布线层140的介电层142中的最顶部层所暴露出的重布线层140的金属化层144中的最顶部层的通孔144a)上且电连接到重布线层140，并且包封在绝缘包封体132中。如图16所示，重布线层140位于绝缘包封体132与绝缘包封体134之间以及导通孔122与导通孔124之间。在一些实施例中，导通孔124中的一些通过晶种层116’及重布线层140电连接到导通孔122。如图16所示，导通孔124中的每一者沿与重布线层160、绝缘包封体134/半导体管芯150、重布线层140及绝缘包封体132的堆叠方向平行的方向与导通孔122中的相应一者重叠且电连接到导通孔122中的所述相应一者。
在一些实施例中，导电元件180位于重布线层160上，其中重布线层160位于绝缘包封体134与导电元件180之间、导通孔124与导电元件180之间以及半导体管芯150与导电元件180之间。如图16所示，第一封装10与第二封装500通过使导电元件180与金属段510直接接触而电连接。由于此种配置，导通孔122、通过重布线层140电连接到上述导通孔122的导通孔124中的一些导通孔124、电连接到上述一些导通孔124的重布线层160的一部分、通过上述重布线层160的一部分电连接到上述一些导通孔124的导电元件180中的一些导电元件180及电连接到上述一些导电元件180的金属段510的第一部分510a一起构成天线元件ATNv，其中重布线层140的一部分或重布线层160的一部分用作天线元件ANTv的馈线，而另一者电接地或浮动。举例来说，如图16及图17所示，封装结构P1可包括一个或多个天线元件ATNv。天线元件ATNv被称为垂直极化(例如在重布线层140、半导体管芯150与重布线层160的堆叠方向(例如方向Z)上极化)的端射辐射天线(end-fire radiation antenna)。由于在本公开中第二封装500(例如，第一部分510a)是天线元件ATNv的一部分，因此第一封装10的厚度减小。在一些实施例中，由于金属段510的第二部分510b，第二封装500为第一封装10提供重布线功能。
参照图16及图17，在一些实施例中，从封装结构P1的俯视图看，沿着方向X，用于构成一个天线元件ATNv的两个导通孔122中的一者具有长度L1，且另一者具有长度L2，其中具有长度L2的导通孔122位于具有长度L1的导通孔122与半导体管芯150之间，且长度L2大于长度L1。在某些实施例中，具有长度L2的导通孔122电接地，且被称为天线元件ATNv的接地板/线。在一些实施例中，方向X不同于方向Z，且方向X与方向Z彼此垂直并且垂直于方向Y。
在替代实施例中，如图17所示，封装结构P1还包括一个或多个天线元件ATNh，且天线元件ATNh中的每一者由导通孔124中的两者构成且位于半导体管芯150旁边。在一个实施例中，对于每一天线元件ATNh中的这两个导通孔124，其中一个导通孔124电连接到重布线层140的一部分或重布线层160的一部分(重布线层140的一部分或重布线层160的一部分中的一者用作天线元件ATNh的馈线)；且电连接到重布线层140的一部分或重布线层160的一部分中的另一者并且电接地的另一个导通孔124用作天线元件ATNh的接地板/线。举例来说，如图17所示，天线元件ATNh被称为水平极化(例如，在方向X上极化)的端射辐射天线。
在某些实施例中，天线元件ATNv及天线元件ATNh交替地排列成一行或多行且环绕半导体管芯150。然而，天线元件ATNv及天线元件ATNh的排列及数目可根据需要进行调整，本公开并不仅限于图17中所示的天线元件ATNv及天线元件ATNh的排列及数目。由于天线元件ATNv(例如，垂直极化的端射辐射天线)及天线元件ATNh(例如，水平极化的端射辐射天线)的配置，封装结构P1中的电磁波的覆盖范围增大，因此封装结构P1的天线应用的效率提高。
图18是根据本公开的一些示例性实施例的封装结构的示意性剖视图。同时参照图16与图18，图16所示封装结构P1与图18所示封装结构P2相似；因而与上述元件相似或实质上相同的元件将使用相同的参考编号，且对相同元件以及它们的关系(例如，相对的定位配置及相对的电连接)的某些细节或说明在此不再重复赘述。
同时参照图16与图18，不同的是，对于图18所示封装结构P2，封装结构P2还包括附加元件，例如多个天线元件190A。在一些实施例中，天线元件190A形成在绝缘包封体132上，但不在实体上接触导通孔122。如图18所示，在一些实施例中，天线元件190A的位置对应地与重布线层140的位置重叠。如图18所示，天线元件190A与重布线层140的金属化层144电耦合，其中与天线元件190A重叠的金属化层144用作天线元件190A的接地板及馈线。换句话说，重布线层140的一部分可用作天线元件190A的馈线，且重布线层140的另一部分可视需要用作天线元件190A的接地板。
在一些实施例中，天线元件190A的材料包括铝、钛、铜、镍、钨和/或它们的合金。在某些实施例中，天线元件190A排列成矩阵形式，例如N×N阵列或N×M阵列(N,M>0，N可等于或可不等于M)。在一些实施例中，天线元件190A可包括贴片式天线(patch antenna)。举例来说，如图18所示，天线元件190A被称为宽边辐射天线(broadside radiation antenna)。
由于除了天线元件ATNv及天线元件ATNh以外还配置了天线元件190A，因此封装结构P2中的电磁波的覆盖范围进一步增大，且因此封装结构P2的天线应用的效率进一步提高。举例来说，在图18中，封装结构P2可包括排列成阵列形式(例如2×2阵列)的天线元件190A，但本公开并不仅限于此。天线元件190A的阵列的大小可根据需要进行设计及选择。
图19是根据本公开的一些示例性实施例的封装结构的示意性剖视图。同时参照图18与图19，图18所示封装结构P2与图9所示封装结构P3相似；因而与上述元件相似或实质上相同的元件将使用相同的参考编号，且对相同元件以及它们的关系(例如，相对的定位配置及相对的电连接)的某些细节或说明在此不再重复赘述。
同时参照图18与图19，不同的是，对于图19所示封装结构P3，封装结构P3还包括附加元件，例如金属块200。在一些实施例中，金属块200形成在绝缘包封体132上，且机械连接及电连接到具有长度L1的导通孔122。如图19所示，在一些实施例中，金属块200直接接触具有长度L1的导通孔122，以使金属块200用作天线元件ATNv的一部分。因此，天线元件ATNv的工作频率可通过金属块200来调整。在一个实施例中，金属块200与天线元件190A可在同一步骤中形成。在替代实施例中，金属块200与天线元件190A可在不同步骤中形成，本公开并不仅限于此。金属块200的材料与天线元件190A的材料可相同可不同。
图20是根据本公开一些示例性实施例的封装结构的示意性剖视图。同时参照图18与图20，图18所示封装结构P2与图20所示封装结构P4相似；因而与上述元件相似或实质上相同的元件将使用相同的参考编号，且对相同元件以及它们的关系(例如，相对的定位配置及相对的电连接)的某些细节或说明在此不再重复赘述。
同时参照图18与图20，不同的是，对于图20所示封装结构P4，封装结构P4还包括附加元件，例如重布线层210。在一些实施例中，重布线层210形成在绝缘包封体132上，且机械连接及电连接到具有长度L1的导通孔122。如图20所示，举例来说，形成重布线层210包括依序形成一个金属化层210a及一个介电层210b。如图20所示，在一些实施例中，金属化层210a直接接触具有长度L1的导通孔122，以使金属化层210a用作天线元件ATNv的一部分。因此，天线元件ATNv的工作频率可通过重布线层210的金属化层210a进行调整。另外，介电层210b用作金属化层210a及天线元件ATNv的导通孔122的保护层。
在一些实施例中，介电层210b的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、苯并环丁烯(BCB)、聚苯并恶唑(PBO)或任何其他合适的聚合物系介电材料，且介电层210b可通过沉积形成。在一些实施例中，金属化层210a的材料包括铝、钛、铜、镍、钨和/或它们的合金，且金属化层210a可通过电镀或沉积形成。根据本公开，重布线层210中所包括的介电层210b及金属化层210a的数目不受限制，且根据需要来指定及选择。在一个实施例中，金属化层210a与天线元件190A可在同一步骤中形成。在替代实施例中，金属化层210a与天线元件190A可在不同步骤中形成，本公开并不仅限于此。金属化层210a的材料与天线元件190A的材料可相同或不同。
图21是根据本公开一些示例性实施例的封装结构的示意性剖视图。同时参照图18与图21，图18所示封装结构P2与图21所示封装结构P5相似；因而与上述元件相似或实质上相同的元件将使用相同的参考编号，且对相同元件以及它们的关系(例如，相对的定位配置及相对的电连接)的某些细节或说明在此不再重复赘述。
同时参照图18与图21，不同的是，对于图21所示封装结构P5，封装结构P5包括连接件600及金属块700，其中连接件600及金属块700直接接触第一封装10，且封装结构P5省略了导电元件180及第二封装500。如图21所示，在一些实施例中，金属块700机械连接及电连接到重布线层160，以使金属块700用作天线元件ATNv的一部分。因此，天线元件ATNv的操作频率可通过金属块700进行调整。另外，连接件600机械连接及电连接到重布线层160的另一部分，以使第一封装10可通过连接件600电连接到其他半导体元件。
图22及图23是根据本公开一些示例性实施例的封装结构的示意性剖视图。同时参照图18、图22与图23，图18所示封装结构P2、图22所示封装结构P6与图23所示封装结构P7相似；因而与上述元件相似或实质上相同的元件将使用相同的参考编号，且对相同元件以及它们的关系(例如，相对的定位配置及相对的电连接)的某些细节或说明在此不再重复赘述。同时参照图18、图22与图23，不同的是，对于图22所示封装结构P6及图23所示封装结构P7，封装结构P6及封装结构P7中的每一者还包括附加元件，例如设置在绝缘包封体132上的介电层DI1及形成在绝缘包封体132中的至少一个空腔(cavity)220A。
在一些实施例中，如图22及图23所示，介电层DI1形成在绝缘包封体132上，且位于绝缘包封体132与天线元件190A之间、导通孔122与天线元件190A之间以及所述至少一个空腔220A与天线元件190A之间。在一个实施例中，介电层DI1可由具有低电容率(Dk)及低损耗角正切(Df)性质的介电材料或其他合适的材料(例如，熔融石英)制成。在一些实施例中，封装结构P6及封装结构P7中的每一者包括空腔220A，其中空腔220A中的每一者直接位于天线元件190A中的相应一者下面(或者说正下方)且与天线元件190A中的所述相应一者重叠。在一个实施例中，空腔220A被完全填充有空气(如图22所示)，其中空气具有低电容率(Dk)及低损耗角正切(Df)性质。由于空气腔(例如，空腔220A)，封装结构P6实现了天线元件190A的更高增益及宽的带宽。在替代实施例中，如图23所示，空腔220A被完全填充有具有低电容率(Dk)及低损耗角正切(Df)性质的介电材料230。由于空腔220A及位于空腔220A中的介电材料230，封装结构P7实现了天线元件190A的更高增益及宽的带宽。
图24是根据本公开一些示例性实施例的封装结构的示意性剖视图。同时参照图22与图24，图22所示封装结构P6与图24所示封装结构P8相似；因而与上述元件相似或实质上相同的元件将使用相同的参考编号，且对相同元件以及它们的关系(例如，相对的定位配置及相对的电连接)的某些细节或说明在此不再重复赘述。同时参照图22与图24，不同的是，对于图24所示封装结构P8，封装结构P8包括天线元件ATNv’而不是天线元件ATNv，且还包括附加元件，例如绝缘包封体136、至少一个空腔220B、介电层DI2及天线元件190B。
在一些实施例中，天线元件ATNv’从第一封装10延伸到第二封装500且电连接到第一封装10，并且天线元件ATNv’的一部分位于第一封装10中。在某些实施例中，在图24中，第一封装10与第二封装500通过使导电元件180与金属段510直接接触进行电连接。如图24所示，在一些实施例中，封装结构P8中所包括的天线元件ATNv’是由重布线层140的一部分、电连接到重布线层140的所述一部分的导通孔124中的一些导电孔124、电连接到所述一些导通孔124的重布线层160的一部分、通过重布线层160的所述一部分电连接到所述一些导通孔124的导电元件180中的一些导电元件180以及电连接到上述一些导电元件180的金属段510的第一部分510a构成。换句话说，与封装结构P6的天线元件ATNv相比，封装结构P8的天线元件ATNv’例如没有导电元件122及对应的晶种层106’。
如图24所示，在一些实施例中，绝缘包封体136形成在介电层DI1之上，且介电层DI2形成在绝缘包封体136的顶部，其中空腔220B形成在绝缘包封体136中。换句话说，绝缘包封体136夹置在介电层DI1与介电层DI2之间。在某些实施例中，天线元件190B设置在绝缘包封体132之上以及介电层DI1上，且位于空腔220B中的相应一者内。
举例来说，天线元件190B以电耦合的方式电连接到重布线层140的一部分，且天线元件190A与天线元件190B彼此至少局部地重叠，以使天线元件190A与天线元件190B电耦合，其中与天线元件190B重叠的重布线层140的金属化层144用作天线元件190B及天线元件190A的接地板及馈线。换句话说，天线元件190A与天线元件190B一起用作宽边辐射天线，其中天线元件190A被称为上部贴片式天线且天线元件190B被称为下部贴片式天线。由于除了天线元件ATNv’及天线元件ATNh以外还配置了天线元件190A及天线元件190B，因此封装结构P8中的电磁波的覆盖范围进一步增大，且因此封装结构P8的天线应用的增益进一步提高。
此外，由于空腔220B(填充有空气)，封装结构P8实现了天线元件190A及天线元件190B的更高增益及宽的带宽。在一些实施例中，天线元件190B的形成方法及材料可与天线元件190A的工艺及材料相同，因此在此不再重复赘述。在一个实施例中，天线元件190A的材料与天线元件190B的材料相同，本公开并不仅限于此。在替代实施例中，天线元件190A的材料与天线元件190B的材料不同。
图25是根据本公开一些示例性实施例的封装结构的示意性剖视图。同时参照图24与图25，图24所示封装结构P8与图25所示封装结构P9相似；因而与上述元件相似或实质上相同的元件将使用相同的参考编号，且对相同元件以及它们的关系(例如，相对的定位配置及相对的电连接)的某些细节或说明在此不再重复赘述。同时参照图24与图25，不同的是，对于图25所示封装结构P9，封装结构P9不包括形成在绝缘包封体132中的空腔220A。在一些实施例中，也可进一步省略介电层DI1，且天线元件190B可在实体上接触绝缘包封体132，但本公开并不仅限于此。
在一些替代实施例中，空腔220A及空腔220B(如果有)可进一步被填充具有低电容率(Dk)及低损耗角正切(Df)性质的介电材料或其他合适的材料，本公开并不仅限于此。如此一来，天线元件190B(如果有)可例如被具有低电容率(Dk)及低损耗角正切(Df)性质的介电材料包裹。由于此种配置，可进一步确保天线元件190B的定位配置，从而确保天线元件190A及天线元件190B所提供的天线应用。
根据一些实施例，一种封装结构包括子封装件、导电结构及至少一个第一天线。所述子封装件包括至少一个芯片。所述导电结构结合到所述子封装件上且电连接到所述子封装件。所述至少一个第一天线具有垂直极化且电连接到所述至少一个芯片，其中所述至少一个第一天线局部地位于所述子封装件中，且所述至少一个第一天线在所述子封装件内延伸到所述导电结构中。
根据一些实施例，在所述的半导体封装中，所述至少一个第一天线包括第一部分、第二部分及位于所述第一部分与所述第二部分之间的多个导电球，所述第一部分嵌置在所述子封装件中，所述第二部分嵌置在所述导电结构中，且所述第一部分通过所述多个导电球电连接到所述第二部分，且其中所述导电结构包括具有多个金属段的电路板，其中所述多个金属段的一部分是所述至少一个第一天线的所述第二部分。根据一些实施例，在所述的半导体封装中，所述导电结构包括至少一个连接件以及金属块，所述至少一个连接件及所述金属块各自机械连接及电连接到所述子封装件，其中所述至少一个第一天线包括第一部分及第二部分，所述第一部分嵌置在所述子封装件中，且所述第二部分是所述金属块。根据一些实施例，在所述的半导体封装中，所述至少一个第一天线包括嵌置在所述子封装件中的第一部分，所述第一部分具有两个第一通孔，其中所述两个第一通孔位于所述至少一个芯片的位置旁边。根据一些实施例，在所述的半导体封装中，所述至少一个第一天线包括嵌置在所述子封装件中的第一部分，所述第一部分具有两个第一通孔及两个第二通孔，其中所述两个第二通孔中的每一者沿所述子封装件与所述导电结构的堆叠方向对准所述两个第一通孔中的相应一者并电连接到所述两个第一通孔中的所述相应一者。根据一些实施例，所述的半导体封装还包括位于所述子封装件上并电耦合到所述至少一个芯片的多个第二天线，其中所述子封装件位于所述多个第二天线与所述导电结构之间，且所述多个第二天线是贴片式天线。根据一些实施例，所述的半导体封装还包括位于所述多个第二天线与所述子封装件之间的包封体，其中所述包封体的材料包含具有低电容率及低损耗角正切的介电材料。根据一些实施例，所述的半导体封装还包括多个第三天线，所述多个第三天线具有水平极化且电连接到所述至少一个芯片并嵌置在所述子封装件中，其中所述至少一个第一天线的位置及所述多个第三天线的位置位于所述至少一个芯片的位置旁边，且其中所述多个第三天线位于所述至少一个第一天线的相对两侧处。
根据一些实施例，一种封装结构包括子封装件、电路板及第一天线。所述子封装件具有至少一个芯片且包括电连接到所述至少一个芯片的多个第一穿孔及多个第二穿孔。所述电路板具有多个金属段且结合到且电连接到所述子封装件，其中所述多个第二穿孔中的每一者沿所述子封装件与所述电路板的堆叠方向上覆在所述多个第一穿孔中的相应一者上且电连接到所述多个第一穿孔中的所述相应一者。所述第一天线从所述子封装件延伸到所述电路板中，其中所述第一天线包括所述多个第二穿孔中的一对两个相邻的第二穿孔、与所述一对两个相邻的第二穿孔相应的所述多个第一穿孔中的所述相应各者以及与所述一对两个相邻的第二穿孔电连接的所述多个金属段的一部分。
根据一些实施例，在所述的半导体封装中，所述子封装件包括电连接到所述至少一个芯片、所述多个第一穿孔及所述多个第二穿孔的第一重布线层及第二重布线层，其中所述第一重布线层位于所述多个第一穿孔与所述多个第二穿孔之间且位于所述至少一个芯片与所述多个第二穿孔之间，且所述第二重布线层位于所述多个第一穿孔与所述电路板之间以及位于所述至少一个芯片与所述电路板之间。根据一些实施例，在所述的半导体封装中，对于所述第一天线，在所述第一重布线层上的垂直投影上，所述一对两个相邻的第二穿孔中的一者具有沿第一方向测量的第一长度，且所述一对两个相邻的第二穿孔中的另一者具有沿所述第一方向测量的第二长度，其中所述第一长度小于所述第二长度。根据一些实施例，在所述的半导体封装中，所述至少一个芯片与具有所述第一长度的所述一对两个相邻的第二穿孔中的所述一者之间的最小距离大于所述至少一个芯片与具有所述第二长度的所述第一长度的所述一对两个相邻的第二穿孔中的所述另一者之间的最小距离。根据一些实施例，所述的半导体封装还包括金属结构，所述金属结构位于具有所述第一长度的所述一对两个相邻的第二穿孔中的所述一者上且与其电性连接，其中所述金属结构是所述第一天线的一部分。根据一些实施例，所述的半导体封装还包括多个第二天线，所述多个第二天线位于所述至少一个芯片的定位位置之上且电耦合到所述至少一个芯片。根据一些实施例，所述的半导体封装还包括绝缘包封体，所述绝缘包封体包括第一部分及沿所述子封装件与所述电路板的堆叠方向堆叠在所述第一部分上的第二部分，其中所述第一部分包封所述至少一个芯片及所述多个第一穿孔，且所述第二部分包封所述多个第二穿孔。根据一些实施例，所述的半导体封装还包括形成在所述绝缘包封体的所述第二部分内的多个第一空气腔，其中所述多个第一空气腔的位置与所述多个第二天线的定位位置重叠。根据一些实施例，所述的半导体封装还包括插入到所述多个第一空气腔中的介电材料，其中所述介电材料的材料不同于所述绝缘包封体的材料。根据一些实施例，在所述的半导体封装中，所述介电材料的所述材料包括具有低电容率及低损耗角正切的介电材料。
根据一些实施例，一种封装结构包括子封装件、至少一个金属块及第一天线。所述子封装件具有至少一个芯片且包括电连接到所述至少一个芯片的多个第一穿孔及多个第二穿孔。所述至少一个金属块结合到且电连接到所述子封装件，其中所述多个第二穿孔中的每一者沿所述子封装件与所述至少一个金属块的堆叠方向上覆在所述多个第一穿孔中的相应一者上且电连接到所述多个第一穿孔中的所述相应一者。所述第一天线包括所述多个第二穿孔中的一对两个相邻的第二穿孔、与所述一对两个相邻的第二穿孔相应的所述多个第一穿孔中的所述相应各者及与所述一对两个相邻的第二穿孔电连接的所述至少一个金属块，其中沿所述子封装件与所述至少一个金属块的堆叠方向，所述第一天线的尺寸大于所述至少一个芯片的尺寸。
根据一些实施例，所述的半导体封装还包括位于所述子封装件上且电连接到所述子封装件的至少一个连接件，其中所述至少一个芯片及所述多个第一穿孔位于所述至少一个连接件与所述多个第二穿孔之间以及所述至少一个金属块与所述多个第二穿孔之间。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、替代及变更。

Claims (1)

1.一种封装结构，其特征在于，包括：
子封装件，包括至少一个芯片；
导电结构，结合到所述子封装件上且电连接到所述子封装件；以及
至少一个第一天线，具有垂直极化且电连接到所述至少一个芯片，其中所述至少一个第一天线局部地位于所述子封装件中，且所述至少一个第一天线在所述子封装件内延伸到所述导电结构中。
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