KR20220000273A - 반도체 패키지 - Google Patents

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KR20220000273A
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semiconductor chip
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semiconductor
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이정호
이두환
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Abstract

본 발명의 기술적 사상에 따른 반도체 패키지는, 코어부 및 코어부의 하부에 배치되는 하부 패드를 구비하며, 코어부를 관통하는 캐비티를 가지는 프레임 구조물, 캐비티에 배치되며 범프 패드가 배치된 활성면 및 활성면에 대향하는 비활성면을 가지는 반도체 칩, 프레임 구조물 및 반도체 칩의 하부에 배치되며 하부 패드 및 범프 패드와 연결되는 재배선 구조물, 및 프레임 구조물 및 반도체 칩을 덮으며 캐비티를 채우는 몰딩 부재를 포함하고, 몰딩 부재는 프레임 구조물의 하면, 반도체 칩의 활성면, 하부 패드, 및 범프 패드를 둘러싼다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명의 기술분야는 반도체 패키지에 관한 것으로, 더욱 상세하게는, 재배선(redistribution layer)을 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라, 전자 장치는 더욱 소형화 및 다기능화되고 있다. 이에 따라, 전자 장치에 사용되는 반도체 칩의 소형화 및 다기능화의 필요성 또한 높아지고 있다. 이를 위해, 미세 피치의 연결 단자를 가지는 반도체 칩이 요구되며, 한정적인 반도체 패키지의 구조 내에 고용량의 반도체 칩을 실장하기 위해서는 미세 사이즈의 전극 패드가 필요하다. 이로 인해, 반도체 패키지에 포함되는 미세 사이즈의 전극 패드에 외부 접속 단자를 전기적으로 연결하기 위한 재배선이 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 팬-아웃 패널 레벨 패키지의 구조에서, 반도체 칩과 프레임 구조물 사이의 단차로 유발되는 문제점을 감소시켜 신뢰성이 향상되고, 이로 인해 생산성 및 경제성이 향상되는 반도체 패키지 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 코어부 및 상기 코어부의 하부에 배치되는 하부 패드를 구비하며, 상기 코어부를 관통하는 캐비티를 가지는 프레임 구조물; 상기 캐비티에 배치되며, 범프 패드가 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 가지는 반도체 칩; 상기 프레임 구조물 및 상기 반도체 칩의 하부에 배치되며, 상기 하부 패드 및 상기 범프 패드와 연결되는 재배선 구조물; 및 상기 프레임 구조물 및 상기 반도체 칩을 덮으며, 상기 캐비티를 채우는 몰딩 부재;를 포함하고, 상기 몰딩 부재는 상기 프레임 구조물의 하면, 상기 반도체 칩의 상기 활성면, 상기 하부 패드, 및 상기 범프 패드를 둘러싼다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 반도체 칩을 포함하는 제1 서브 패키지; 상기 제1 서브 패키지 상에 배치되고, 제2 반도체 칩을 포함하는 제2 서브 패키지; 및 상기 제1 서브 패키지 및 상기 제2 서브 패키지를 연결하는 연결 구조물;을 포함하고, 상기 제1 서브 패키지는, 코어부 및 상기 코어부의 하부에 배치되는 하부 패드를 구비하며, 상기 코어부를 관통하는 캐비티를 가지는 프레임 구조물; 상기 캐비티에 배치되며, 범프 패드가 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 가지는 반도체 칩; 상기 프레임 구조물 및 상기 반도체 칩의 하부에 배치되며, 상기 하부 패드 및 상기 범프 패드와 연결되는 재배선 구조물; 및 상기 프레임 구조물 및 상기 반도체 칩을 덮으며, 상기 캐비티를 채우는 몰딩 부재;를 포함하고, 상기 하부 패드는 상기 코어부로부터 돌출되고, 상기 범프 패드는 상기 활성면으로부터 돌출되고, 상기 하부 패드의 하면, 상기 범프 패드의 하면, 및 상기 몰딩 부재의 하면은 동일 평면에 위치한다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 코어부, 상기 코어부의 상부에 배치되는 상부 패드, 상기 코어부의 하부에 배치되는 하부 패드, 및 상기 상부 패드와 상기 하부 패드를 연결하는 관통 비아를 구비하며, 상기 코어부를 관통하는 캐비티를 가지는 프레임 구조물; 상기 캐비티에 배치되며, 범프 패드가 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 가지는 반도체 칩; 상기 프레임 구조물 및 상기 반도체 칩의 하부에 배치되며, 재배선 라인 및 상기 재배선 라인과 연결되는 재배선 비아를 구비하며, 상기 재배선 비아는 상기 반도체 칩에서 멀어질수록 폭이 넓어지는 테이퍼진 형상을 가지는 재배선 구조물; 상기 프레임 구조물, 상기 반도체 칩, 및 상기 재배선 구조물을 덮으며, 상기 캐비티를 채우는 몰딩 부재; 및 상기 재배선 구조물의 하부에 배치되며, 상기 재배선 라인 및 상기 재배선 비아와 전기적으로 연결되는 외부 접속 단자;를 포함하고, 상기 몰딩 부재는 상기 반도체 칩의 모든 면, 상기 프레임 구조물의 하면, 상기 재배선 구조물의 상면, 상기 하부 패드의 측면, 및 상기 범프 패드의 측면을 둘러싼다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 팬-아웃 패널 레벨 패키지의 구조에서, 반도체 칩과 프레임 구조물 사이의 단차를 평탄화 공정으로 제거하여 신뢰성이 향상되고, 이로 인해 생산성 및 경제성이 향상되는 효과를 얻을 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 Ⅱ 부분을 확대한 확대 단면도이다.
도 3은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 5 내지 도 12는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 도면들이다.
도 13은 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지의 구성을 개략적으로 나타내는 구성도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이고, 도 2는 도 1의 Ⅱ 부분을 확대한 확대 단면도이다.
도 1 및 도 2를 함께 참조하면, 캐비티(CA)를 가지는 프레임 구조물(100), 캐비티(CA)에 배치되는 반도체 칩(200), 프레임 구조물(100)과 반도체 칩(200)을 덮으며 캐비티(CA)를 채우는 몰딩 부재(300), 및 프레임 구조물(100)과 반도체 칩(200)의 하부에 배치되는 재배선 구조물(400)을 포함하는 반도체 패키지(10)를 나타낸다.
본 발명의 기술적 사상에 따른 반도체 패키지(10)는 프레임 구조물(100)과 반도체 칩(200)을 포함할 수 있다. 최근 반도체 칩(200)의 소형화 및 입/출력 단자의 개수가 증가하여, 입/출력 단자의 역할을 수행하는 외부 접속 단자(500)가 반도체 칩(200)의 주면 내에 모두 수용되는 것에는 한계가 있다. 따라서, 상기 반도체 칩(200)의 외주면에 배치되는 프레임 구조물(100)까지 재배선 구조물(400)을 확장하여 외부 접속 단자(500)를 포함할 수 있도록, 팬-아웃 패널 레벨 패키지(Fan-Out Panel Level Package, FO-PLP) 구조가 반도체 패키지(10)에 적용되고 있다.
또한, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는 팬-아웃 패널 레벨 패키지(FO-PLP) 중에서도, 프레임 구조물(100)의 캐비티(CA)에 반도체 칩(200)을 먼저 배치하고, 재배선 구조물(400)을 나중에 형성하는 칩 퍼스트(Chip-First) 제조 방법으로 구현될 수 있다.
프레임 구조물(100)은 캐비티(CA)를 가지는 코어부(110)를 포함한다. 또한, 상기 프레임 구조물(100)은 일측에 코어부(110)로부터 돌출되는 하부 패드(120), 타측에 코어부(110)로부터 돌출되는 상부 패드(130), 및 코어부(110)를 관통하는 관통 비아(140)를 포함한다.
도면에는 상기 프레임 구조물(100)이 1개 층의 코어부(110)로 구성되는 것을 도시하였으나, 이에 한정되는 것은 아니고, 상기 프레임 구조물(100)을 구성하는 코어부(110)는 복수 층으로 구성될 수 있다.
상기 코어부(110)의 재료는 반도체 패키지(10)를 지지할 수 있는 것이면 특별히 한정되는 않는다. 예를 들어, 상기 코어부(110)는 절연 물질, 강성 및 열 전도도가 우수한 금속, 유리(glass), 세라믹(ceramic), 플라스틱(plastic) 등을 사용하여 제작될 수 있다. 상기 프레임 구조물(100)의 두께는 특별히 한정되지 않으며, 반도체 칩(200)의 두께에 맞춰 설계할 수 있다. 예를 들어, 상기 반도체 칩(200)의 종류에 따라, 상기 프레임 구조물(100)의 두께는 약 100㎛ 내지 약 500㎛일 수 있다. 상기 프레임 구조물(100)은 반도체 패키지(10)의 대량 생산을 위하여 복수의 캐비티(CA)를 가지는 큰 사이즈일 수 있다. 이를 통하여 복수의 반도체 패키지로 먼저 제조한 후, 소잉(sawing) 공정을 통하여 개별적인 반도체 패키지로 싱귤레이션 하는 방식으로, 반도체 패키지(10)를 제조할 수 있다.
상기 프레임 구조물(100)에서 하부 패드(120), 상부 패드(130), 및 관통 비아(140)는 도전성 배선 패턴의 역할을 수행한다. 상기 도전성 배선 패턴은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. 상기 도전성 배선 패턴은 설계된 목적에 따라 다양한 기능을 수행할 수 있다. 예를 들어, 상기 도전성 배선 패턴은 그라운드 패턴, 파워 패턴, 또는 신호 패턴의 역할을 수행할 수 있다.
상기 하부 패드(120) 및 상기 상부 패드(130)는 코어부(110)로부터 돌출되도록 형성될 수 있다. 상기 관통 비아(140)는 서로 다른 레벨에 형성된 상기 하부 패드(120) 및 상기 상부 패드(130)를 전기적으로 연결하며, 그 결과 프레임 구조물(100) 내에 전기적 경로를 형성한다. 일부 실시예들에서, 상기 관통 비아(140)는 도전성 물질로 완전히 충진될 수 있다. 다른 실시예들에서, 도시된 바와 달리 상기 관통 비아(140)는 도전성 물질이 홀의 벽면을 따라 형성된 것일 수 있다. 상기 관통 비아(140)는 테이퍼진 형상, 원통 형상 등으로 형성될 수 있으며, 특히, 중단 부분이 오목한 모래 시계 형상으로 형성될 수 있다.
상기 하부 패드(120)는 상기 코어부(110)로부터 돌출되므로, 이의 측면이 몰딩 부재(300)에 의하여 둘러싸일 수 있다. 또한, 본 발명의 기술적 사상에 따른 반도체 패키지(10)의 제조 방법에 따라, 상기 하부 패드(120)의 하면(120B)은 평탄면일 수 있고, 상기 하부 패드(120)의 하면(120B)에는 그라인딩으로 인한 스크래치가 형성될 수 있다. 또한, 상기 하부 패드(120)의 하면(120B)의 표면 거칠기는 후술하는 범프 패드(220)의 하면(220B)의 표면 거칠기와 실질적으로 동일할 수 있다. 예를 들어, 상기 표면 거칠기 중 중심선 평균 거칠기(Ra)는 약 100㎚ 내지 약 200㎚일 수 있으나, 이에 한정되는 것은 아니다.
상기 상부 패드(130)에서 몰딩 부재(300)에 형성된 개구부(300H)를 통하여 노출된 부분에는 표면 처리층(미도시)이 형성될 수 있다. 상기 표면 처리층은 예를 들어, 전해 도금 또는 무전해 도금으로 형성되는 금속층, OSP(Organic Solderability Preservative) 층 등으로 형성될 수 있다.
반도체 칩(200)은 로직 칩 또는 메모리 칩일 수 있다. 상기 로직 칩은 예를 들어, 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다. 또한, 상기 메모리 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static RAM)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change RAM), MRAM(Magnetoresistive RAM), RRAM(Resistive RAM), 또는 FeRAM(Ferroelectric RAM)과 같은 비휘발성 메모리 칩일 수 있다. 일부 실시예들에서, 상기 반도체 칩(200)은 고대역폭 메모리(High Bandwidth Memory) 칩일 수 있다. 일부 실시예들에서, 상기 반도체 패키지(10)는 상기 반도체 칩(200)을 복수로 포함할 수 있다.
상기 반도체 칩(200)은 집적 회로를 구비하는 반도체 소자를 포함하는 개념으로 이해될 수 있다. 구체적으로, 상기 반도체 칩(200)은 서로 마주보는 활성면(210A) 및 비활성면(210B)을 구비하는 반도체 기판(210)을 포함할 수 있다. 상기 반도체 기판(210)의 상기 활성면(210A)에는 반도체 제조 공정을 통하여 상기 반도체 칩(200)의 집적 회로 기능을 구현하기 위한 회로부가 형성될 수 있다. 즉, 상기 반도체 기판(210)에는 금속 배선층, 이들 사이에 배치되는 층간 절연막, 및 개별 단위 소자가 형성될 수 있다.
상기 반도체 기판(210)은 실리콘(Si)을 포함하는 웨이퍼일 수 있다. 일부 실시예들에서, 상기 반도체 기판(210)은 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), InP(indium phosphide)와 같은 화합물 반도체를 포함하는 웨이퍼일 수 있다. 한편, 상기 반도체 기판(210)은 SOI(silicon on insulator) 구조를 가질 수 있다. 또한, 상기 반도체 기판(210)은 트랜지스터, 활성 영역, 필드 영역 등을 포함하는 반도체 소자 영역을 가질 수 있다.
또한, 상기 반도체 칩(200)은 상기 반도체 기판(210) 상에 형성되어 상기 회로부의 기능을 외부로 확장할 수 있는 범프 패드(220)를 포함할 수 있다. 상기 범프 패드(220)는 반도체 기판(210)의 활성면(210A)으로부터 돌출되도록 형성될 수 있다.
상기 범프 패드(220)는 반도체 기판(210)의 활성면(210A) 상에 형성된 보호층(미도시)에 의하여 주변부가 덮일 수 있다. 상기 보호층은 활성면(210A)의 반도체 소자를 물리적 및 화학적으로 보호하는 역할을 수행할 수 있다. 상기 보호층은 예를 들어, 실리콘산화물, 실리콘질화물, 실리콘산질화물과 같은 무기 절연 물질, 절연성 폴리머와 같은 유기 절연 물질, 또는 이들의 조합으로 구성되는 절연 물질을 포함할 수 있다.
상기 범프 패드(220)는 예를 들어, 사각 기둥, 육각 기둥, 팔각 기둥 등의 다각 기둥이거나, 원기둥일 수 있다. 상기 범프 패드(220)는 전기적 및 기계적 스트레스를 견딜 수 있도록 일정 크기 이상으로 형성될 수 있다. 상기 범프 패드(220)는 반도체 기판(210)의 활성면(210A) 상에 소정의 높이(220H)를 가지도록 형성될 수 있다. 상기 높이(220H)는 약 5㎛ 내지 약 20㎛일 수 있으나, 이에 한정되는 것은 아니다. 다시 말해, 상기 높이(220H)는 상기 범프 패드(220)의 두께일 수 있다.
즉, 상기 범프 패드(220)로 인하여, 상기 반도체 기판(210)은 재배선 구조물(400)과 이격되도록 배치될 수 있다. 또한, 상기 범프 패드(220)로 인하여, 상기 활성면(210A)의 레벨과 상기 코어부(110)의 하면(110B)의 레벨은 서로 다를 수 있다. 또한, 본 발명의 기술적 사상에 따른 반도체 패키지(10)의 제조 방법에 따라, 상기 범프 패드(220)의 하면(220B)은 평탄면일 수 있고, 상기 범프 패드(220)의 하면(220B)에는 그라인딩으로 인한 스크래치가 형성될 수 있다. 또한, 상기 범프 패드(220)의 하면(220B)의 표면 거칠기는 전술한 하부 패드(120)의 하면(120B)의 표면 거칠기와 실질적으로 동일할 수 있다. 예를 들어, 상기 표면 거칠기 중 중심선 평균 거칠기(Ra)는 약 100㎚ 내지 약 200㎚일 수 있으나, 이에 한정되는 것은 아니다.
몰딩 부재(300)는 반도체 칩(200)을 오염 및 충격 등과 같은 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 이러한 역할을 수행하기 위하여, 상기 몰딩 부재(300)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기 필러와 같은 보강재가 포함된 수지 등을 포함할 수 있다. 구체적으로, 상기 몰딩 부재(300)는 ABF(Ajinomoto Build up Film), FR-4(Flame Retardant 4), BT(Bismaleimide Triazine) 등을 포함할 수 있다. 또한, 상기 몰딩 부재(300)로 에폭시 몰드 컴파운드(Epoxy Mold Compound)와 같은 몰딩 물질 또는 PIE(Photo Imagable Encapsulant)와 같은 감광성 재료가 사용될 수 있다. 또한, 상기 몰딩 부재(300)는 컴프레션 몰딩(compression molding), 라미네이션(lamination), 스크린 프린팅(screen printing) 등의 공정에 의해 형성될 수 있다.
상기 몰딩 부재(300)는 반도체 칩(200)의 모든 면을 감쌀 수 있다. 다시 말해, 상기 몰딩 부재(300)는 반도체 칩(200)의 활성면(210A), 비활성면(210B), 및 상기 활성면(210A)과 상기 비활성면(210B)을 연결하는 측면을 모두 덮도록 형성될 수 있다. 그리고, 상기 몰딩 부재(300)는 코어부(110)의 상면, 하면(110B), 및 일부 측면을 덮을 수 있다. 또한, 본 발명의 기술적 사상에 따른 반도체 패키지(10)의 제조 방법에 따라, 상기 몰딩 부재(300)는 상기 하부 패드(120)의 측면 및 상기 범프 패드(220)의 측면을 둘러싸도록 형성될 수 있다. 일부 실시예들에서, 상기 하부 패드(120)의 하면(120B), 상기 범프 패드(220)의 하면(220B), 및 상기 몰딩 부재(300)의 하면(300B)은 동일 평면에 위치할 수 있다. 다시 말해, 상기 몰딩 부재(300)는 상기 하부 패드(120)의 사이 및 상기 범프 패드(220)의 사이를 채우며, 상기 재배선 구조물(400)의 상면과 맞닿도록 형성될 수 있다.
재배선 구조물(400)의 상면은 평탄면일 수 있다. 상기 재배선 구조물(400)은 재배선 절연층(410)에 2개 층으로 구성되는 재배선 도전층(420, 430)을 포함할 수 있다. 다만, 이에 한정되는 것은 아니고, 상기 재배선 구조물(400)은 이보다 더 많거나 더 적은 층수의 재배선 도전층(420, 430)을 포함할 수 있다.
상기 재배선 도전층(420, 430)은 예를 들어, 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 티타늄(Ti), 또는 팔라듐(Pd)으로 형성되거나, 이들의 합금으로 형성될 수 있다. 일부 실시예들에서, 상기 재배선 도전층(420, 430)은 전기 도금 공정으로 형성될 수 있다.
상기 재배선 도전층(420, 430)은 테이퍼진(tapered) 사다리꼴 형태의 재배선 비아(421, 431) 및 상기 재배선 비아(421, 431)와 각각 접촉하는 재배선 라인(423)을 포함할 수 있다. 재배선 라인(423)은, 제1 방향(X 방향) 및 상기 제1 방향(X 방향)에 수직한 제2 방향(Y 방향)으로 형성된 평면을 따라 배치될 수 있다. 또한, 상기 재배선 라인(423)은 제1 방향(X 방향) 및 제2 방향(Y 방향)에 모두 수직한 제3 방향(Z 방향)을 따라 복수 층으로 배치될 수 있다. 상기 재배선 비아(421, 431)의 제1 방향(X 방향)에 따른 폭은 상기 반도체 칩(200)으로부터 제3 방향(Z 방향)으로 멀어질수록 넓어질 수 있다. 이는 재배선 구조물(400)을 형성하기 전, 반도체 칩(200)을 먼저 실장하는 칩 퍼스트 제조 방법에 따른 특징일 수 있다.
상기 재배선 도전층(420, 430)은 외부 접속 단자(500)를 반도체 칩(200)의 범프 패드(220)에 전기적으로 연결하는 역할을 수행할 수 있다. 구체적으로 설명하면, 프레임 구조물(100) 및 반도체 칩(200)의 아래에 제1 도전층(420)이 배치되고, 범프 패드(220)와 제1 도전층(420)은 직접 연결될 수 있다. 상기 제1 도전층(420)의 아래에 제2 도전층(430)이 배치되고, 제1 도전층(420)과 제2 도전층(430)은 직접 연결될 수 있다.
또한, 상기 재배선 절연층(410)이 상기 재배선 도전층(420, 430)의 주위에 절연 보호층으로 형성될 수 있다. 상기 재배선 절연층(410)은 폴리머, 벤조사이클로부텐, 또는 수지로 형성될 수 있으며, 필요에 따라 감광성 폴리이미드로 형성될 수 있다. 다만, 상기 재배선 절연층(410)을 구성하는 물질이 이에 한정되는 것은 아니다. 예를 들어, 상기 재배선 절연층(410)은 실리콘산화물, 실리콘질화물, 또는 실리콘산질화물로 구성될 수 있다.
상기 재배선 절연층(410)은 프레임 구조물(100) 및 반도체 칩(200)의 아래에 제1 절연층(411)이 배치되고, 상기 제1 절연층(411)은 제1 비아(421)를 포함할 수 있다. 상기 제1 절연층(411)의 아래에 제2 절연층(413)이 배치되고, 상기 제2 절연층(413)은 제2 비아(431)를 포함할 수 있다. 상기 제2 절연층(413)의 아래에 하부 절연층(415)이 배치되고, 상기 하부 절연층(415)은 접속 패드(433)의 하면을 오픈시킬 수 있다.
상기 접속 패드(433)는 재배선 구조물(400)을 통하여 반도체 칩(200)의 개별 단위 소자와 전기적으로 연결되어, 반도체 칩(200)의 회로부의 기능을 외부 접속 단자(500)에 전기적으로 연결할 수 있다. 즉, 상기 접속 패드(433)는 언더 범프 메탈(Under Bump Metal, UBM)로도 지칭될 수 있다. 일부 실시예들에서, 상기 접속 패드(433)는 구리(Cu) 패드일 수 있다.
외부 접속 단자(500)는 솔더 볼(solder ball) 또는 솔더 범프(solder bump)일 수 있다. 일부 실시예들에서, 상기 외부 접속 단자(500)를 구성하는 물질로 주석(Sn)을 포함하는 무연 솔더(lead free solder)가 사용될 수 있다. 상기 외부 접속 단자(500)는 접속 패드(433)를 통하여 재배선 구조물(400)에 전기적으로 연결될 수 있다. 또한, 상기 외부 접속 단자(500)를 통하여, 반도체 패키지(10)가 인쇄회로기판(printed circuit board, PCB)을 포함하는 마더 보드와 같은 외부 장치에 연결될 수 있다.
일반적인 팬-아웃 패널 레벨 패키지(FO-PLP) 구조에서는, 임베디드 트레이스(Embedded Trace)를 구비하는 프레임 구조물을 사용하며, 이러한 프레임 구조물에 실장되는 반도체 칩에는 범용적으로 사용되는 범프 패드가 아닌, 범프 패드보다 두께가 훨씬 얇은 캡(cap) 패드를 적용하여야 한다. 이에 따라, 반도체 칩에 캡 패드 형성 공정을 별도로 수행하여야 한다.
이뿐만 아니라, 캡 패드가 형성된 반도체 기판의 검사는 범용적으로 사용되는 범프 패드가 형성된 반도체 기판의 검사와 비교하여, 검사 장비의 프로브(probe) 마모가 심하여 자주 교체를 하여야 한다. 이러한 이유들로 인하여, 반도체 패키지의 생산 비용이 상승되는 문제점이 발생할 수 있다.
또한, 일반적인 팬-아웃 패널 레벨 패키지(FO-PLP) 구조에서는, 반도체 칩의 주위를 덮는 몰딩 부재 형성 공정 후, 반도체 칩과 프레임 구조물의 경계면에 단차가 발생하여 회로 설계에 제약이 있다. 또한, 상기 경계면에 3종류 이상의 물질이 접촉하는 영역이 발생하므로, 열충격에 취약하다. 이러한 이유들로 인하여, 반도체 패키지의 신뢰성이 저하되는 문제점이 발생할 수 있다.
이러한 문제점들을 해결하기 위하여, 본 발명의 기술적 사상에 따른 반도체 패키지(10)에는, 캡 패드가 아닌 범프 패드(220)를 그대로 사용할 수 있으므로 기존의 공급 체인에 변동이 없고, 반도체 기판의 검사 과정에서 프로브의 교체 주기 문제를 해결할 수 있다.
또한, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 범프 패드(220)의 하면(220B)에 그라인딩을 이용한 평탄화를 이루어, 프레임 구조물(100)과 반도체 칩(200)의 경계면에서의 단차를 최소화하므로, 미세 회로 설계가 용이하다. 이에 더해, 상기 경계면에 3종류 이상의 물질이 접촉하는 영역이 형성되지 않으므로, 열충격에 대한 신뢰성이 향상될 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 팬-아웃 패널 레벨 패키지(FO-PLP)의 구조에서, 프레임 구조물(100)과 반도체 칩(200) 사이의 단차를 평탄화 공정으로 제거하여 신뢰성이 향상되고, 이로 인해 생산성 및 경제성이 향상되는 효과를 얻을 수 있다.
도 3은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
이하에서 설명하는 반도체 패키지(20)를 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 1 및 도 2에서 설명한 바와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 반도체 패키지(10)와 차이점을 중심으로 설명하도록 한다.
도 3을 참조하면, 제1 반도체 칩(200)을 포함하는 제1 서브 패키지(SP1), 제2 반도체 칩(800)을 포함하는 제2 서브 패키지(SP2), 및 상기 제1 서브 패키지(SP1)와 상기 제2 서브 패키지(SP2)를 연결하는 연결 구조물(600)을 포함하는 반도체 패키지(20)를 나타낸다.
본 발명의 기술적 사상에 따른 반도체 패키지(20)에는, 팬-아웃 패널 레벨 패키지(FO-PLP) 구조 및 패키지 온 패키지(Package on Package, PoP) 구조가 동시에 적용될 수 있다. 즉, 제1 반도체 칩(200)을 포함하는 제1 서브 패키지(SP1) 및 제2 반도체 칩(800)을 포함하는 제2 서브 패키지(SP2)를 패키지간 연결 구조물(600)로 연결하여, 하나의 반도체 패키지(20)로 구성할 수 있다. 상기 제1 반도체 칩(200)과 상기 제2 반도체 칩(800)은 서로 다른 종류의 반도체 칩으로 구성될 수 있다. 예를 들어, 상기 제1 반도체 칩(200)은 컨트롤러 칩이고, 상기 제2 반도체 칩(800)은 메모리 칩일 수 있으나, 이에 한정되는 것은 아니다.
제1 서브 패키지(SP1)는 제1 반도체 칩(200)의 측면 주위를 둘러싸는 프레임 구조물(100)을 포함할 수 있다. 상기 프레임 구조물(100)은 반도체 패키지(20)를 지지하기 위한 구성으로, 이를 통하여 강성 유지 및 두께 균일성의 확보가 가능하다. 상기 프레임 구조물(100)은 서로 마주보는 상면 및 하면을 가지며, 캐비티(CA)가 상면과 하면 사이를 관통하도록 형성된다. 상기 캐비티(CA)에는 제1 반도체 칩(200)이 프레임 구조물(100)과 이격되도록 배치되며, 그 결과 제1 반도체 칩(200)의 측면 주위는 프레임 구조물(100)에 의하여 둘러싸인다.
상기 프레임 구조물(100)은 내부를 관통하는 관통 비아(140)를 포함할 수 있다. 상기 관통 비아(140)는 상기 프레임 구조물(100)의 코어부(110)를 관통하는 것일 수 있다, 상기 관통 비아(140)의 상부에 배치되는 상부 패드(130)는 연결 구조물(600)과 전기적으로 연결될 수 있다.
상기 제1 서브 패키지(SP1)는 앞서 설명한 반도체 패키지(10, 도 1 참조)와 실질적으로 동일할 수 있다.
제2 서브 패키지(SP2)는 제2 반도체 칩(800), 제2 반도체 칩(800)의 하부에 배치되는 제2 재배선 구조물(700), 상기 제2 반도체 칩(800)과 솔더 볼(830)의 접속을 보강하기 위한 언더필(910)을 포함할 수 있고, 상기 제2 반도체 칩(800)을 오염 및 충격 등과 같은 외부 영향으로부터 보호하는 제2 몰딩 부재(900)를 포함할 수 있다.
즉, 제2 재배선 구조물(700)은 제2 재배선 절연층(710)에 제2 재배선 도전층(720, 730)을 포함할 수 있다. 제2 재배선 절연층(710)은 상부 절연층(711) 및 하부 절연층(713)으로 구성될 수 있다. 제2 반도체 칩(800)은 제2 반도체 기판(810) 및 이에 형성된 연결 패드(820)를 포함할 수 있다. 상기 연결 패드(820)에는 상기 솔더 볼(830)이 부착될 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지(20)에서, 상기 제1 서브 패키지(SP1)에 포함되는 대부분의 특징은 제2 서브 패키지(SP2)에도 실질적으로 동일하게 적용될 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 4를 참조하면, 반도체 패키지의 제조 방법(S10)은 제1 내지 제8 단계(S110 내지 S180)의 공정 순서를 포함할 수 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법(S10)은, 프레임 구조물의 하면에 접착 필름을 부착하는 제1 단계(S110), 프레임 구조물의 캐비티에 반도체 칩을 실장하는 제2 단계(S120), 반도체 칩을 덮도록 몰딩 부재로 캐비티를 채우는 제3 단계(S130), 몰딩 부재 상에 캐리어 기판을 부착하는 제4 단계(S140), 접착 필름을 제거하여 노출된 면을 평탄화하는 제5 단계(S150), 평탄화된 면에 재배선 구조물을 형성하는 제6 단계(S160), 캐리어 기판을 제거하고 몰딩 부재에 개구부를 형성하는 제7 단계(S170), 및 재배선 구조물에 외부 접속 단자를 부착하는 제8 단계(S180)를 포함할 수 있다.
상기 제1 내지 제8 단계(S110 내지 S180) 각각에 대한 기술적 특징은 후술하는 도 5 내지 도 12를 통하여 상세히 설명하도록 한다.
도 5 내지 도 12는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 도면들이다.
도 5를 참조하면, 캐비티(CA)를 가지는 프레임 구조물(100)을 준비한다. 여기서, 상기 프레임 구조물(100)을 평면도로 도시하였다.
프레임 구조물(100)은 캐비티(CA)를 가지는 코어부(110)를 포함한다. 또한, 상기 프레임 구조물(100)은 일측에 코어부(110)로부터 돌출되는 하부 패드(120, 도 6 참조), 타측에 코어부(110)로부터 돌출되는 상부 패드(130), 및 코어부(110)를 관통하는 관통 비아(140, 도 6 참조)를 포함한다.
상기 프레임 구조물(100)의 상기 코어부(110)의 재료는 예를 들어, 절연 물질, 강성 및 열 전도도가 우수한 금속, 유리, 세라믹, 플라스틱 등이 사용될 수 있다. 상기 프레임 구조물(100)의 두께는 예를 들어, 약 100㎛ 내지 약 500㎛일 수 있다. 일부 실시예들에서, 상기 프레임 구조물(100)은 대량 생산을 위하여 복수의 캐비티(CA)를 가지는 큰 사이즈일 수도 있다.
상기 하부 패드(120, 도 6 참조) 및 상기 상부 패드(130)는 코어부(110)로부터 돌출되도록 형성될 수 있다. 상기 관통 비아(140, 도 6 참조)는 서로 다른 레벨에 형성된 상기 하부 패드(120, 도 6 참조) 및 상기 상부 패드(130)를 전기적으로 연결하며, 그 결과 프레임 구조물(100) 내에 전기적 경로를 형성한다. 상기 관통 비아(140, 도 6 참조)는 테이퍼진 형상, 원통 형상 등으로 형성될 수 있으며, 특히, 중단 부분이 오목한 모래 시계 형상으로 형성될 수 있다.
도 6을 참조하면, 프레임 구조물(100)의 하부 패드(120)가 형성된 일측에 접착 필름(AF)을 부착한다. 여기서, 프레임 구조물(100)은 도 5의 X-X' 선을 따라 절단한 단면도로 도시하였다.
접착 필름(AF)은 프레임 구조물(100)을 고정할 수 있으면 어느 것이나 사용이 가능하며, 공지의 접착 테이프 등이 사용될 수 있다. 상기 공지의 접착 테이프는 예를 들어, 열처리에 의해 부착력이 약화되는 열처리 경화성 접착 테이프, 자외선 조사에 의해 부착력이 약화되는 자외선 경화성 접착 테이프 등을 들 수 있다.
상기 접착 필름(AF)은 하부 패드(120)의 하면에 접착되며, 코어부(110)와는 이격되도록 배치될 수 있다. 즉, 상기 하부 패드(120) 각각의 사이에 빈 공간이 형성될 수 있다.
도 7을 참조하면, 프레임 구조물(100)의 캐비티(CA)에 반도체 칩(200)을 배치한다.
캐비티(CA)의 접착 필름(AF) 상에 반도체 칩(200)의 범프 구조물(220S)을 부착하는 페이스-다운(face-down) 방식으로, 프레임 구조물(100)에 반도체 칩(200)을 배치한다. 즉, 상기 반도체 칩(200)의 활성면(210A)과 상기 접착 필름(AF)의 상면이 서로 마주보도록, 상기 반도체 칩(200)을 실장한다.
상기 접착 필름(AF)은 상기 범프 구조물(220S)의 범프 돌출부(221)에 직접 접착되며, 상기 반도체 칩(200)의 활성면(210A)과는 이격되도록 배치될 수 있다. 즉, 상기 범프 구조물(220S) 각각의 사이에 빈 공간이 형성될 수 있다.
도 8을 참조하면, 반도체 칩(200)을 덮도록 몰딩 부재(300)로 프레임 구조물(100)의 캐비티(CA, 도 7 참조)를 채운다.
몰딩 부재(300)는 프레임 구조물(100) 및 반도체 칩(200)을 덮으며, 캐비티(CA, 도 7 참조)의 나머지 공간을 채운다. 예를 들어, 상기 몰딩 부재(300)는 몰딩 부재(300) 형성을 위한 수지를 미경화 상태에서 라미네이션하고, 이를 경화하여 형성할 수 있다. 상기 라미네이션 공정으로는 고온에서 일정 시간 가압 및 감압하고 실온까지 식혀 작업 툴을 분리하는 방법이 이용될 수 있다. 또는, 상기 몰딩 부재(300)는 몰딩 부재(300) 형성을 위한 수지를 미경화 상태로 도포하고 경화하여 형성할 수도 있다. 상기 도포 공정으로는 스퀴즈로 잉크를 도포하는 스크린 인쇄법, 잉크를 안개화하여 도포하는 스프레이 인쇄법 등을 이용할 수 있다. 상기 경화에 의하여 반도체 칩(200)은 프레임 구조물(100)에 고정된다.
상기 몰딩 부재(300)는 반도체 칩(200)의 모든 면을 감쌀 수 있다. 다시 말해, 상기 몰딩 부재(300)는 반도체 칩(200)의 활성면(210A), 비활성면(210B), 및 상기 활성면(210A)과 상기 비활성면(210B)을 연결하는 측면을 모두 덮도록 형성될 수 있다. 그리고, 상기 몰딩 부재(300)는 코어부(110)의 상면, 하면, 및 일부 측면을 덮을 수 있다. 또한, 상기 몰딩 부재(300)는 하부 패드(120)의 측면 및 범프 구조물(220S)의 측면을 둘러싸도록 형성될 수 있다. 다시 말해, 상기 몰딩 부재(300)는 상기 하부 패드(120)의 사이 및 상기 범프 구조물(220S)의 사이를 채우도록 형성될 수 있다.
이어서, 상기 몰딩 부재(300) 상에 캐리어 기판(CS)을 부착할 수 있다. 상기 캐리어 기판(CS)은 예를 들어, 유리 또는 알루미늄 산화물을 포함할 수 있다. 상기 캐리어 기판(CS)의 부착을 용이하게 하기 위하여, 상기 캐리어 기판(CS)과 몰딩 부재(300)의 사이에 접착층(미도시)이 형성될 수 있다. 상기 접착층은 소정의 압력에서 용이하게 변형이 가능한 액체 형태 또는 젤 형태일 수 있다.
도 9를 참조하면, 접착 필름(AF, 도 8 참조)을 제거하고, 접착 필름(AF, 도 8 참조)의 제거로 인하여 노출된 면에 평탄화 공정을 진행한다.
먼저, 접착 필름(AF, 도 8 참조)을 제거한다. 상기 접착 필름(AF, 도 8 참조)으로 열처리 경화성 접착 테이프를 사용한 경우, 열처리로 부착력을 약화시킴으로써 이를 제거할 수 있다. 또는, 상기 접착 필름(AF, 도 8 참조)으로 자외선 경화성 접착 테이프를 사용한 경우, 자외선을 조사하여 부착력을 약화시킴으로써 이를 제거할 수 있다.
이어서, 캐리어 기판(CS)이 아래를 향하도록 뒤집어, 상기 접착 필름(AF, 도 8 참조)의 제거로 인하여 노출된 면에 그라인더(GR)를 이용하여 평탄화 공정을 진행한다. 상기 노출된 면에는 하부 패드(120), 범프 구조물(220S), 및 몰딩 부재(300)가 존재할 수 있다. 즉, 상기 그라인더(GR)는 상기 하부 패드(120)의 일부, 상기 범프 구조물(220S)의 일부, 및 상기 몰딩 부재(300)의 일부를 그라인딩 공정으로 제거할 수 있다.
도 10을 참조하면, 평탄화 공정을 통하여, 하부 패드(120)의 하면(120B), 범프 패드(220)의 하면(220B), 및 몰딩 부재(300)의 하면(300B)이 평탄한 동일 평면을 형성할 수 있다.
평탄화 공정에 의하여, 범프 돌출부(221, 도 9 참조)는 완전히 제거되고, 범프 패드(220)의 하면(220B)이 노출될 수 있다. 상기 범프 패드(220)의 하면(220B)은 평탄면일 수 있고, 상기 범프 패드(220)의 하면(220B)에는 그라인더(GR, 도 9 참조) 작업으로 인한 스크래치가 형성될 수 있다. 또한, 상기 그라인더(GR, 도 9 참조) 작업으로 인하여, 상기 범프 패드(220)의 하면(220B)의 표면 거칠기는 하부 패드(120)의 하면(120B)의 표면 거칠기와 실질적으로 동일할 수 있다. 예를 들어, 상기 표면 거칠기 중 중심선 평균 거칠기(Ra)는 약 100㎚ 내지 약 200㎚일 수 있으나, 이에 한정되는 것은 아니다.
이와 같은 평탄화 공정을 통해, 프레임 구조물(100)과 반도체 칩(200)의 사이에 존재할 수 있는 단차가 모두 제거되므로, 후속하는 공정에서 평탄면을 기준으로 재배선 구조물(400, 도 11 참조)의 회로 설계가 가능하여, 미세 회로 설계가 용이하다.
도 11을 참조하면, 하부 패드(120)의 하면(120B), 범프 패드(220)의 하면(220B), 및 몰딩 부재(300)의 하면(300B)이 구성하는 평탄면 상에 재배선 구조물(400)을 형성한다.
재배선 구조물(400)은 평탄면 상에 형성될 수 있다. 상기 재배선 구조물(400)은 재배선 절연층(410)에 2개 층으로 구성되는 재배선 도전층(420, 430)을 포함할 수 있다.
상기 재배선 도전층(420, 430)은 테이퍼진 사다리꼴 형태의 재배선 비아(421, 431) 및 상기 재배선 비아(421, 431)와 각각 접촉하는 재배선 라인(423)을 포함할 수 있다. 상기 재배선 비아(421, 431)의 제1 방향(X 방향)에 따른 폭은 반도체 칩(200)으로부터 제3 방향(Z 방향)으로 멀어질수록 넓어질 수 있다. 이는 재배선 구조물(400)을 형성하기 전, 반도체 칩(200)을 먼저 실장하는 칩 퍼스트 제조 방법에 따른 특징일 수 있다.
도 12를 참조하면, 캐리어 기판(CS, 도 11 참조)을 제거하고, 몰딩 부재(300)에 상부 패드(130)의 일부를 노출하는 개구부(300H)를 형성한다.
먼저, 캐리어 기판(CS, 도 11 참조)을 분리 및 제거하기 위하여 상기 캐리어 기판(CS, 도 11 참조)에 레이저를 조사할 수 있다. 일부 실시예들에서, 상기 레이저의 조사에 의하여 접착층(미도시)과 상기 캐리어 기판(CS, 도 11 참조) 사이의 결합력이 약화될 수 있다. 다음으로, 식각제를 이용하여 잔여 접착층을 제거할 수 있다. 상기 잔여 접착층의 제거는 습식 식각 또는 건식 식각에 의하여 수행될 수 있다. 다른 실시예들에서, 상기 레이저의 조사에 의하여 상기 접착층이 바로 제거될 수도 있다.
이어서, 재배선 구조물(400)이 아래를 향하도록 뒤집어, 몰딩 부재(300)에 상부 패드(130)의 일부를 노출하는 개구부(300H)를 형성한다. 상기 개구부(300H)는 사진 및 식각 공정으로 형성할 수 있다. 상기 사진 및 식각 공정은 통상의 기술에 해당하므로, 여기서는 상세한 설명을 생략하도록 한다.
상기 상부 패드(130)에서 몰딩 부재(300)에 형성된 개구부(300H)를 통하여 노출된 부분에는 표면 처리층(미도시)이 형성될 수 있다. 상기 표면 처리층은 예를 들어, 전해 도금 또는 무전해 도금으로 형성되는 금속층, OSP 층 등으로 형성될 수 있다.
다시 도 1을 함께 참조하면, 접속 패드(433)에 외부 접속 단자(500)를 부착한다. 상기 외부 접속 단자(500)는 솔더 볼 또는 솔더 범프일 수 있다. 일부 실시예들에서, 상기 외부 접속 단자(500)를 구성하는 물질은 주석(Sn)을 포함하는 무연 솔더가 사용될 수 있다. 상기 외부 접속 단자(500)는 접속 패드(433)를 통하여 재배선 구조물(400)에 전기적으로 연결될 수 있다.
이와 같은 제조 방법을 이용하여, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는, 팬-아웃 패널 레벨 패키지(FO-PLP)의 구조에서, 프레임 구조물(100)과 반도체 칩(200) 사이의 단차를 평탄화 공정으로 제거하여 신뢰성이 향상되고, 이로 인해 생산성 및 경제성이 향상되는 효과를 얻을 수 있다.
도 13은 본 발명의 기술적 사상의 실시예들에 따른 반도체 패키지의 구성을 개략적으로 나타내는 구성도이다.
도 13을 참조하면, 반도체 패키지(1000)는 마이크로 처리 유닛(1010), 메모리(1020), 인터페이스(1030), 그래픽 처리 유닛(1040), 기능 블록들(1050), 및 이를 연결하는 버스(1060)를 포함할 수 있다. 반도체 패키지(1000)는 마이크로 처리 유닛(1010) 및 그래픽 처리 유닛(1040)을 모두 포함할 수도 있고, 둘 중 하나만을 포함할 수도 있다.
상기 마이크로 처리 유닛(1010)은 코어(core) 및 캐시(cache)를 포함할 수 있다. 예를 들어, 상기 마이크로 처리 유닛(1010)은 멀티 코어를 포함할 수 있다. 멀티 코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한, 멀티 코어의 각 코어는 동시에 활성화되거나, 서로 활성화되는 시점을 달리할 수 있다.
상기 메모리(1020)는 상기 마이크로 처리 유닛(1010)의 제어에 의해 상기 기능 블록들(1050)에서 처리한 결과 등을 저장할 수 있다. 상기 인터페이스(1030)는 외부의 장치들과 정보나 신호를 주고 받을 수 있다. 상기 그래픽 처리 유닛(1040)은 그래픽 기능들을 수행할 수 있다. 예를 들어, 상기 그래픽 처리 유닛(1040)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다. 상기 기능 블록들(1050)은 다양한 기능들을 수행할 수 있다. 예를 들어, 상기 반도체 패키지(1000)가 모바일 장치에 사용되는 애플리케이션 프로세서인 경우, 상기 기능 블록들(1050) 중 일부는 통신 기능을 수행할 수 있다.
상기 반도체 패키지(1000)는 앞서 도 1 내지 도 3에서 설명된 반도체 패키지들(10, 20) 중 어느 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 1000: 반도체 패키지
100: 프레임 구조물 110: 코어부
120: 하부 패드 130: 상부 패드
140: 관통 비아 200: 반도체 칩
210: 반도체 기판 220: 범프 패드
300: 몰딩 부재 400: 재배선 구조물
500: 외부 접속 단자 600: 연결 구조물
700: 제2 재배선 구조물 800: 제2 반도체 칩
900: 제2 몰딩 부재

Claims (10)

  1. 코어부 및 상기 코어부의 하부에 배치되는 하부 패드를 구비하며, 상기 코어부를 관통하는 캐비티를 가지는 프레임 구조물;
    상기 캐비티에 배치되며, 범프 패드가 배치된 활성면 및 상기 활성면에 대향하는 비활성면을 가지는 반도체 칩;
    상기 프레임 구조물 및 상기 반도체 칩의 하부에 배치되며, 상기 하부 패드 및 상기 범프 패드와 연결되는 재배선 구조물; 및
    상기 프레임 구조물 및 상기 반도체 칩을 덮으며, 상기 캐비티를 채우는 몰딩 부재;를 포함하고,
    상기 몰딩 부재는 상기 프레임 구조물의 하면, 상기 반도체 칩의 상기 활성면, 상기 하부 패드, 및 상기 범프 패드를 둘러싸는,
    반도체 패키지.
  2. 제1항에 있어서,
    상기 반도체 칩은 상기 활성면과 상기 비활성면을 수직으로 연결하는 측면을 포함하고,
    상기 몰딩 부재는 상기 반도체 칩의 상기 활성면, 상기 비활성면, 및 상기 측면을 모두 둘러싸는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 하부 패드는 상기 코어부로부터 돌출되고,
    상기 범프 패드는 상기 활성면으로부터 돌출되고,
    상기 하부 패드의 하면, 상기 범프 패드의 하면, 및 상기 몰딩 부재의 하면은 동일 평면에 위치하는 것을 특징으로 하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 코어부의 하면 및 상기 활성면은 상기 재배선 구조물과 일정 거리만큼 이격되는 것을 특징으로 하는 반도체 패키지.
  5. 제3항에 있어서,
    상기 범프 패드의 하면은 평탄면인 것을 특징으로 하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 하부 패드의 하면의 표면 거칠기 및 상기 범프 패드의 하면의 표면 거칠기가 실질적으로 동일한 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 프레임 구조물은,
    상기 코어부의 상부에 배치되는 상부 패드; 및
    상기 상부 패드 및 상기 하부 패드를 연결하는 관통 비아;를 포함하고,
    상기 관통 비아는 중단 부분이 오목한 모래 시계 형상인 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 몰딩 부재는,
    상기 하부 패드의 사이 및 상기 범프 패드의 사이를 채우며, 상기 재배선 구조물의 상면과 맞닿는 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 활성면으로부터 상기 재배선 구조물의 상면까지 상기 범프 패드의 두께는 5㎛ 내지 20㎛인 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 재배선 구조물은,
    재배선 라인 및 상기 재배선 라인과 연결되는 재배선 비아;를 포함하고,
    상기 재배선 비아는 상기 반도체 칩에서 멀어질수록 폭이 넓어지는 테이퍼진(tapered) 형상을 가지는 것을 특징으로 하는 반도체 패키지.
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