KR20190011125A - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

Info

Publication number
KR20190011125A
KR20190011125A KR1020170093693A KR20170093693A KR20190011125A KR 20190011125 A KR20190011125 A KR 20190011125A KR 1020170093693 A KR1020170093693 A KR 1020170093693A KR 20170093693 A KR20170093693 A KR 20170093693A KR 20190011125 A KR20190011125 A KR 20190011125A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
passivation
contact plug
width
layer
Prior art date
Application number
KR1020170093693A
Other languages
English (en)
Other versions
KR102412613B1 (ko
Inventor
김종윤
이석현
민윤지
석경림
이석원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170093693A priority Critical patent/KR102412613B1/ko
Priority to US15/869,678 priority patent/US10622320B2/en
Publication of KR20190011125A publication Critical patent/KR20190011125A/ko
Priority to US16/819,851 priority patent/US11101231B2/en
Application granted granted Critical
Publication of KR102412613B1 publication Critical patent/KR102412613B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16112—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 기술적 사상에 따른 반도체 패키지는, 반도체 칩, 반도체 칩의 측면을 감싸는 몰딩부, 반도체 칩의 아래에 반도체 칩과 연결되고 반도체 칩에서 수직 방향으로 멀어질수록 폭이 좁아지는 컨택 플러그를 가지는 패시베이션, 및 패시베이션의 아래에 반도체 칩과 외부 접속 단자를 전기적으로 연결하는 재배선부를 포함하되, 재배선부는 상부에 컨택 플러그와 연결되는 상부 패드 및 상부 패드와 동일한 레벨에 위치하는 미세 패턴, 몸체부에 재배선 및 반도체 칩에서 수직 방향으로 멀어질수록 폭이 넓어지는 비아 플러그, 및 하부에 외부 접속 단자와 연결되고 외부로 노출되는 하부 패드를 포함한다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명의 기술적 사상은 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 재배선(redistribution layer)을 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 전자 제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 전자 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 전자 부품들의 소형화 및 경량화를 위하여 반도체 패키지의 전체적인 두께는 감소하는 추세이며, 메모리의 용량 증가에 대한 요구는 계속하여 늘어나고 있다. 한정적인 반도체 패키지의 구조 내에 반도체 칩을 효율적으로 배치하기 위해서 웨이퍼 레벨 패키지(Wafer Level Package)가 적용되고 있으며, 이로 인해 반도체 패키지의 전체적인 두께는 지속적으로 감소하는 추세이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 팬-아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FO-WLP)에 있어서, 미세 선폭을 가지는 재배선을 단차 없이 구현할 수 있는 반도체 패키지 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 실시예에 따른 반도체 패키지는, 반도체 칩; 상기 반도체 칩의 측면을 감싸는 몰딩부; 상기 반도체 칩의 아래에, 상기 반도체 칩과 연결되고 상기 반도체 칩에서 수직 방향으로 멀어질수록 폭이 좁아지는 컨택 플러그를 가지는 패시베이션; 및 상기 패시베이션의 아래에, 상기 반도체 칩과 외부 접속 단자를 전기적으로 연결하는 재배선부;를 포함하되, 상기 재배선부는 상부에 상기 컨택 플러그와 연결되는 상부 패드 및 상기 상부 패드와 동일한 레벨에 위치하는 미세 패턴; 몸체부에 재배선 및 상기 반도체 칩에서 수직 방향으로 멀어질수록 폭이 넓어지는 비아 플러그; 및 하부에 상기 외부 접속 단자와 연결되고 외부로 노출되는 하부 패드;를 포함한다.
본 발명의 기술적 사상의 실시예에 따른 반도체 패키지는, 반도체 칩; 상기 반도체 칩의 측면을 감싸는 몰딩부; 상기 반도체 칩의 아래에, 컨택 플러그를 가지는 패시베이션; 및 상기 패시베이션의 아래에, 복수의 단위 재배선층을 가지는 재배선부;를 포함하되, 상기 복수의 단위 재배선층은 각각 비아 플러그 및 재배선을 포함하고, 상기 복수의 단위 재배선층을 구성하는 단위 재배선층 중, 최상부에 배치된 단위 재배선층에 포함되는 재배선은 제1 폭을 가지고, 나머지 단위 재배선층들에 포함되는 재배선은 상기 제1 폭보다 큰 제2 폭을 가진다.
본 발명의 기술적 사상의 실시예에 따른 반도체 패키지는, 길이 방향으로 나란히 배열된 복수의 반도체 칩들; 상기 복수의 반도체 칩들의 측면을 감싸는 몰딩부; 상기 복수의 반도체 칩들 중 적어도 하나의 반도체 칩의 아래에, 역사다리꼴 수직 단면 형상의 제1 개구부를 가지는 패시베이션; 상기 제1 개구부를 채우는 컨택 플러그; 상기 패시베이션의 아래에, 정사다리꼴 수직 단면 형상의 제2 개구부를 가지는 절연부 및 상기 제2 개구부를 채우는 비아 플러그를 포함하는 재배선부;를 포함한다.
본 발명에서는 웨이퍼 레벨 패키지(Wafer Level Package)에 있어서, 반도체 칩과 가까운 곳에 위치하는 미세 선폭을 가지는 재배선을 지지 기판 상에 먼저 형성하고, 비아 플러그를 포함하는 재배선을 나중에 형성하기 때문에, 미세 선폭을 가지는 재배선을 단차 없이 구현할 수 있는 반도체 패키지 및 이의 제조 방법을 제공하는 것이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2 내지 도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 18은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 19는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 20은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 1을 참조하면, 적어도 하나의 반도체 칩(410)과 상기 반도체 칩(410)의 측면 및 상면을 감싸는 몰딩부(440), 상기 반도체 칩(410)의 접속 패드(420)와 직접 접촉하는 컨택 플러그(330)를 포함하는 패시베이션 패턴층(240P), 및 상기 반도체 칩(410)과 외부 접속 단자(310)를 전기적으로 연결하는 재배선부(200)를 포함하는 반도체 패키지(10)를 나타낸다.
반도체 패키지는, 반도체 칩의 소형화 또는 입/출력 단자의 개수가 증가할 경우, 입/출력 단자인 외부 접속 단자를 반도체 칩의 주면 내에서 모두 수용하는 것에는 한계가 있다. 따라서, 반도체 패키지에, 재배선부를 상기 반도체 칩의 외주면을 형성하는 몰딩부까지 확장하여 상기 외부 접속 단자를 포함하는, 팬-아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FO-WLP) 또는 팬-아웃 패널 레벨 패키지(Fan-Out Panel Level Package, FO-PLP) 구조가 적용되고 있다. 이하에서는, 팬-아웃 웨이퍼 레벨 패키지로 통칭하도록 한다.
본 발명의 기술적 사상에 따른 반도체 패키지(10)는 팬-아웃 웨이퍼 레벨 패키지 중에서도, 특히, 지지 기판 상에 재배선부를 먼저 형성하고, 형성된 재배선부 상에 반도체 칩을 나중에 실장하는 칩 라스트(Chip-Last) 제조 방법으로 구현될 수 있다.
종래 기술의 팬-아웃 웨이퍼 레벨 패키지 구조에서는, 재배선부 형성 공정을 진행 시, 먼저 형성된 하부 재배선의 요철 패턴의 영향으로 이를 감싸는 절연층에 단차가 발생할 수 있다. 이러한 단차로 인하여, 나중에 상부 재배선의 형성 공정을 진행 시, 노광 공정에서 불량을 유발할 수 있으며, 상부 재배선의 미세 선폭 구현이 불가능할 수도 있다. 또한, 비록 미세 선폭을 가지는 상부 재배선을 형성하여도, 상부 재배선의 단차로 인하여, 반도체 칩과의 본딩 불량을 유발할 수 있다. 특히, 반도체 패키지에서 재배선부를 구성하는 단위 재배선층이 점점 다층으로 형성될수록, 상기 불량은 더욱 심각할 수 있다.
따라서, 본 발명의 기술적 사상에 따른 반도체 패키지(10)는 이러한 불량을 해결하기 위하여, 재배선부(200)의 상부에 형성되는 상부 패드(211) 및 미세 패턴(212)을 지지 기판 상에 먼저 형성하는 제조 방법을 수행한다. 상기 제조 방법으로, 절연층의 단차 영향을 최소화하여 노광 공정에서 미세 패턴(212)의 불량을 줄일 수 있고, 반도체 칩(410)과 상부 패드(211)의 보다 안정적인 본딩이 가능한 구조를 제공할 수 있다.
상기 제조 방법으로 제조된 본 발명의 기술적 사상에 따른 반도체 패키지(10)는 다음과 같은 세 가지의 특징을 가질 수 있다.
첫째로, A 부분에서와 같이, 재배선부(200)의 상부에 형성된 상부 패드(211)의 상면 및 미세 패턴(212)의 상면은 실질적으로 동일 평면(coplanar)을 이룰 수 있다. 이는 지지 기판 상에 상기 상부 패드(211) 및 미세 패턴(212)을 먼저 형성하므로, 후속 공정에서 발생하는 단차 영향으로부터 자유로울 수 있기 때문이다.
둘째로, B 부분에서와 같이, 반도체 칩(410)에서 수직 방향으로 멀어질수록 폭이 넓어지는 정사다리꼴 수직 단면 형상의 제1 비아 플러그(215)를 포함할 수 있다. 재배선부(200)의 몸체부에 형성되는 제1 및 제2 비아 플러그(215, 225)를 상부 패드(211) 및 미세 패턴(212)보다 나중에 형성하고, 이렇게 형성된 재배선부(200)를 뒤집어 그 위에 반도체 칩(410)을 실장하는 것에 따른 현상이다.
셋째로, C 부분에서와 같이, 반도체 칩(410)과 연결되고 상기 반도체 칩(410)에서 수직 방향으로 멀어질수록 폭이 좁아지는 역사다리꼴 수직 단면 형상의 하부 컨택 플러그(331)를 가지는 컨택 플러그(330)를 포함할 수 있다. 이는 재배선부(200)의 상부에 형성된 상부 패드(211)와 직접 접촉하는 컨택 플러그(330)를 재배선부(200)를 뒤집어 나중에 형성하는 것에 따른 현상이다.
본 발명의 기술적 사상에 따른 반도체 패키지(10)의 재배선부(200)는, 상부에 컨택 플러그(330)와 연결되는 상부 패드(211) 및 상기 상부 패드(211)와 동일한 레벨에 위치하는 미세 패턴(212)을 포함하고, 몸체부에 제2 재배선(221) 및 반도체 칩(410)에서 수직 방향으로 멀어질수록 폭이 넓어지는 제1 및 제2 비아 플러그(215, 225)를 포함하고, 하부에 외부 접속 단자(310)와 연결되고 외부로 노출되는 하부 패드(231)를 포함한다.
이하에서, 상기 반도체 패키지(10)의 제조 방법에 대하여 자세히 설명하도록 한다.
도 2 내지 도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2를 참조하면, 지지 기판(110)이 제공된다. 상기 지지 기판(110)은 반도체 패키지(10, 도 1 참조)를 형성함에 있어서, 각종 물질층들을 지지하기 위한 목적으로 이용될 수 있으며, 필요에 따라 추후 반도체 패키지(10)로부터 제거될 수 있다.
상기 지지 기판(110)은 절연층 및 도전층을 지지할 수 있고, 베이킹 공정과 식각 공정 등에 대하여 안정성을 갖는 임의의 물질로 이루어질 수 있다. 일부 실시예들에서, 추후 지지 기판(110)을 레이저 어블레이션(laser ablation)에 의하여 분리 및 제거하고자 하는 경우에는 투광성 기판일 수 있다. 다른 실시예들에서, 추후 지지 기판(110)을 가열에 의하여 분리 및 제거하고자 하는 경우에는 내열성 기판일 수 있다.
일부 실시예들에서, 상기 지지 기판(110)은 유리 기판일 수 있다. 다른 실시예들에서, 상기 지지 기판(110)은 폴리이미드(polyimide), 폴리에테르에테르케톤(polyetheretherketone), 폴리에테르술폰(polyethersulfone), 폴리페닐렌 설파이드(polyphenylene sulfide) 등과 같은 내열성 유기 고분자 물질로 이루어질 수 있지만, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 지지 기판(110) 상에는 레이저 반응층(미도시)이 제공될 수 있다. 상기 레이저 반응층은 추후 레이저의 조사에 반응하여 기화됨으로써 상기 지지 기판(110)이 분리 가능하도록 할 수 있다. 상기 레이저 반응층은 탄소계 물질층일 수 있다. 예를 들면, 상기 레이저 반응층은 비결정질 탄소막(amorphous carbon layer) 또는 탄소 함량이 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체로 이루어지는 스핀-온 하드마스크(spin-on hardmask)일 수 있다. 다른 실시예들에서, 상기 레이저 반응층은 형성되지 않을 수 있다.
이어서, 상기 레이저 반응층 상에는 보호층(미도시)이 더 형성될 수 있다. 상기 보호층은 추후 공정에서 부가되는 각종 물질층과 상기 레이저 반응층 사이의 물질 확산에 따른 오염을 방지하는 역할을 수행할 수 있다. 또, 상기 보호막은 상기 지지 기판(110) 분리 시, 조사되는 레이저에 의하여 추후 공정에서 부가되는 각종 물질층이 영향을 받는 것을 방지하는 역할을 수행할 수 있다. 다른 실시예들에서, 상기 보호층은 형성되지 않을 수 있다.
설명의 편의를 위하여, 지지 기판(110) 상에 상기 레이저 반응층 및 상기 보호층이 형성되어 있음을 가정하고 기술하도록 한다.
지지 기판(110) 상에 상부 패드(211) 및 미세 패턴(212)을 형성한다. 상기 상부 패드(211) 및 미세 패턴(212)은, 지지 기판(110) 상에 제1 도전층을 형성한 후, 상기 제1 도전층을 패터닝하여 형성할 수 있다.
먼저, 상기 제1 도전층은 도금 공정 또는 물리적 기상 증착 공정으로 형성될 수 있다. 상기 제1 도전층은 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 티타늄(Ti), 또는 팔라듐(Pd)으로 형성되거나, 이들의 합금으로 형성될 수 있다.
이 후, 노광 공정 및 식각 공정을 이용하여, 상기 제1 도전층을 패터닝하여 상부 패드(211) 및 미세 패턴(212)을 형성한다. 상기 상부 패드(211) 및 미세 패턴(212)은, 지지 기판(110) 상에 이미 형성된 평탄막들, 예를 들어, 상기 레이저 반응층 및 상기 보호층 상에 형성되므로, 각각의 상면이 실질적으로 동일 평면을 이루도록 형성될 수 있다. 이하, 상기 상부 패드(211) 및 미세 패턴(212)은 재배선부(200, 도 1 참조)를 구성하는 재배선 중 가장 먼저 형성된 재배선이므로, 제1 재배선으로 지칭할 수 있다.
도 3을 참조하면, 도 2의 A 부분을 상면에서 바라본 모습을 나타낸다. 달리 말하면, A-A 선을 따라 절단한 단면이 도 2의 A 부분을 나타낸다.
미세 패턴(212)은 상부 패드(211)와 전기적으로 연결되고, 상부 패드(211)와 동일 물질로 이루어진 도전성 구조물일 수 있다.
상기 미세 패턴(212)은 재배선부(200, 도 1 참조)에서 형성되는 다른 재배선들에 비하여 가장 작은 선폭(212W)을 가질 수 있다. 상기 미세 패턴(212)은 복수이며, 복수의 미세 패턴(212) 중 일부는, 이웃하는 두 개의 상부 패드(211)들의 사이에 하나 이상 존재하도록 형성될 수 있다. 즉, 상기 미세 패턴(212)의 선폭(212W)은 이웃하는 상기 상부 패드(211)들 사이의 간격보다 작을 수 있다. 다른 실시예에서, 일부의 상기 상부 패드(211)는 상기 미세 패턴(212)과 전기적으로 연결되지 않을 수 있다.
도 4를 참조하면, 지지 기판(110) 상에 상부 패드(211) 및 미세 패턴(212)의 주변을 채우고, 상기 상부 패드(211) 및 미세 패턴(212)의 상면을 모두 덮는 제1 절연층(213)을 형성한다. 상기 제1 절연층(213)은 실리콘 옥사이드와 같은 산화물, 실리콘 나이트라이드와 같은 질화물, 또는 PID(photo imagable dielectric)와 같은 감광성 절연막으로 이루어질 수 있다.
포토 마스크 패턴(PM)은 상기 제1 절연층(213) 상에 형성될 수 있다. 상기 제1 절연층(213) 상에 포토레지스트를 코팅한 후, 상기 포토레지스트를 노광 및 현상하면, 도시된 것처럼 포토레지스트의 일부만이 남고 나머지는 제거되어 포토 마스크 패턴(PM)이 형성된다.
상기 포토 마스크 패턴(PM)은 일정한 규칙을 가지고 배열된 패턴이거나, 불규칙적으로 배열된 패턴일 수 있다. 또한, 상기 포토 마스크 패턴(PM)의 두께 및 폭을 조절하여 후속 공정에서, 제1 절연 패턴층(213P, 도 5 참조)에 포함되는 제1 비아 홀(213H, 도 5 참조)의 형상에 영향을 미칠 수 있다.
도 5를 참조하면, 포토 마스크 패턴(PM, 도 4 참조)을 식각 마스크로 이용하여, 제1 절연층(213, 도 4 참조)의 일부를 식각하고, 상기 포토 마스크 패턴을 애싱 및 스트립 공정으로 제거한다.
상기 식각은 건식 식각일 수 있다. 상기 건식 식각을 통해, 복수의 제1 비아 홀(213H)을 포함하는 제1 절연 패턴층(213P)을 형성한다. 식각 공정의 특성상, 상기 제1 비아 홀(213H)은 수직 측벽이 아닌 아래로 갈수록 폭이 좁아지는 테이퍼진(tapered) 측벽을 가질 수 있다.
다른 실시예들에서, 상기 제1 비아 홀(213H)은 지지 기판(110)의 상면에 실질적으로 수직인 측벽을 가질 수 있다. 이 경우, 상기 제1 비아 홀(213H)은 직사각형 단면 형상을 가질 수 있다.
상기 제1 비아 홀(213H)은 상부 패드(211)를 부분적으로 노출시킨다. 또한, 상기 상부 패드(211)의 노출된 부분을 상면에서 보면 원 형상일 수 있다. 즉, 상기 제1 절연 패턴층(213P)은 원기둥 형상의 복수의 제1 비아 홀(213H)들을 포함할 수 있다.
도 6을 참조하면, 제1 비아 홀(213H)에 제1 비아 플러그(215)를 형성하고, 상기 제1 비아 플러그(215)의 위에 제2 재배선(221)을 형성하는 공정을 나타낸다.
도전성 물질로 상기 제1 비아 홀(213H)의 내부를 매립할 수 있다. 상기 도전성 물질의 매립은 다양한 방식으로 수행될 수 있으며, 예를 들어, 전해 도금 공정, 무전해 도금 공정, 물리 기상 증착 공정, 화학 기상 증착 공정 등에 의하여 수행될 수 있다.
제1 비아 플러그(215)는 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 티타늄(Ti) 또는 팔라듐(Pd)으로 형성되거나, 이들의 합금으로 형성될 수 있다. 일부 실시예들에서, 상기 제1 비아 플러그(215)는 도금 공정으로 형성될 수 있으며, 시드층 상에 금속이 도금될 수 있다. 상기 제1 비아 플러그(215)와 상기 시드층은 동일한 금속으로 형성될 수 있으며, 예를 들어, 구리(Cu)일 수 있다.
상기 제1 비아 플러그(215)의 상면 및 상기 제1 절연 패턴층(213P)의 상면에 제2 도전층이 형성될 수 있다. 상기 제2 도전층은 상기 제1 비아 플러그(215)와 동일한 금속으로 형성될 수 있다. 상기 제2 도전층은 전기 도금으로 형성될 수 있다. 노광 공정 및 식각 공정을 이용하여, 상기 제2 도전층을 패터닝하여 제2 재배선(221)을 형성한다.
일부 실시예들에서, 상기 제1 비아 플러그(215) 및 상기 제2 재배선(221)은 다마신(damascene) 공정을 통하여 동시에 형성될 수 있다. 다른 실시예들에서, 상기 제2 재배선(221)은 리프트 오프(lift-off) 공정을 통하여 형성될 수 있다. 다마신 공정 및 리프트 오프 공정은 널리 알려진 바와 동일하므로 여기서는 자세한 설명을 생략하도록 한다.
이로써, 제1 단위 재배선층(210)을 구성하는 제1 재배선 - 상부 패드(211) 및 미세 패턴(212), 제1 비아 플러그(215), 및 제1 절연 패턴층(213P)을 모두 형성할 수 있다.
도 7을 참조하면, 도 6의 B 부분을 확대한 모습을 나타낸다.
제1 비아 플러그(215)는 제1 비아 홀(213H)을 채우므로, 상기 제1 비아 플러그(215)는 상기 제1 비아 홀(213H)과 동일하게 상면의 폭이 하면의 폭보다 큰 단면 형상을 가질 수 있다.
도 7의 (a)를 살펴보면, 상부 패드(211), 다시 말해, 제1 재배선과 접하는 제1 비아 플러그(215)의 하면의 폭(215B)은 제2 재배선(221)과 접하는 제1 비아 플러그(215)의 상면의 폭(215T)보다 좁을 수 있다. 상기 제1 비아 플러그(215)는 상기 제1 비아 홀(213H)을 모두 채울 수 있다. 즉, 상기 제1 비아 플러그(215)의 상면은 평탄면일 수 있다.
도 7의 (b)를 살펴보면, 상부 패드(211), 다시 말해, 제1 재배선과 접하는 제1 비아 플러그(215')의 하면의 폭(215'B)은 제2 재배선(221')과 접하는 제1 비아 플러그(215')의 상면의 폭(215'T)보다 좁을 수 있다. 상기 제1 비아 플러그(215')는 상기 제1 비아 홀(213H)의 측벽을 따라 형성될 수 있다. 즉, 제1 상기 비아 플러그(215')의 중심부에 소정의 깊이로 리세스가 형성될 수 있다. 이는 상기 제2 도전층을 형성하는 제조 방법에 따른 차이일 수 있다.
도 8을 참조하면, 제1 절연 패턴층(213P) 상에 제2 재배선(221)의 주변을 채우고, 상기 제2 재배선(221)의 상면을 모두 덮는 제2 절연층(223)을 형성한다.
상기 제2 절연층(223)은 실리콘 옥사이드와 같은 산화물, 실리콘 나이트라이드와 같은 질화물, 또는 PID(photo imagable dielectric)와 같은 감광성 절연막으로 이루어질 수 있다.
일부 실시예들에서, 상기 제2 절연층(223)은 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다. 상기 실리콘 계열의 절연막은 절연 성능이 우수하고, 하층의 형상을 반영하여 형성되는 특징을 가진다. 따라서, 상기 제2 재배선(221)의 형상에 따라, 상기 제2 절연층(223)은 요철 구조의 프로파일을 가질 수 있다. 상기 제2 절연층(223)의 프로파일은 상기 제2 재배선(221)의 프로파일과 실질적으로 동일하게 형성되거나, 개략적으로 비슷한 형상으로 형성될 수 있다. 상기 제2 절연층(223)의 형상은 사용되는 물질, 공정 조건, 및 후속 처리 과정 등에 따라 달라질 수 있다.
다른 실시예들에서, 상기 제2 절연층(223)은 감광성 절연막으로 형성될 수 있다. 상기 감광성 절연막은 하층의 형상을 반영하지 않고 평탄한 상면을 가지도록 형성되는 특징을 가진다. 따라서, 상기 제2 재배선(221)의 형상에 관계없이, 상기 제2 절연층(223)은 편평한 프로파일을 가질 수 있다.
설명의 편의를 위하여, 상기 제2 절연층(223)을 평탄면으로 도시하였다.
도 9를 참조하면, 포토 마스크 패턴(미도시)을 식각 마스크로 이용하여, 제2 절연층(223, 도 8 참조)의 일부를 식각하고, 상기 포토 마스크 패턴을 애싱 및 스트립 공정으로 제거한다.
상기 식각은 건식 식각일 수 있다. 상기 건식 식각을 통해, 복수의 제2 비아 홀(223H)을 포함하는 제2 절연 패턴층(223P)을 형성한다. 식각 공정의 특성상, 상기 제2 비아 홀(223H)은 수직 측벽이 아닌 아래로 갈수록 폭이 좁아지는 테이퍼진 측벽을 가질 수 있다.
다른 실시예들에서, 상기 제2 비아 홀(223H)은 지지 기판(110)의 상면에 실질적으로 수직인 측벽을 가질 수 있다. 이 경우, 상기 제2 비아 홀(223H)은 직사각형 단면 형상을 가질 수 있다.
상기 제2 비아 홀(223H)은 제2 재배선(221)을 부분적으로 노출시킨다. 또한, 상기 제2 재배선(221)의 노출된 부분을 상면에서 보면 원 형상일 수 있다. 즉, 상기 제2 절연 패턴층(223P)은 원기둥 형상의 복수의 제2 비아 홀(223H)들을 포함할 수 있다.
도 10을 참조하면, 제2 비아 홀(223H)에 제2 비아 플러그(225)를 형성하고, 상기 제2 비아 플러그(225)의 위에 하부 패드(231)를 형성하는 공정을 나타낸다.
도전성 물질로 상기 제2 비아 홀(223H)의 내부를 매립할 수 있다. 상기 도전성 물질의 매립은 다양한 방식으로 수행될 수 있으며, 예를 들어, 전해 도금 공정, 무전해 도금 공정, 물리 기상 증착 공정, 화학 기상 증착 공정 등에 의하여 수행될 수 있다.
제2 비아 플러그(225)는 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 티타늄(Ti) 또는 팔라듐(Pd)으로 형성되거나, 이들의 합금으로 형성될 수 있다. 일부 실시예들에서, 상기 제2 비아 플러그(225)는 도금 공정으로 형성될 수 있으며, 시드층 상에 금속이 도금될 수 있다. 상기 제2 비아 플러그(225)와 상기 시드층은 동일한 금속으로 형성될 수 있으며, 예를 들어, 구리(Cu)일 수 있다.
상기 제2 비아 플러그(225)의 상면 및 상기 제2 절연 패턴층(223P)의 상면에 제3 도전층이 형성될 수 있다. 상기 제3 도전층은 상기 제2 비아 플러그(225)와 동일한 금속으로 형성될 수 있다. 상기 제3 도전층은 전기 도금으로 형성될 수 있다. 노광 공정 및 식각 공정을 이용하여, 상기 제3 도전층을 패터닝하여 하부 패드(231)를 형성한다.
이로써, 제2 단위 재배선층(220)을 구성하는 제2 재배선(221), 제2 비아 플러그(225), 및 제2 절연 패턴층(223P)을 모두 형성할 수 있다.
여기서는, 제1 및 제2 단위 재배선층(210, 220)을 형성하는 공정을 설명하였으나, 이에 한정되는 것은 아니고, 3개 이상의 단위 재배선층으로 구성될 수도 있음은 물론이다.
도 11을 참조하면, 하부 패드(231) 상에 외부 접속 단자(310)를 형성하는 모습을 나타낸다.
일부 실시예들에서, 상기 외부 접속 단자(310)는 솔더볼로 형성될 수 있다. 상기 솔더볼은 구형으로 형성되어, 상기 하부 패드(231)의 각각이 상면에 부착될 수 있다. 다른 실시예들에서, 상기 외부 접속 단자(310)는, 상기 하부 패드(231) 상에 솔더층을 형성하고, 리플로우 공정에 의하여 상기 솔더층이 녹아, 리플로우 솔더층으로 형성될 수 있다.
상기 하부 패드(231)의 측면은 상기 절연 물질로 덮이지 않을 수 있다. 즉, 상기 하부 패드(231)의 하면은 제2 절연 패턴층(223P)과 접하고, 측면은 외부에 노출되고, 상면은 외부 접속 단자(310)와 접할 수 있다. 다시 말하면, 상기 하부 패드(231)는 절연 물질인 상기 제2 절연 패턴층(223P)으로부터 돌출될 수 있다.
도 12를 참조하면, 하부 패드(231) 및 외부 접속 단자(310)를 캡핑하는 캡핑 부재(320) 및 지지 기판(110)과 대향하도록 캡핑 부재(320) 상에 캐리어 기판(120)을 부착할 수 있다.
지지 기판(110)을 제거하고, 반도체 칩(410, 도 15 참조)을 실장하는 등의 후속 공정을 수행하기 위하여, 캐리어 기판(120)을 부착할 수 있다. 캐리어 기판(120)은 예를 들어, 유리, 실리콘, 또는 알루미늄 산화물을 포함할 수 있다. 캐리어 기판(120)의 부착을 용이하게 하기 위하여, 캐리어 기판(120)과 캡핑 부재(320)의 사이에 접착층(미도시)이 형성될 수 있다. 접착층은 소정의 압력에서 용이하게 변형이 가능한 액체 형태 또는 젤 형태일 수 있다.
일부 실시예들에서, 상기 캐리어 기판(120)과 상기 캡핑 부재(320)가 결합된 형태의 결합 구조물을 먼저 준비하고, 상기 결합 구조물을 하부 패드(231) 및 외부 접속 단자(310)가 형성된 부분에 압력을 가하여 부착할 수 있다.
도 13을 참조하면, 지지 기판(110, 도 12 참조)을 분리하여 제거하기 위하여 상기 지지 기판에 레이저를 조사할 수 있다. 상기 레이저의 조사에 의하여 레이저 반응층(미도시)과 상기 지지 기판 사이의 결합력이 약화될 수 있다. 일부 실시예들에서, 상기 레이저의 조사에 의하여 상기 레이저 반응층이 제거될 수 있다.
이 후, 식각제를 이용하여 잔여 레이저 반응층 및 보호막(미도시)을 제거할 수 있다. 상기 잔여 레이저 반응층 및 상기 보호막의 제거는 습식 식각 또는 건식 식각에 의하여 수행될 수 있다.
이 후, 캐리어 기판(120)이 아래에 위치하도록, 캐리어 기판(120)을 뒤집어 후속 공정을 진행할 수 있다. 상기 상부 패드(211) 및 미세 패턴(212) 상에 패시베이션 패턴층(240P, 도 14 참조)을 형성하기 위하여 우선 패시베이션층(240)을 형성할 수 있다. 상기 패시베이션층(240)은 유기 화합물로 구성된 물질막일 수 있다. 일부 실시예들에서, 상기 패시베이션층(240)은 유기 고분자 물질로 구성된 물질막일 수 있다. 일부 실시예들에서, 상기 패시베이션층(240)은 폴리머 물질을 포함할 수 있다. 다른 실시예들에서, 상기 패시베이션층(240)은 감광성 폴리이미드(photosensitive polyimide, PSPI) 수지를 포함할 수 있다.
일부 실시예들에서, 상기 패시베이션층(240)은 스핀 코팅 및 소프트 베이킹에 의하여 형성될 수 있다. 상기 소프트 베이킹은 예를 들면, 약 10초 내지 약 5분 동안 약 150℃ 내지 약 350℃의 온도로 가열하면서 수행될 수 있지만 여기에 한정되는 것은 아니다.
도 14를 참조하면, 패시베이션층(240, 도 13 참조)에 노광 공정 및 현상 공정을 수행하여, 복수의 컨택 홀(240H)을 포함하는 패시베이션 패턴층(240P)을 형성할 수 있다.
일부 실시예들에서, 상기 패시베이션층이 네거티브 감광성을 갖는 폴리머 물질을 포함하는 경우, 제거되는 부분이 차광되고, 잔존하는 부분이 노광된다. 다른 실시예들에서, 상기 패시베이션층이 포지티브 감광성을 갖는 폴리머 물질을 포함하는 경우, 제거되는 부분이 노광되고, 잔존하는 부분이 차광된다.
상기 노광 공정 및 현상 공정을 통해, 복수의 컨택 홀(240H)을 포함하는 패시베이션 패턴층(240P)을 형성한다. 노광 공정 및 현상 공정의 특성상, 상기 컨택 홀(240H)은 수직 측벽이 아닌 아래로 갈수록 폭이 좁아지는 테이퍼진 측벽을 가질 수 있다.
다른 실시예들에서, 상기 컨택 홀(240H)은 실질적으로 수직인 측벽을 가질 수도 있다. 이 경우, 상기 컨택 홀(240H)은 직사각형 단면 형상을 가질 수도 있다. 상기 컨택 홀(240H)에 의하여 상기 상부 패드(211)의 상면의 일부가 노출될 수 있다.
도 15를 참조하면, 노출된 상부 패드(211)와 전기적으로 연결되는 컨택 플러그(330)가 형성될 수 있고, 상기 컨택 플러그(330) 상에 반도체 칩(410)이 부착될 수 있다.
상기 반도체 칩(410)은 접속 패드(420)를 포함할 수 있다. 상기 반도체 칩(410)은 다이싱되어 개별화된 반도체 다이일 수도 있고, 반도체 다이가 몰딩된 서브-패키지일 수도 있다. 상기 반도체 칩(410)은 상기 접속 패드(420)를 통하여 상기 컨택 플러그(330)와 접촉될 수 있다. 상기 컨택 플러그(330)는, 예를 들어, 주석계 솔더 물질일 수 있다.
상기 컨택 플러그(330)를 형성하기 위하여는 솔더층에 열처리를 하여 리플로우 공정을 수행할 수 있다. 리플로우 공정은 약 220℃ 내지 약 260℃의 온도 범위에서 수행될 수 있다. 리플로우 공정에 의하여 상기 솔더층이 녹아, 상부 컨택 플러그(333)가 형성될 수 있다. 상기 솔더층은 녹은 후 붕괴되지 않고 표면 장력에 의하여 하부 컨택 플러그(331) 상에 상부 컨택 플러그(333)을 형성할 수 있다.
반도체 칩(410)은 접속 패드(420)가 형성된 주면이 아래를 향하도록 실장되어, 반도체 칩(410)의 주면이 캐리어 기판(120)의 상면과 정렬할 수 있다.
일부 실시예들에서, 반도체 칩(410)은 로직 칩 또는 메모리 칩일 수 있다. 상기 로직 칩은, 예를 들어, 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다. 또한, 상기 메모리 칩은, 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static RAM)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change RAM), MRAM(Magnetoresistive RAM), FeRAM(Ferroelectric RAM) 또는 RRAM(Resistive RAM)과 같은 비휘발성 메모리 칩일 수 있다. 일부 실시예들에서, 상기 반도체 칩(410)은 HBM(High Bandwidth Memory) DRAM일 수 있다. 다른 실시예들에서, 반도체 칩(410)은 인터포저 또는 컨트롤러일 수 있다.
컨택 플러그(330)와 반도체 칩(410)의 전기적 연결 과정에서 컨택 플러그(330)와 반도체 칩(410) 사이에는 틈이 형성될 수 있다. 이러한 틈은 반도체 칩(410)과 컨택 플러그(330)의 접속 신뢰성에 문제를 야기할 수 있으므로, 접속을 보강하기 위해 언더필(430)을 주입하고 경화할 수 있다.
상기 언더필(430)에 의해 반도체 칩(410)은 컨택 플러그(330) 상에 더욱 안정적으로 고정되며, 반도체 칩(410)과 컨택 플러그(330) 사이의 열팽창 계수 차이에도 불구하고, 반도체 칩(410)과 컨택 플러그(330)는 전기적으로 분리되지 않는다. 물론, 경우에 따라 몰딩부(440, 도 17 참조)가 반도체 칩(410)과 컨택 플러그(330) 사이의 틈으로 직접 충진될 수 있고, 이 경우, 언더필(430)은 필요하지 않을 수 있다.
도시되지는 않았지만, 다른 실시예들에서, 상기 반도체 칩(410)들 중 적어도 하나의 반도체 칩은 상기 접속 패드(420)가 형성된 주면이 위를 향하도록 실장되고, 본딩 와이어를 통하여 재배선부(200)와 전기적으로 연결될 수도 있다.
도 16을 참조하면, 도 15의 C 부분을 확대한 모습을 나타낸다.
컨택 플러그(330) 중 하부 컨택 플러그(331)는 컨택 홀(240H)을 채우므로, 상기 하부 컨택 플러그(330)는 상기 컨택 홀(240H)과 동일하게 반도체 칩(410)에서 수직 방향으로 멀어질수록 폭이 좁아지는 단면 형상을 가질 수 있다.
상부 패드(211), 다시 말해, 제1 재배선과 접하는 하부 컨택 플러그(331)의 하면의 폭(331B)은 상부 컨택 플러그(333)와 접하는 상면의 폭(331T)보다 좁다. 상기 하부 컨택 플러그(331)는 상기 컨택 홀(240H)을 모두 채울 수 있다.
도 17을 참조하면, 반도체 칩(410)의 측면 및 상면을 감싸는 몰딩부(440)를 형성한 모습을 나타낸다.
상기 몰딩부(440)는 반도체 칩(410)을 충격 등과 같은 외부 영향으로부터 보호하는 역할을 수행할 수 있다. 이러한 역할을 수행하기 위하여, 몰딩부(440)는 에폭시 몰드 컴파운드(epoxy mold compound, EMC) 또는 레진(resin) 등으로 이루어질 수 있다. 또한, 몰딩부(440)는 컴프레션 몰딩(compression molding), 라미네이션(lamination), 또는 스크린 프린팅(screen printing) 등의 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 몰딩부(440)는 반도체 칩(410)의 상면을 외부로 노출시킬 수 있도록 상기 반도체 칩(410)의 측면을 감쌀 수도 있다.
이 후, 캡핑 부재(320) 및 캐리어 기판(120)을 제거하여 반도체 패키지(10, 도 1 참조)를 제조할 수 있다. 캐리어 기판(120)을 분리하여 제거하기 위하여, 상기 캐리어 기판(120)에 레이저를 조사할 수 있다. 상기 레이저의 조사에 의하여 캡핑 부재(320)와 상기 캐리어 기판(120) 사이의 결합력이 약화될 수 있다.
이 후, 식각제를 이용하여 잔여 캡핑 부재(320)를 제거할 수 있다. 상기 캡핑 부재(320)의 제거는 습식 식각 또는 건식 식각에 의하여 수행될 수 있다.
도 18은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 18을 참조하면, 하나의 반도체 칩(410)과 상기 반도체 칩(410)의 측면을 감싸는 몰딩부(440), 상기 반도체 칩(410)의 접속 패드(420)와 전기적으로 연결되는 컨택 플러그(330)를 가지는 패시베이션 패턴층(240P), 및 상기 반도체 칩(410)과 외부 접속 단자(310)를 전기적으로 연결하는 재배선부(200)를 포함하는 반도체 패키지(20)를 나타낸다.
반도체 패키지(20)는 실장되는 반도체 칩(410)의 개수가 단수인 것과 몰딩부(440)의 형상을 제외하고는, 도 1에 도시된 반도체 패키지(10)와 실질적으로 동일하다. 따라서, 여기서는 설명의 간략화를 위하여 이미 설명한 내용은 생략한다.
반도체 패키지(20)에, 재배선부(200)를 상기 반도체 칩(410)의 외주면을 형성하는 몰딩부(440)까지 확장하여 상기 외부 접속 단자(310)를 포함하는, 팬-아웃 웨이퍼 레벨 패키지 구조가 적용되고 있다. 즉, 상기 반도체 칩(410)의 폭(410W)은 상기 몰딩부의 폭(440W)보다 작다. 이는 단면도에서 나타나는 모습이고, 상기 반도체 패키지(20)를 상면에서 보았을 때, 상기 몰딩부(440)의 면적은 상기 반도체 칩(410)의 면적보다 넓고, 상기 몰딩부(440)의 면적은 상기 재배선부(200)의 면적과 실질적으로 동일할 수 있다. 상기 몰딩부(440)의 상면은 상기 반도체 칩(410)의 상면과 실질적으로 동일한 레벨일 수 있다. 즉, 상기 몰딩부(440)는 반도체 칩(410)의 상면을 외부로 노출시킬 수 있다.
도 19는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 19를 참조하면, 반도체 패키지(30)는 반도체 칩(410)의 양 측면에 관통 전극(510)을 포함할 수 있고, 상기 관통 전극(510)은 도전성 물질로 형성되어 재배선부(200)의 노출된 상부 패드(211)에 전기적으로 연결될 수 있다.
반도체 패키지(30)에 형성되는 관통 전극(510)을 제외하고는 도 1에 도시된 반도체 패키지(10)와 실질적으로 동일하다. 따라서, 여기서는 설명의 간략화를 위하여 이미 설명한 내용은 생략한다.
몰딩부(440)에 의하여, 반도체 칩(410)의 측면 및 상면이 덮이고, 관통 전극(510)의 측면은 덮이고 상면은 노출된다. 일부 실시예들에서, 상기 몰딩부(440)는 반도체 칩(410) 및 관통 전극(510)을 모두 덮도록 형성된 후, 상기 관통 전극(510)의 상면이 외부로 노출되도록 그라인딩 될 수 있다. 다른 실시예들에서, 상기 몰딩부(440)는 반도체 칩(410)을 모두 덮도록 형성된 후, 노광 공정 및 식각 공정을 통하여 상기 몰딩부(440)에 관통 홀을 형성한 후, 상기 관통 홀을 채우는 관통 전극(510)을 형성할 수 있다.
상기 관통 전극(510)을 통하여 또 다른 반도체 패키지와 전기적으로 연결될 수 있다. 즉, 상기 반도체 패키지(30) 상에 또 다른 반도체 패키지를 적층하여 구성할 수 있다.
도 20은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
도 20을 참조하면, 반도체 패키지(1000)는 마이크로 처리 유닛(1010), 메모리(1020), 인터페이스(1030), 그래픽 처리 유닛(1040), 기능 블록들(1050) 및 이를 연결하는 버스(1060)를 포함할 수 있다. 반도체 패키지(1000)는 마이크로 처리 유닛(1010) 및 그래픽 처리 유닛(1040)을 모두 포함할 수도 있고, 둘 중 하나만을 포함할 수도 있다.
상기 마이크로 처리 유닛(1010)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 상기 마이크로 처리 유닛(1010)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한, 멀티-코어의 각 코어는 동시에 활성화되거나, 서로 활성화되는 시점을 달리할 수 있다.
상기 메모리(1020)는 상기 마이크로 처리 유닛(1010)의 제어에 의해 상기 기능 블록들(1050)에서 처리한 결과 등을 저장할 수 있다. 상기 인터페이스(1030)는 외부의 장치들과 정보나 신호를 주고 받을 수 있다. 상기 그래픽 처리 유닛(1040)은 그래픽 기능들을 수행할 수 있다. 예를 들면, 상기 그래픽 처리 유닛(1040)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다. 상기 기능 블록들(1050)은 다양한 기능들을 수행할 수 있다. 예를 들어, 상기 반도체 패키지(1000)가 모바일 장치에 사용되는 AP인 경우, 상기 기능 블록들(1050) 중 일부는 통신 기능을 수행할 수 있다.
상기 반도체 패키지(1000)는 도 1, 도 18, 및 도 19에서 설명된 반도체 패키지(10, 20, 30) 중 어느 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30: 반도체 패키지
110: 지지 기판
200: 재배선부
211: 상부 패드
231: 하부 패드
310: 외부 접속 단자
410: 반도체 칩
440: 몰딩부

Claims (10)

  1. 반도체 칩;
    상기 반도체 칩의 측면을 감싸는 몰딩부;
    상기 반도체 칩의 아래에, 상기 반도체 칩과 연결되고 상기 반도체 칩에서 수직 방향으로 멀어질수록 폭이 좁아지는 컨택 플러그를 가지는 패시베이션; 및
    상기 패시베이션의 아래에, 상기 반도체 칩과 외부 접속 단자를 전기적으로 연결하는 재배선부;를 포함하되,
    상기 재배선부는,
    상부에 상기 컨택 플러그와 연결되는 상부 패드 및 상기 상부 패드와 동일한 레벨에 위치하는 미세 패턴;
    몸체부에 재배선 및 상기 반도체 칩에서 수직 방향으로 멀어질수록 폭이 넓어지는 비아 플러그; 및
    하부에 상기 외부 접속 단자와 연결되고 외부로 노출되는 하부 패드;를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 미세 패턴은 복수이며, 복수의 미세 패턴 중 일부는 이웃하는 두 개의 상기 상부 패드의 사이에 위치하고,
    상기 미세 패턴의 각각의 폭은 상기 재배선의 폭보다 작은 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 재배선부는 절연부를 더 포함하고,
    상기 절연부는 상기 패시베이션과 서로 다른 물질로 구성되는 것을 특징으로 하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 컨택 플러그의 측면은 상기 패시베이션으로 덮이고,
    상기 상부 패드의 측면은 상기 절연부로 덮이고,
    상기 하부 패드의 측면은 상기 절연부로 덮이지 않는 것을 특징으로 하는 반도체 패키지.
  5. 제3항에 있어서,
    상기 상부 패드의 상면, 상기 미세 패턴의 상면, 및 상기 절연부의 상면은 실질적으로 동일 평면(coplanar)을 이루는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 컨택 플러그의 수직 단면 및 상기 비아 플러그의 수직 단면은
    서로 반대 방향으로 테이퍼진(tapered) 사다리꼴 형상인 것을 특징으로 하는 반도체 패키지.
  7. 반도체 칩;
    상기 반도체 칩의 측면을 감싸는 몰딩부;
    상기 반도체 칩의 아래에, 컨택 플러그를 가지는 패시베이션; 및
    상기 패시베이션의 아래에, 복수의 단위 재배선층을 가지는 재배선부;를 포함하되,
    상기 복수의 단위 재배선층은 각각 비아 플러그 및 재배선을 포함하고,
    상기 복수의 단위 재배선층을 구성하는 단위 재배선층 중,
    최상부에 배치된 단위 재배선층에 포함되는 재배선은 제1 폭을 가지고,
    나머지 단위 재배선층들에 포함되는 재배선은 상기 제1 폭보다 큰 제2 폭을 가지는 반도체 패키지.
  8. 제7항에 있어서,
    상기 컨택 플러그는 상기 반도체 칩으로부터 멀어질수록 폭이 좁아지고,
    상기 비아 플러그는 상기 반도체 칩으로부터 멀어질수록 폭이 넓어지는 것을 특징으로 하는 반도체 패키지.
  9. 길이 방향으로 나란히 배열된 복수의 반도체 칩들;
    상기 복수의 반도체 칩들의 측면을 감싸는 몰딩부;
    상기 복수의 반도체 칩들 중 적어도 하나의 반도체 칩의 아래에, 역사다리꼴 수직 단면 형상의 제1 개구부를 가지는 패시베이션;
    상기 제1 개구부를 채우는 컨택 플러그;
    상기 패시베이션의 아래에, 정사다리꼴 수직 단면 형상의 제2 개구부를 가지는 절연부 및 상기 제2 개구부를 채우는 비아 플러그를 포함하는 재배선부;
    를 포함하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 컨택 플러그는 상기 제1 개구부를 채우는 하부 컨택 플러그 및 상기 패시베이션의 상면보다 돌출되는 상부 컨택 플러그를 포함하고,
    상기 상부 컨택 플러그는 상기 복수의 반도체 칩들과 직접 맞닿는 것을 특징으로 하는 반도체 패키지.
KR1020170093693A 2017-07-24 2017-07-24 반도체 패키지 및 이의 제조 방법 KR102412613B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170093693A KR102412613B1 (ko) 2017-07-24 2017-07-24 반도체 패키지 및 이의 제조 방법
US15/869,678 US10622320B2 (en) 2017-07-24 2018-01-12 Semiconductor package and method of manufacturing the same
US16/819,851 US11101231B2 (en) 2017-07-24 2020-03-16 Semiconductor package and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170093693A KR102412613B1 (ko) 2017-07-24 2017-07-24 반도체 패키지 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20190011125A true KR20190011125A (ko) 2019-02-01
KR102412613B1 KR102412613B1 (ko) 2022-06-23

Family

ID=65023209

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170093693A KR102412613B1 (ko) 2017-07-24 2017-07-24 반도체 패키지 및 이의 제조 방법

Country Status (2)

Country Link
US (2) US10622320B2 (ko)
KR (1) KR102412613B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200134095A (ko) * 2019-05-21 2020-12-01 삼성전자주식회사 반도체 패키지

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102530754B1 (ko) * 2018-08-24 2023-05-10 삼성전자주식회사 재배선층을 갖는 반도체 패키지 제조 방법
US10755979B2 (en) * 2018-10-31 2020-08-25 Ningbo Semiconductor International Corporation Wafer-level packaging methods using a photolithographic bonding material
KR102615198B1 (ko) 2019-10-15 2023-12-18 삼성전자주식회사 반도체 패키지
KR20220041430A (ko) 2020-09-25 2022-04-01 삼성전자주식회사 Ubm층을 가지는 팬 아웃 반도체 패키지
KR20220126850A (ko) 2021-03-09 2022-09-19 삼성전자주식회사 반도체 패키지
CN113078149B (zh) * 2021-03-12 2023-11-10 上海易卜半导体有限公司 半导体封装结构、方法、器件和电子产品
US20230026254A1 (en) * 2021-07-21 2023-01-26 Apple Inc. Flex Board and Flexible Module

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014154800A (ja) * 2013-02-13 2014-08-25 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
KR20160022600A (ko) * 2014-08-20 2016-03-02 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
JP2017050464A (ja) * 2015-09-03 2017-03-09 凸版印刷株式会社 配線基板積層体、その製造方法及び半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9129944B2 (en) 2013-01-18 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US10418298B2 (en) * 2013-09-24 2019-09-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming dual fan-out semiconductor package
US9583460B2 (en) * 2014-02-14 2017-02-28 Qualcomm Incorporated Integrated device comprising stacked dies on redistribution layers
US9978700B2 (en) * 2014-06-16 2018-05-22 STATS ChipPAC Pte. Ltd. Method for building up a fan-out RDL structure with fine pitch line-width and line-spacing
US9362256B2 (en) 2014-10-08 2016-06-07 Dyi-chung Hu Bonding process for a chip bonding to a thin film substrate
US9756738B2 (en) 2014-11-14 2017-09-05 Dyi-chung Hu Redistribution film for IC package
US9691661B2 (en) 2015-03-26 2017-06-27 Dyi-chung Hu Low profile IC package
US9916999B2 (en) 2015-06-04 2018-03-13 Micron Technology, Inc. Methods of fabricating a semiconductor package structure including at least one redistribution layer
US20170011934A1 (en) 2015-07-10 2017-01-12 Dyi-chung Hu Fabricating process for redistribution layer
CN106548998A (zh) 2015-09-17 2017-03-29 胡迪群 封装基材的制作方法
US20170098589A1 (en) 2015-10-05 2017-04-06 Mediatek Inc. Fan-out wafer level package structure
US10090194B2 (en) * 2016-03-18 2018-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR102077455B1 (ko) * 2017-07-04 2020-02-14 삼성전자주식회사 반도체 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014154800A (ja) * 2013-02-13 2014-08-25 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
KR20160022600A (ko) * 2014-08-20 2016-03-02 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
JP2017050464A (ja) * 2015-09-03 2017-03-09 凸版印刷株式会社 配線基板積層体、その製造方法及び半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200134095A (ko) * 2019-05-21 2020-12-01 삼성전자주식회사 반도체 패키지

Also Published As

Publication number Publication date
KR102412613B1 (ko) 2022-06-23
US10622320B2 (en) 2020-04-14
US20190027451A1 (en) 2019-01-24
US20200219834A1 (en) 2020-07-09
US11101231B2 (en) 2021-08-24

Similar Documents

Publication Publication Date Title
US11101231B2 (en) Semiconductor package and method of manufacturing the same
KR102615197B1 (ko) 반도체 패키지
US10861809B2 (en) Semiconductor structure and method of forming
CN107689359B (zh) 包括具有嵌入芯片的再布线层的半导体封装件
KR102537528B1 (ko) 반도체 패키지 제조 방법
US9728479B2 (en) Multi-chip package structure, wafer level chip package structure and manufacturing process thereof
US11984420B2 (en) Semiconductor device
KR102385549B1 (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
TW201802976A (zh) 中介件、半導體封裝體以及製造中介件之方法
CN105679741A (zh) 半导体封装件及其形成方法
US11600564B2 (en) Redistribution substrate, method of fabricating the same, and semiconductor package including the same
US11699597B2 (en) Package structure and manufacturing method thereof
KR20200004199A (ko) 반도체 칩 및 이를 포함하는 반도체 패키지
TW202101715A (zh) 具有導電柱的半導體封裝及其製造方法
US20240128232A1 (en) Semiconductor package
US11328970B2 (en) Methods of fabricating semiconductor package
KR20220000273A (ko) 반도체 패키지
KR20210012557A (ko) 반도체 패키지 및 이를 포함하는 반도체 모듈
KR20240050919A (ko) 반도체 패키지
KR20240078521A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
KR20230008542A (ko) 반도체 패키지의 제조 방법
KR20240056317A (ko) 반도체 패키지 및 이의 제조 방법
KR101170878B1 (ko) 반도체 칩 패키지 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant