KR20220000753A - 반도체 패키지, 및 이를 가지는 적층 패키지 모듈 - Google Patents

반도체 패키지, 및 이를 가지는 적층 패키지 모듈 Download PDF

Info

Publication number
KR20220000753A
KR20220000753A KR1020200078801A KR20200078801A KR20220000753A KR 20220000753 A KR20220000753 A KR 20220000753A KR 1020200078801 A KR1020200078801 A KR 1020200078801A KR 20200078801 A KR20200078801 A KR 20200078801A KR 20220000753 A KR20220000753 A KR 20220000753A
Authority
KR
South Korea
Prior art keywords
ball pad
pad group
semiconductor package
electrical connection
lower ball
Prior art date
Application number
KR1020200078801A
Other languages
English (en)
Inventor
이대호
김길수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200078801A priority Critical patent/KR20220000753A/ko
Priority to US17/160,878 priority patent/US11769762B2/en
Priority to CN202110470779.3A priority patent/CN113851467A/zh
Publication of KR20220000753A publication Critical patent/KR20220000753A/ko
Priority to US18/447,535 priority patent/US20230387090A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명에 따른 반도체 패키지는, 적어도 2개의 하부 볼 패드 그룹을 구성하는 복수의 하부 볼 패드를 가지는 하부 재배선층, 하부 재배선층 상에 배치되는 반도체 칩, 하부 재배선층 상에서 반도체 칩을 감싸는 확장층, 및 반도체 칩 및 확장층 상에 배치되며 적어도 2개의 하부 볼 패드 그룹과 동일한 개수의 적어도 2개의 상부 볼 패드 그룹을 구성하는 복수의 상부 볼 패드를 가지는 상부 재배선층을 포함하며, 적어도 2개의 하부 볼 패드 그룹 중 하나는 칩-하부 전기 연결 경로를 통하여 반도체 칩과 전기적으로 연결되고, 복수의 상부 볼 패드 중 적어도 2개의 상부 볼 패드 그룹 중 하나를 구성하는 상부 볼 패드들 각각은 더미 볼 패드이고, 적어도 2개의 하부 볼 패드 그룹 중 나머지와 적어도 2개의 상부 볼 패드 그룹 중 나머지는 상부-하부 전기 연결 경로를 통하여 서로 전기적으로 연결된다.

Description

반도체 패키지, 및 이를 가지는 적층 패키지 모듈{Semiconductor and stacked package module having the same}
본 발명은 반도체 패키지, 및 이를 가지는 적층 패키지 모듈에 관한 것으로, 더욱 상세하게는 반도체 패키지, 및 복수의 반도체 패키지를 적층한 적층 패키지 모듈에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱더 소형화, 다기능화 및 대용량화되고 있다.
따라서 입출력(I/O)을 위한 연결 단자(I/O 단자)들의 개수가 증가된 반도체 패키지가 고안되고 있으며, 예를 들면, 연결 단자들 사이의 간섭이 방지하기 위하여, 팬 아웃 반도체 패키지가 개발되고 있다.
본 발명의 기술적 과제는, 전자기기의 소형화, 다기능화 및 대용량화에 적합한 반도체 패키지, 및 이를 가지는 적층 패키지 모듈을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지, 및 이를 가지는 적층 패키지 모듈을 제공한다.
본 발명에 따른 반도체 패키지는, 적어도 2개의 하부 볼 패드 그룹을 구성하는 복수의 하부 볼 패드를 가지는 하부 재배선층; 상기 하부 재배선층 상에 배치되는 반도체 칩; 상기 하부 재배선층 상에서 상기 반도체 칩을 감싸는 확장층; 및 상기 반도체 칩 및 상기 확장층 상에 배치되며, 상기 적어도 2개의 하부 볼 패드 그룹과 동일한 개수의 적어도 2개의 상부 볼 패드 그룹을 구성하는 복수의 상부 볼 패드를 가지는 상부 재배선층;을 포함하며, 상기 적어도 2개의 하부 볼 패드 그룹 중 하나는 칩-하부 전기 연결 경로를 통하여 상기 반도체 칩과 전기적으로 연결되고, 상기 복수의 상부 볼 패드 중 상기 적어도 2개의 상부 볼 패드 그룹 중 하나를 구성하는 상부 볼 패드들 각각은 더미 볼 패드이고, 상기 적어도 2개의 하부 볼 패드 그룹 중 나머지와 상기 적어도 2개의 상부 볼 패드 그룹 중 나머지는 상부-하부 전기 연결 경로를 통하여 서로 전기적으로 연결된다.
본 발명에 따른 적층 패키지 모듈은, 제1 반도체 패키지, 및 상기 제1 반도체 패키지 상에 적층되는 제2 반도체 패키지를 포함하는 복수개의 반도체 패키지를 포함하며, 상기 복수개의 반도체 패키지 각각은 제1 하부 볼 패드 그룹 및 제2 하부 볼 패드 그룹을 포함하는 복수의 하부 볼 패드 그룹을 구성하는 복수의 하부 볼 패드를 가지는 하부 재배선층; 상기 하부 재배선층 상에 배치되는 반도체 칩; 상기 하부 재배선층 상에서 상기 반도체 칩을 감싸는 확장층; 및 상기 반도체 칩 및 상기 확장층 상에 배치되며, 제1 상부 볼 패드 그룹 및 제2 상부 볼 패드 그룹을 포함하는 복수개의 상부 볼 패드 그룹을 구성하는 복수의 상부 볼 패드를 가지는 상부 재배선층;을 포함하고, 상기 제1 하부 볼 그룹과 상기 제1 상부 볼 패드 그룹은 제1 상부-하부 전기 연결 경로를 통하여 전기적으로 연결되고, 상기 복수개의 상부 볼 패드 중 상기 제2 상부 볼 패드 그룹을 구성하는 상부 볼 패드들 각각은 더미 볼 패드이다.
본 발명에 따른 적층 패키지 모듈은, 순차적으로 적층되는 제1 반도체 패키지, 제2 반도체 패키지, 제3 반도체 패키지, 및 제4 반도체 패키지를 포함하며, 상기 제1 반도체 패키지, 상기 제2 반도체 패키지, 상기 제3 반도체 패키지, 및 상기 제4 반도체 패키지 각각은, 제1 하부 볼 패드 그룹, 제2 하부 볼 패드 그룹, 제3 하부 볼 패드 그룹, 및 제4 하부 볼 패드 그룹을 포함하는 복수의 하부 볼 패드 그룹을 구성하는 복수의 하부 볼 패드를 가지는 하부 재배선층; 상기 하부 재배선층 상에 배치되는 반도체 칩; 상기 하부 재배선층 상에서 상기 반도체 칩을 감싸는 확장층; 및 상기 반도체 칩 및 상기 확장층 상에 배치되며, 제1 상부 볼 패드 그룹, 제2 상부 볼 패드 그룹, 제3 상부 볼 패드 그룹, 및 제4 상부 볼 패드 그룹을 포함하는 복수개의 상부 볼 패드 그룹을 구성하는 복수의 상부 볼 패드를 가지는 상부 재배선층;을 포함하고, 상기 제1 하부 볼 그룹과 상기 제1 상부 볼 패드 그룹은 제1 상부-하부 전기 연결 경로를 통하여 전기적으로 연결되고, 상기 제2 하부 볼 그룹과 상기 제2 상부 볼 패드 그룹은 제2 상부-하부 전기 연결 경로를 통하여 전기적으로 연결되고, 상기 제3 하부 볼 패드 그룹과 상기 반도체 칩은 칩-하부 전기 연결 경로를 통하여 전기적으로 연결되고, 상기 제4 하부 볼 그룹과 상기 제3 상부 볼 패드 그룹은 제3 상부-하부 전기 연결 경로를 통하여 전기적으로 연결되고, 상기 복수개의 상부 볼 패드 중 상기 제4 상부 볼 패드 그룹을 구성하는 상부 볼 패드들 각각은 더미 볼 패드이다.
본 발명에 따른 반도체 패키지는 적은 제조 비용으로 쉽게 형성할 수 있으며, 본 발명에 따른 반도체 패키지를 가지는 적층 패키지 모듈은, 동일한 기능 및 동일한 구조를 가지는 반도체 패키지들을 적층하므로 적층되는 반도체 패키지의 개수에 비례하여 증가된 대역폭을 가질 수 있다.
도 1은 본 발명의 일 실시 예들에 따른 반도체 패키지 내부의 전기적 연결 경로를 설명하는 단면도이고, 도 2a 및 도 2b 각각은 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 반도체 칩(서브 반도체 칩들)과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이고, 도 3은 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 상부 재배선층과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이다.
도 4a 내지 도 4d는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도들이다.
도 5는 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 적층 패키지 모듈의 제조 방법과 적층 패키지 모듈 내부의 전기적 연결 경로를 설명하는 단면도이다.
도 6은 본 발명의 일 실시 예들에 따른 반도체 패키지 내부의 전기적 연결 경로를 설명하는 단면도이고, 도 7은 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 반도체 칩과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이고, 도 8은 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 상부 재배선층과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이다.
도 9는 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 적층 패키지 모듈의 제조 방법과 적층 패키지 모듈 내부의 전기적 연결 경로를 설명하는 단면도이다.
도 10은 본 발명의 일 실시 예들에 따른 반도체 패키지 내부의 전기적 연결 경로를 설명하는 단면도이고, 도 11a 및 도 11b 각각은 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 반도체 칩(서브 반도체 칩들)과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이고, 도 12는 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 상부 재배선층과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이다.
도 13a 및 도 13b는 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 적층 패키지 모듈의 제조 방법과 적층 패키지 모듈 내부의 전기적 연결 경로를 설명하는 단면도들이다.
도 14는 본 발명의 일 실시 예들에 따른 반도체 패키지 내부의 전기적 연결 경로를 설명하는 단면도이고, 도 15는 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 반도체 칩과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이고, 도 16은 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 상부 재배선층과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이다.
도 17a 및 도 17b는 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 적층 패키지 모듈의 제조 방법과 적층 패키지 모듈 내부의 전기적 연결 경로를 설명하는 단면도들이다.
도 18은 본 발명의 일 실시 예들에 따른 반도체 패키지 내부의 전기적 연결 경로를 설명하는 단면도이고, 도 19는 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 반도체 칩과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이고, 도 20은 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 상부 재배선층과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이다.
도 21a 내지 도 21c는 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 적층 패키지 모듈의 제조 방법과 적층 패키지 모듈 내부의 전기적 연결 경로를 설명하는 단면도들이다.
도 22a 및 도 22b는 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 적층 패키지 모듈의 제조 방법과 적층 패키지 모듈 내부의 전기적 연결 경로를 설명하는 단면도들이다.
도 23은 본 발명의 일 실시 예들에 따른 반도체 패키지 내부의 전기적 연결 경로를 설명하는 단면도이고, 도 24a 및 도 24b 각각은 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 반도체 칩(서브 반도체 칩들)과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이고, 도 25는 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 상부 재배선층과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이다.
도 26은 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 적층 패키지 모듈의 제조 방법과 적층 패키지 모듈 내부의 전기적 연결 경로를 설명하는 단면도이다.
도 27은 본 발명의 일 실시 예들에 따른 반도체 패키지 내부의 전기적 연결 경로를 설명하는 단면도이고, 도 28은 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 반도체 칩과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이고, 도 29는 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 상부 재배선층과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이다.
도 30은 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 적층 패키지 모듈의 제조 방법과 적층 패키지 모듈 내부의 전기적 연결 경로를 설명하는 단면도이다.
도 31은 본 발명의 일 실시 예들에 따른 적층 패키지 모듈을 가지는 시스템을 나타내는 평면 배치도이다.
도 1은 본 발명의 일 실시 예들에 따른 반도체 패키지 내부의 전기적 연결 경로를 설명하는 단면도이고, 도 2a 및 도 2b 각각은 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 반도체 칩(서브 반도체 칩들)과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이고, 도 3은 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 상부 재배선층과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이다.
도 1을 참조하면, 반도체 패키지(SP)는 하부 재배선층(LRL), 하부 재배선층(LRL) 상에 배치되는 확장층(expanded layer, FL), 확장층(FL) 내에 배치되는 반도체 칩(100), 및 확장층(FL)과 반도체 칩(100) 상에 배치되는 상부 재배선층(URL)을 포함할 수 있다. 확장층(FL)은 반도체 칩(100)의 주위를 포위할 수 있다.
하부 재배선층(LRL), 상부 재배선층(URL), 및 확장층(FL) 각각의 구성에 대해서는 도 4a 내지 도 4d를 통하여 자세히 설명하도록 한다.
반도체 패키지(SP)는, 하부 재배선층(LRL) 및 상부 재배선층(URL) 각각의 수평 폭 및 수평 면적이 반도체 칩(100)이 구성하는 풋프린트(footprint)의 수평 폭 및 수평 면적보다 큰 값을 가지는 팬 아웃 반도체 패키지(Fan Out Semiconductor Package)일 수 있다. 일부 실시 예에서, 하부 재배선층(LRL), 확장층(FL), 및 상부 재배선층(URL)의 수평 폭 및 수평 면적은 동일한 값을 가질 수 있다.
하부 재배선층(LRL)은 복수의 하부 볼 패드(LBP)를 포함할 수 있다. 복수의 하부 볼 패드(LBP) 중 일부개는 제1 하부 볼 패드 그룹(BPG-L1)을 구성하고, 다른 일부개는 제2 하부 볼 패드 그룹(BPG-L2)을 구성할 수 있다. 제1 하부 볼 패드 그룹(BPG-L1)은 평면적으로 직사각형 내부에 복수의 하부 볼 패드(LBP) 중 일부개가 배치된 것을 의미하고, 제2 하부 볼 패드 그룹(BPG-L2)은 평면적으로 직사각형 내부에 복수의 하부 볼 패드(LBP) 중 다른 일부개가 배치된 것을 의미한다. 상부 재배선층(URL)은 복수의 상부 볼 패드(UBP)를 포함할 수 있다. 복수의 상부 볼 패드(LBP) 중 일부개는 제1 상부 볼 패드 그룹(BPG-U1)을 구성하고, 다른 일부개는 제2 상부 볼 패드 그룹(BPG-U2)을 구성할 수 있다. 제1 상부 볼 패드 그룹(BPG-U1)은 평면적으로 직사각형 내부에 복수의 상부 볼 패드(UBP) 중 일부개가 배치된 것을 의미하고, 제2 상부 볼 패드 그룹(BPG-U2)은 평면적으로 직사각형 내부에 복수의 상부 볼 패드(UBP) 중 다른 일부개가 배치된 것을 의미한다.
본 명세서에서, 제1 하부 볼 패드 그룹(BPG-L1)을 구성하는 하부 볼 패드들(LPB)이란, 복수의 하부 볼 패드(LBP) 중 제1 하부 볼 패드 그룹(BPG-L1)을 구성하는 일부개를 의미하고, 제2 하부 볼 패드 그룹(BPG-L2)을 구성하는 하부 볼 패드들(LPB)이란, 복수의 하부 볼 패드(LBP) 중 제2 하부 볼 패드 그룹(BPG-L2)을 구성하는 다른 일부개를 의미하고, 제1 상부 볼 패드 그룹(BPG-U1)을 구성하는 상부 볼 패드들(UPB)이란, 복수의 상부 볼 패드(UBP) 중 제1 상부 볼 패드 그룹(BPG-U1)을 구성하는 일부개를 의미하고, 제2 상부 볼 패드 그룹(BPG-L2)을 구성하는 상부 볼 패드들(UPB)이란, 복수의 상부 볼 패드(UBP) 중 제2 상부 볼 패드 그룹(BPG-U2)을 구성하는 다른 일부개를 의미한다.
일부 실시 예에서, 제1 하부 볼 패드 그룹(BPG-L1)과 제1 상부 볼 패드 그룹(BPG-U1)은 수직 방향으로 서로 중첩될 수 있고, 제2 하부 볼 패드 그룹(BPG-L2)과 제2 상부 볼 패드 그룹(BPG-U2)은 수직 방향으로 서로 중첩될 수 있다. 예를 들면, 제1 하부 볼 패드 그룹(BPG-L1)을 구성하는 하부 볼 패드들(LPB)과 제1 상부 볼 패드 그룹(BPG-U1)을 구성하는 상부 볼 패드들(UPB)은 각각 서로 대응되도록 수직 방향으로 서로 중첩될 수 있고, 제2 하부 볼 패드 그룹(BPG-L2)을 구성하는 하부 볼 패드들(LPB)과 제2 상부 볼 패드 그룹(BPG-U2)을 구성하는 상부 볼 패드들(UPB)은 각각 서로 대응되도록 수직 방향으로 서로 중첩될 수 있다.
예를 들면, 반도체 패키지(SP) 상에 동일한 구성을 가지는 다른 반도체 패키지가 적층되는 경우, 반도체 패키지(SP)의 제1 상부 볼 패드 그룹(BPG-U1)을 구성하는 상부 볼 패드들(UPB)과 상기 다른 반도체 패키지의 제1 하부 볼 패드 그룹을 구성하는 하부 볼 패드들 각각은 서로 대면할 수 있고, 반도체 패키지(SP)의 제2 상부 볼 패드 그룹(BPG-U2)을 구성하는 상부 볼 패드들(UPB)과 상기 다른 반도체 패키지의 제2 하부 볼 패드 그룹을 구성하는 하부 볼 패드들 각각은 서로 대면할 수 있다.
다른 일부 실시 예에서, 반도체 패키지(SP)를 수평 방향으로 180도 회전할 경우, 180도 회전된 반도체 패키지(SP)의 제1 하부 볼 패드 그룹(BPG-L1)과 회전하기 전의 제2 상부 볼 패드 그룹(BPG-U2)은 수직 방향으로 서로 중첩될 수 있고, 180도 회전된 반도체 패키지(SP)의 제2 하부 볼 패드 그룹(BPG-L2)과 회전하기 전의 제1 상부 볼 패드 그룹(BPG-U1)은 수직 방향으로 서로 중첩될 수 있다.
예를 들면, 반도체 패키지(SP) 상에 동일한 구성을 가지는 다른 반도체 패키지가 적층되는 경우, 반도체 패키지(SP)의 제1 상부 볼 패드 그룹(BPG-U1)을 구성하는 상부 볼 패드들(UPB)과 상기 다른 반도체 패키지의 제2 하부 볼 패드 그룹을 구성하는 하부 볼 패드들 각각은 서로 대면할 수 있고, 반도체 패키지(SP)의 제2 상부 볼 패드 그룹(BPG-U2)을 구성하는 상부 볼 패드들(UPB)과 상기 다른 반도체 패키지의 제1 하부 볼 패드 그룹을 구성하는 하부 볼 패드들 각각은 서로 대면할 수 있다.
본 명세서에서, 반도체 패키지가 가지는 서로 같은 순서(예를 들면, 제1, 제2, 제3, 제4 등)를 가지는 하부 볼 패드 그룹과 상부 볼 패드 그룹은 특별히 언급하지 않는 한, 별도로 언급하지 않는 경우에도 수직 방향으로 서로 중첩될 수 있다.
반도체 칩(100)은 활성면에 반도체 소자(112)가 형성된 반도체 기판(110), 및 반도체 기판(110)의 활성면에 배치되는 복수의 칩 연결 패드(120)를 포함할 수 있다.
반도체 기판(110)은 예를 들면, 실리콘(Si, silicon), 또는 저머늄(Ge, germanium)과 같은 반도체 물질을 포함할 수 있다. 또는 반도체 기판(110)은 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다. 반도체 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 반도체 기판(110)의 상기 활성면에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자(112)가 형성될 수 있다.
일부 실시 예에서, 반도체 칩(100)은, 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다. 예를 들면, 반도체 칩(100)은 GDDR (Graphics Double Data Rate SDRAM) 칩일 수 있다.
제1 상부 볼 패드 그룹(BPG-U1)이 가지는 상부 볼 패드들(UBP)과 제1 하부 볼 패드 그룹(BPG-L1)이 가지는 하부 볼 패드들(LBP)은 제1 상부-하부 전기 연결 경로(PUL1)를 통하여 전기적으로 연결될 수 있다. 반도체 칩(100)이 가지는 복수의 칩 연결 패드(120)와 제2 하부 볼 패드 그룹(BPG-L2)이 가지는 하부 볼 패드들(LBP)은 칩-하부 전기 연결 경로(PCL)를 통하여 전기적으로 연결될 수 있다.
반도체 패키지(SP)의 제1 상부-하부 전기 연결 경로(PUL1)는 수직 방향으로 중첩되는 제1 상부 볼 패드 그룹(BPG-U1)과 제1 하부 볼 패드 그룹(BPG-L1) 사이를 전기적으로 연결할 수 있다.
본 명세서에서는, 반도체 패키지 내에서 수직 방향으로 중첩되는 상부 볼 패드 그룹과 하부 볼 패드 그룹 사이를 전기적으로 연결하는 상부-하부 전기 연결 경로를 수직 전기 연결 경로라 호칭할 수 있다.
복수의 하부 볼 패드(LBP)에는 복수의 패키지 연결 단자(90)가 부착될 수 있다. 복수의 패키지 연결 단자(90)는 반도체 패키지(SP)를 외부의 시스템과 전기적으로 연결하거나, 다른 반도체 패키지와 전기적으로 연결할 수 있다.
제2 상부 볼 패드 그룹(BPG-U2)이 가지는 상부 볼 패드들(UBP)은 하부 볼 패드(LBP) 및/또는 칩 연결 패드(120)와 전기적으로 연결되지 않을 수 있다. 예를 들면, 제2 상부 볼 패드 그룹(BPG-U2)이 가지는 상부 볼 패드들(UBP) 각각은 다른 구성들과 전기적으로 연결되지 않는 더미 볼 패드일 수 있다. 제1 상부 볼 패드 그룹(BPG-U1)이 가지는 상부 볼 패드들(UBP) 및 복수의 하부 볼 패드(LBP) 각각은 다른 구성들과 전기적으로 연결되는 리얼 볼 패드일 수 있다.
제1 상부-하부 전기 연결 경로(PUL1)는 상부 재배선층(URL)이 가지는 상부 재배선 도전 구조물, 확장층(FL)이 가지는 복수의 도전성 연결 구조물, 및 하부 재배선층(URL)이 가지는 하부 재배선 도전 구조물에 의하여 구성될 수 있다. 칩-하부 전기 연결 경로(PCL)는 하부 재배선층(URL)이 가지는 하부 재배선 도전 구조물, 또는 복수의 칩 연결 범프 및 하부 재배선층(URL)이 가지는 하부 재배선 도전 구조물에 의하여 구성될 수 있다.
상기 상부 재배선 도전 구조물, 상기 복수의 도전성 연결 구조물, 상기 하부 재배선 도전 구조물에 대해서는 도 4a 내지 도 4d를 통하여 자세히 설명하고, 상기 복수의 칩 연결 범프에 대해서는 도 4a 및 도 4c를 통하여 자세히 설명하도록 한다.
제2 하부 볼 패드 그룹(BPG-L2)이 가지는 하부 볼 패드들(LBP)은 반도체 패키지(SP)가 가지는 반도체 칩(100)의 I/O 단자의 기능을 수행할 수 있고, 제1 상부 볼 패드 그룹(BPG-U1)이 가지는 상부 볼 패드들(UBP) 및 이와 연결되는 제1 하부 볼 패드 그룹(BPG-L1)이 가지는 하부 볼 패드들(LBP)은 반도체 패키지(SP) 상에 적층되는 다른 반도체 패키지가 가지는 반도체 칩의 I/O 단자의 기능을 수행할 수 있다.
일부 실시 예에서, 제2 하부 볼 패드 그룹(BPG-L2)이 가지는 하부 볼 패드들(LBP) 중 일부개는 반도체 칩(100)의 전원 단자 및 그라운드 단자의 기능을 수행할 수 있다. 제1 상부 볼 패드 그룹(BPG-U1)이 가지는 상부 볼 패드들(UBP) 중 일부개 및 이와 연결되는 제1 하부 볼 패드 그룹(BPG-L1)이 가지는 하부 볼 패드들(LBP) 중 일부개는 반도체 패키지(SP) 상에 적층되는 다른 반도체 패키지가 가지는 반도체 칩의 전원 단자 및 그라운드 단자의 기능을 수행할 수 있다.
다른 일부 실시 예에서, 복수의 하부 볼 패드(LBP) 중 제1 하부 볼 패드 그룹(BPG-L1) 및 제2 하부 볼 패드 그룹(BPG-L2)을 구성하지 않는 다른 일부개는 반도체 칩(SP)의 전원 단자 및 그라운드 단자의 기능과 반도체 패키지(SP) 상에 적층되는 다른 반도체 패키지가 가지는 반도체 칩의 전원 단자 및 그라운드 단자의 기능을 함께 수행할 수 있다.
도 1 및 도 2a를 함께 참조하면, 반도체 패키지(SP)는 1개의 반도체 칩(100)을 포함할 수 있다. 복수의 칩 연결 패드(120)는 칩 패드 어레이(CPA)를 구성할 수 있다. 칩 패드 어레이(CPA)는 제2 하부 볼 패드 그룹(BPG-L2)과 전기적으로 연결될 수 있다. 일부 실시 예에서, 복수의 칩 연결 패드(120)는 칩 패드 어레이(CPA)가 평면적으로 반도체 기판(110)의 중심 부근을 따라서 배열되는 센터 패드일 수 있으나, 이에 한정되지 않는다. 다른 일부 실시 예에서, 복수의 칩 연결 패드(120)는 칩 패드 어레이(CPA)가 평면적으로 반도체 기판(110)의 가장자리 부근을 따라서 배열되는 에지 패드일 수 있다.
도 1 및 도 2b를 함께 참조하면, 반도체 패키지(SP)가 포함하는 반도체 칩(100)은 제1 서브 반도체 칩(100a)과 제2 서브 반도체 칩(100b)으로 이루어질 수 있다. 제1 서브 반도체 칩(100a)의 복수의 칩 연결 패드(120)는 제1 칩 패드 어레이(CPAa)를 구성할 수 있고, 제2 서브 반도체 칩(100b)의 복수의 칩 연결 패드(120)는 제2 칩 패드 어레이(CPAb)를 구성할 수 있다.
일부 실시 예에서, 반도체 패키지(SP)에서 제1 서브 반도체 칩(100a)과 제2 서브 반도체 칩(100b) 각각은 독립적인 I/O 단자를 가질 수 있다. 예를 들면, 제1 칩 패드 어레이(CPAa)를 구성하는 제1 서브 반도체 칩(100a)의 복수의 칩 연결 패드(120)는 제2 하부 볼 패드 그룹(BPG-L2)이 가지는 복수의 하부 볼 패드(LBP) 중 일부와 전기적으로 연결될 수 있고, 제2 칩 패드 어레이(CPAa)를 구성하는 제2 서브 반도체 칩(100b)의 복수의 칩 연결 패드(120)는 제2 하부 볼 패드 그룹(BPG-L2)이 가지는 복수의 하부 볼 패드(LBP) 중 다른 일부와 전기적으로 연결될 수 있다.
따라서 반도체 패키지(SP)가 제1 서브 반도체 칩(100a)과 제2 서브 반도체 칩(100b)을 포함하는 경우, 반도체 패키지(SP)가 I/O 단자의 개수가 2배인 반도체 칩을 1개 포함하는 경우와 실질적으로 동일할 수 있으며, 반도체 패키지(SP)가 포함하는 서브 반도체 칩의 개수만큼, 반도체 패키지(SP)의 대역폭(bandwidth)은 증가할 수 있다.
도 1 내지 도 3을 함께 참조하면, 제1 상부 볼 패드 그룹(BPG-U1)이 가지는 상부 볼 패드들(UBP)과 제1 하부 볼 패드 그룹(BPG-L1)이 가지는 하부 볼 패드들(LBP)은 제1 상부-하부 전기 연결 경로(PUL1)를 통하여 전기적으로 연결될 수 있다. 제2 상부 볼 패드 그룹(BPG-U2)이 가지는 상부 볼 패드들(UBP)과 제2 하부 볼 패드 그룹(BPG-L2)이 가지는 하부 볼 패드들(LBP)은 전기적으로 연결되지 않을 수 있다. 제2 하부 볼 패드 그룹(BPG-L2)이 가지는 하부 볼 패드들(LBP)은 칩-하부 전기 연결 경로(PCL)를 통하여 반도체 칩(100)이 가지는 복수의 칩 연결 패드(120)와 전기적으로 연결될 수 있다. 제2 상부 볼 패드 그룹(BPG-U2)이 가지는 상부 볼 패드(UBP) 각각은 더미 볼 패드일 수 있다.
도 4a 내지 도 4d는 본 발명의 일 실시 예들에 따른 반도체 패키지의 단면도들이다.
도 4a를 참조하면, 반도체 패키지(1)는 하부 재배선층(200), 하부 재배선층(200) 상에 배치되는 확장층(150), 확장층(150) 내에 배치되는 반도체 칩(100), 및 확장층(150)과 반도체 칩(100) 상에 배치되는 상부 재배선층(300)을 포함할 수 있다. 하부 재배선층(200), 확장층(150), 및 상부 재배선층(300)은 도 1에 보인 하부 재배선층(LRL), 확장층(FL), 및 상부 재배선층(URL)일 수 있다.
하부 재배선층(200)은 및 복수의 하부 재배선 절연층(210) 및 하부 재배선 도전 구조물(220)을 포함할 수 있다. 하부 재배선 도전 구조물(220)은, 복수의 하부 재배선 절연층(210) 각각의 상면 및 하면 중 적어도 일면에 배치되는 복수의 하부 재배선 라인 패턴(222), 및 복수의 하부 재배선 절연층(210) 중 적어도 하나의 하부 재배선 절연층(210)을 관통하여 복수의 하부 재배선 라인 패턴(222) 중 일부와 각각 접하여 연결되는 복수의 하부 재배선 비아(224)를 포함할 수 있다. 복수의 하부 재배선 라인 패턴(222) 및 복수의 하부 재배선 비아(224)는 금속 또는 이들의 합금으로 이루어질 수 있다.
복수의 하부 재배선 라인 패턴(222) 중 적어도 일부는 복수의 하부 재배선 비아(224) 중 일부와 함께 형성되어 일체를 이룰 수 있다. 일부 실시 예에서, 복수의 하부 재배선 라인 패턴(222) 중 일부는, 복수의 하부 재배선 라인 패턴(222) 중 일부의 하측과 접하는 복수의 하부 재배선 비아(224)의 일부와 일체를 이루도록 함께 형성될 수 있다. 다른 일부 실시 예에서, 복수의 하부 재배선 라인 패턴(222) 중 일부는, 복수의 하부 재배선 라인 패턴(222) 중 일부의 상측과 접하는 복수의 하부 재배선 비아(224)의 일부와 일체를 이루도록 함께 형성될 수 있다.
일부 실시 예에서, 복수의 하부 재배선 비아(224)는 상측으로부터 하측으로 수평 폭이 좁아지며 연장되는 테이퍼드(tapered)한 형상을 가질 수 있다. 즉, 복수의 하부 재배선 비아(224)는 반도체 칩(100)으로부터 멀어지면서 수평 폭이 좁아질 수 있다. 예를 들면, 반도체 패키지(1)는 하부 재배선층(200)을 먼저 형성한 후, 하부 재배선층(200) 상에 반도체 칩(100)을 실장하는 칩 라스트 팬 아웃 패키지(Chip Last Fan Out Package)일 수 있다.
복수의 하부 재배선 라인 패턴(222)과 복수의 하부 재배선 절연층(210)의 사이 및 복수의 하부 재배선 비아(224)와 복수의 재배선 절연층(210)의 사이에는 하부 재배선 씨드층(226)이 개재될 수 있다. 일부 실시 예에서, 하부 재배선 씨드층(226)은 복수의 하부 재배선 라인 패턴(222) 및 복수의 하부 재배선 비아(224) 각각의 하면과 복수의 하부 재배선 절연층(210) 중 어느 하나와의 사이, 및 복수의 하부 재배선 비아(224)의 측면과 복수의 하부 재배선 절연층(210) 중 어느 하나와의 사이에 개재될 수 있다.
예를 들면, 하부 재배선 씨드층(226)은 물리 기상 증착을 수행하여 형성할 수 있고, 복수의 하부 재배선 라인 패턴(222) 및 복수의 하부 재배선 비아(224)는 하부 재배선 씨드층(226)을 씨드로 사용하는 무전해 도금을 수행하여 형성할 수 있다.
하부 재배선 씨드층(226)은, 예를 들면, 구리(Cu), 티타늄(Ti), 티타늄 텅스텐(TiW), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 크롬(Cr), 알루미늄(Al) 등으로 구성되는 군으로부터 선택될 수 있다.
복수의 하부 재배선 절연층(210) 각각은 예를 들어, 유기 화합물로 구성된 물질막으로부터 형성될 수 있다. 일부 실시 예에서 있어서, 복수의 하부 재배선 절연층(210)은 유기 고분자 물질로 구성된 물질막으로부터 형성될 수 있다. 예를 들면, 복수의 하부 재배선 절연층(210) 각각은 PID(photo imageable dielectric), ABF(Ajinomoto Build-up Film), 또는 감광성 폴리이미드(photosensitive polyimide, PSPI)로부터 형성될 수 있다.
하부 재배선층(200)의 하면 상에는 하부 재배선 도전 구조물(220)과 전기적으로 연결되는 복수의 패키지 연결 단자(90)가 부착될 수 있다.
하부 재배선 도전 구조물(220)과 복수의 칩 연결 패드(120) 사이에는 복수의 칩 연결 단자(130)가 배치되어, 적어도 하나의 반도체 칩(100)과 하부 재배선층(200)의 하부 재배선 도전 구조물(220)을 전기적으로 연결할 수 있다. 반도체 칩(100)과 하부 재배선층(200) 사이에는 복수의 칩 연결 단자(130)를 감싸는 언더필층(135)이 개재될 수 있다. 언더필층(135)은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 형성되는 에폭시 수지로 이루어질 수 있다. 일부 실시 예에서, 언더필층(135)은 비전도성 필름(NCF, Non Conductive Film)일 수 있다.
확장층(150)은, 복수의 도전성 연결 구조물(152), 그리고 복수의 도전성 연결 구조물(152) 및 반도체 칩(100)을 감싸는 충전부(154)를 포함할 수 있다. 복수의 도전성 연결 구조물(152)은 충전부(154)를 관통하여 하부 재배선층(200)의 하부 재배선 도전 구조물(220)과 상부 재배선층(300)의 상부 재배선 도전 구조물(320) 사이를 전기적으로 연결할 수 있다.
복수의 도전성 연결 구조물(152) 각각은, TMV(Through Mold Via), 도전성 솔더, 도전성 필라, 또는 적어도 하나의 도전성 범프로 이루어질 수 있다. 일부 실시 예에서, 복수의 도전성 연결 구조물(152) 각각은, 하부 재배선층(200) 상면에 부착되도록 형성된 하측 부분과 상부 재배선층(300)의 하면에 부착되도록 형성된 상측 부분이, 열에 의하여 리플로우(reflow)되어 일체를 이루도록 솔더링(soldering)되어 형성할 수 있다.
충전부(154)는 예를 들면, 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다. 충전부(154)는 반도체 칩(100)을 감쌀 수 있다. 일부 실시 예에서, 충전부(154)는 반도체 칩(100)의 측면 및 비활성면을 덮을 수 있다. 다른 일부 실시 예에서, 충전부(154)는 반도체 칩(100)의 측면을 덮으나, 비활성면을 덮지 않을 수 있다.
상부 재배선층(300)은 및 적어도 하나의 상부 재배선 절연층(310) 및 상부 재배선 도전 구조물(320)을 포함할 수 있다. 상부 재배선 도전 구조물(320)은, 적어도 하나의 상부 재배선 절연층(310) 각각의 상면 및 하면 중 적어도 일면에 배치되는 복수의 상부 재배선 라인 패턴(322), 및 적어도 하나의 상부 재배선 절연층(210)을 관통하여 복수의 상부 재배선 라인 패턴(322) 중 일부와 각각 접하여 연결되는 복수의 상부 재배선 비아(324)를 포함할 수 있다. 복수의 상부 재배선 라인 패턴(322) 중 적어도 일부는 복수의 상부 재배선 비아(324) 중 일부와 함께 형성되어 일체를 이룰 수 있다.
일부 실시 예에서, 복수의 상부 재배선 비아(324)는 상측으로부터 하측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다. 즉, 복수의 상부 재배선 비아(324)는 반도체 칩(100)으로부터 멀어지면서 수평 폭이 넓어질 수 있다.
복수의 상부 재배선 라인 패턴(322)과 적어도 하나의 상부 재배선 절연층(310)의 사이 및 복수의 상부 재배선 비아(324)와 적어도 하나의 상부 재배선 절연층(310)의 사이에는 상부 재배선 씨드층(326)이 개재될 수 있다.
상부 재배선 절연층(310), 상부 재배선 라인 패턴(322), 상부 재배선 비아(324), 및 상부 재배선 씨드층(326) 각각은 하부 재배선 절연층(210), 하부 재배선 라인 패턴(222), 하부 재배선 비아(224), 및 하부 재배선 씨드층(226) 각각과 동일하거나 유사한 물질로 이루어질 수 있고, 대체로 유사한 형상을 가질 수 있는 바, 자세한 설명은 생략하도록 한다.
일부 실시 예에서, 상부 재배선층(300)이 가지는 상부 재배선 절연층(310)의 적층 개수는 하부 재배선층(200)이 가지는 하부 재배선 절연층(210)의 적층 개수보다 적을 수 있으나, 이에 한정되지 않는다.
일부 실시 예에서, 하부 재배선 도전 구조물(220)과 복수의 패키지 연결 단자(90) 사이에는 복수의 외부 연결 패드(242)가 배치될 수 있고, 하부 재배선 도전 구조물(220)과 복수의 도전성 연결 구조물(152) 사이에는 복수의 하부 연결 패드(244)가 배치될 수 있고, 상부 재배선 도전 구조물(320)과 복수의 도전성 연결 구조물(152) 사이에는 복수의 상부 연결 패드(342)가 배치될 수 있다. 일부 실시 예에서, 복수의 외부 연결 패드(242) 및 복수의 하부 연결 패드(244)는 하부 재배선 라인 패턴(222)과 동일하거나 유사한 물질로 이루어질 수 있고, 복수의 상부 연결 패드(342)는 상부 재배선 라인 패턴(322)과 동일하거나 유사한 물질로 이루어질 수 있다. 다른 일부 실시 예에서, 복수의 외부 연결 패드(242), 복수의 하부 연결 패드(244), 및 복수의 상부 연결 패드(342)는 형성되지 않고 생략될 수 있다.
도 1 및 도 4a를 함께 참조하면, 복수의 상부 볼 패드(UBP)는 상부 재배선 도전 구조물(320)의 일부분들일 수 있고, 복수의 하부 볼 패드(LBP)는 하부 재배선 도전 구조물(220)의 일부분들 또는 복수의 외부 연결 패드(242)일 수 있다. 제1 상부-하부 전기 연결 경로(PUL1)는 상부 재배선 도전 구조물(320)의 일부분들, 복수의 도전성 연결 구조물(152)의 적어도 일부개들, 및 하부 재배선 도전 구조물(220)의 일부분들에 의하여 구성될 수 있다. 칩-하부 전기 연결 경로(PCL)는 복수의 칩 연결 단자(130)의 적어도 일부개들, 및 하부 재배선 도전 구조물(220)의 다른 일부분들에 의하여 구성될 수 있다.
도 4b를 참조하면, 반도체 패키지(1a)는 하부 재배선층(200a), 하부 재배선층(200a) 상에 배치되는 확장층(150), 확장층(150) 내에 배치되는 반도체 칩(100), 및 확장층(150)과 반도체 칩(100) 상에 배치되는 상부 재배선층(300)을 포함할 수 있다. 하부 재배선층(200a), 확장층(150), 및 상부 재배선층(300)은 도 1에 보인 하부 재배선층(LRL), 확장층(FL), 및 상부 재배선층(URL)일 수 있다. 하부 재배선층(200a)은 도 4a에 보인 하부 재배선층(200)과 대체로 유사한 바, 중복되는 설명은 생략하도록 한다.
하부 재배선층(200a)은 복수의 하부 재배선 절연층(210a) 및 하부 재배선 도전 구조물(220a)을 포함할 수 있다. 하부 재배선 도전 구조물(220a)은 복수의 하부 재배선 라인 패턴(222a) 및 복수의 하부 재배선 비아(224a)를 포함할 수 있다. 하부 재배선층(200a)은 복수의 하부 재배선 절연층(210a) 및 하부 재배선 도전 구조물(220a)을 포함할 수 있다. 하부 재배선 도전 구조물(220a)은 복수의 하부 재배선 라인 패턴(222a) 및 복수의 하부 재배선 비아(224a)를 포함할 수 있다.
일부 실시 예에서, 복수의 하부 재배선 비아(224a)는 하측으로부터 상측으로 수평 폭이 좁아지며 연장되는 테이퍼드한 형상을 가질 수 있다. 즉, 복수의 하부 재배선 비아(224a)는 반도체 칩(100)으로부터 멀어지면서 수평 폭이 넓어질 수 있다.
예를 들면, 반도체 패키지(1a)는 반도체 칩(100) 및 반도체 칩(100)을 감싸는 확장층(150)을 먼저 형성한 후, 하부 재배선층(200a)을 형성하는 칩 퍼스트 팬 아웃 패키지(Chip First Fan Out Package)일 수 있다.
복수의 하부 재배선 라인 패턴(222a)과 복수의 하부 재배선 절연층(210a)의 사이 및 복수의 하부 재배선 비아(224a)와 복수의 재배선 절연층(210a)의 사이에는 하부 재배선 씨드층(226)이 개재될 수 있다.
도 4c를 참조하면, 반도체 패키지(1b)는 하부 재배선층(200), 하부 재배선층(200) 상에 배치되는 확장층(160), 확장층(160) 내에 배치되는 반도체 칩(100), 및 확장층(160)과 반도체 칩(100) 상에 배치되는 상부 재배선층(300)을 포함할 수 있다. 하부 재배선층(200), 확장층(160), 및 상부 재배선층(300)은 도 1에 보인 하부 재배선층(LRL), 확장층(FL), 및 상부 재배선층(URL)일 수 있다.
확장층(160)은 예를 들면, 인쇄회로기판(printed circuit board, PCB), 세라믹 기판, 패키지 제조용 웨이퍼, 또는 인터포저(interposer)일 수 있다. 일부 실시 예에서, 확장층(160)은 멀티 레이어 인쇄 회로 기판(multi-layer PCB)일 수 있다. 실장 공간(166G)은 확장층(160)에 개구부 또는 캐비티(cavity)로 형성될 수 있다. 실장 공간(166G)은 확장층(160)의 일부 영역, 예를 들어, 중심 영역에 형성될 수 있다. 실장 공간(166G)은 확장층(160)의 상면으로부터 소정의 깊이까지 리세스되거나, 확장층(160)의 상면부터 하면까지 연장되도록 형성될 수 있다. 확장층(160)을 리세스 또는 오픈하여 실장 공간(166G)을 형성하기 위하여, 건식 식각, 습식 식각, 스크린 프린트, 드릴 비트(drill bit), 또는 레이저 드릴링 공정 등이 이용될 수 있다.
확장층(160)은 도전성 연결 구조물(165) 및 적어도 하나의 기판 베이스(166)를 포함할 수 있다. 도전성 연결 구조물(165)은 적어도 하나의 기판 베이스(166)의 상면 및 하면 중 적어도 일면에 배치되는 복수의 연결 배선 패턴(162) 및 적어도 하나의 기판 베이스(166)를 관통하여 복수의 연결 배선 패턴(162) 중 일부와 각각 접하여 연결되는 복수의 연결 도전 비아(164)로 이루어질 수 있다. 도전성 연결 구조물(165)은 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 기판 베이스(166)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
일부 실시 예에서, 확장층(160)의 상면과 하면 각각에는, 복수의 연결 배선 패턴(162)의 일부를 노출시키는 솔더 레지스트층이 형성될 수 있다. 다른 일부 실시 예에서, 확장층(160)의 상면과 하면 중 적어도 하나의 면에는 상기 솔더 레지스트층이 형성되지 않을 수 있다.
반도체 패키지(1b)는 실장 공간(166G)에서 반도체 칩(100)과 확장층(160) 사이의 공간, 그리고 반도체 칩(100) 및 확장층(160)과 상부 재배선층(300) 사이를 충전하는 충전 절연층(168)을 더 포함할 수 있다. 예를 들면, 충전 절연층(168)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기 필러와 같은 보강재가 포함된 수지, 구체적으로 ABF(Ajinomoto Build-up Film), FR-4, BT 등으로부터 형성될 수 있다. 또는 충전 절연층(168)은 EMC와 같은 몰딩 물질이나 PIE(photoimagable encapsulant)와 같은 감광성 재료로부터 형성될 수 있다.
예를 들면, 반도체 패키지(1b)는 하부 재배선층(200)을 먼저 형성한 후, 하부 재배선층(200) 상에 반도체 칩(100) 및 확장층(160)을 실장하는 칩 라스트 팬 아웃 패널 레벨 패키지(Chip Last Fan Out Panel Level Package)일 수 있다.
도 4d를 참조하면, 반도체 패키지(1c)는 하부 재배선층(200a), 하부 재배선층(200a) 상에 배치되는 확장층(160), 확장층(160) 내에 배치되는 반도체 칩(100), 및 확장층(160) 반도체 칩(100) 상에 배치되는 상부 재배선층(300)을 포함할 수 있다. 하부 재배선층(200a), 확장층(160), 및 상부 재배선층(300)은 도 1에 보인 하부 재배선층(LRL), 확장층(FL), 및 상부 재배선층(URL)일 수 있다.
예를 들면, 반도체 패키지(1a)는 확장층(160)의 실장 영역(166G) 내에 반도체 칩(100)을 먼저 배치한 후, 하부 재배선층(200a)을 형성하는 칩 퍼스트 팬 아웃 패널 레벨 패키지(Chip First Fan Out Panel Level Package)일 수 있다.
도 5는 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 적층 패키지 모듈의 제조 방법과 적층 패키지 모듈 내부의 전기적 연결 경로를 설명하는 단면도이다. 구체적으로, 도 5는 도 1에 보인 반도체 패키지를 가지는 적층 패키지 모듈을 설명하는 단면도이다.
도 1 및 도 5를 함께 참조하면, 제1 반도체 패키지(SP-1) 상에 제2 반도체 패키지(SP-2)를 적층하여 적층 패키지 모듈(1000)을 형성할 수 있다. 제1 반도체 패키지(SP-1) 및 제2 반도체 패키지(SP-2) 각각은 도 1에 보인 반도체 패키지(SP)일 수 있다. 따라서 제1 반도체 패키지(SP-1)와 제2 반도체 패키지(SP-2)를 구분하여 설명하는 경우, 도 5를 통하여 설명하고 도 5에 도시된 제1 반도체 패키지(SP-1) 및 제2 반도체 패키지(SP-2) 각각이 포함하는 구성 요소의 부재명 및 부재 번호를 인용할 수 있고, 제1 반도체 패키지(SP-1)와 제2 반도체 패키지(SP-2)의 특징을 함께 설명하는 경우, 도 1을 통하여 설명하고 도 1에 도시된 반도체 패키지(SP)가 포함하는 구성 요소의 부재명 및 부재 번호를 인용할 수 있다.
제2 반도체 패키지(SP-2)는 제1 반도체 패키지(SP-1)를 기준으로 수평 방향으로 180도 회전하여 제1 반도체 패키지(SP-1) 상에 적층될 수 있다. 예를 들면, 제2 반도체 패키지(SP-2)는 제1 반도체 패키지(SP-1)가 수직 방향(Z 방향)을 회전축으로 180도 회전된 것과 동일할 수 있다. 즉, 적층 패키지 모듈(1000)에서, 제1 반도체 패키지(SP-1)와 제2 반도체 패키지(SP-2)는 좌우가 서로 반대일 수 있다.
제2 반도체 패키지(SP-2)의 복수의 패키지 연결 단자(90)는 제1 반도체 패키지(SP-1)의 제1 상부 볼 패드 그룹(BPG-U1-1) 및 제2 상부 볼 패드 그룹(BPG-U1-2)이 가지는 상부 볼 패드들(UBP)에 부착될 수 있다. 구체적으로, 제2 반도체 패키지(SP-2)의 제1 하부 볼 패드 그룹(BPG-L1-2)에 부착된 패키지 연결 단자들(90)은 제1 반도체 패키지(SP-1)의 제2 상부 볼 패드 그룹(BPG-U2-1)이 가지는 상부 볼 패드들(UBP)에 부착될 수 있고, 제2 반도체 패키지(SP-2)의 제2 하부 볼 패드 그룹(BPG-L2-2)에 부착된 패키지 연결 단자들(90)은 제1 반도체 패키지(SP-1)의 제1 상부 볼 패드 그룹(BPG-U1-1)이 가지는 상부 볼 패드들(UBP)에 부착될 수 있다.
제1 반도체 패키지(SP-1)의 반도체 칩, 즉 제1 반도체 칩(100-1)은 제1 반도체 패키지(SP-1)의 칩-하부 전기 연결 경로(PCL-1)를 통하여 제1 반도체 패키지(SP-1)의 제2 하부 볼 패드 그룹(BPG-L2-1)와 전기적으로 연결될 수 있다.
제2 반도체 패키지(SP-2)의 반도체 칩, 즉 제2 반도체 칩(100-2)은 제2 반도체 패키지(SP-2)의 칩-하부 전기 연결 경로(PCL-2), 제2 하부 볼 패드 그룹(BPG-L2-2), 제2 반도체 패키지(SP-2)의 제2 하부 볼 패드 그룹(BPG-L2-2)에 부착된 패키지 연결 단자들(90), 및 제1 반도체 패키지(SP-1)의 제1 상부 볼 패드 그룹(BPG-U1-1)을 통하여, 제1 반도체 패키지(SP-1)의 제1 상부-하부 전기 연결 경로(PUL1-1)와 전기적으로 연결될 수 있다. 따라서 제2 반도체 칩(100-2)은 제1 반도체 패키지(SP-1)의 제1 하부 볼 패드 그룹(BPG-L1-1)과 전기적으로 연결될 수 있다.
제1 반도체 패키지(SP-1)의 제1 하부 볼 패드 그룹(BPG-L1-1)이 가지는 하부 볼 패드들(LBP)은 제2 반도체 칩(100-2)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SP-1)의 제2 하부 볼 패드 그룹(BPG-L1-2)이 가지는 하부 볼 패드들(LBP)은 제1 반도체 칩(100-1)의 I/O 단자의 기능을 수행할 수 있다.
따라서 적층 패키지 모듈(1000)은 제1 반도체 칩(100-1)의 I/O 단자의 기능을 수행하는 하부 볼 패드들(LBP), 즉 제2 하부 볼 패드 그룹(BPG-L1-2)이 가지는 하부 볼 패드들(LBP)과, 제2 반도체 칩(100-2)의 I/O 단자의 기능을 수행하는 하부 볼 패드들(LBP), 즉 제1 하부 볼 패드 그룹(BPG-L1-1)이 가지는 하부 볼 패드들(LBP)이 별도로 구비되는 바, 적층 패키지 모듈(1000)이 포함하는 반도체 칩의 개수에 비례하는 증가된 대역폭을 가질 수 있다.
제2 반도체 패키지(SP-2)의 제2 상부 볼 패드 그룹(BPG-U2-2)이 가지는 상부 볼 패드(UBP) 각각은 더미 볼 패드일 수 있다. 제2 반도체 패키지(SP-2)의 제1 상부 볼 패드 그룹(BPG-U1-2)이 가지는 상부 볼 패드들(UBP)은 제2 반도체 패키지(SP-2)의 제1 상부-하부 전기 연결 경로(PUL1-2), 제1 하부 볼 패드 그룹(BPG-L1-2), 및 제2 반도체 패키지(SP-2)의 제1 하부 볼 패드 그룹(BPG-L1-2)에 부착된 패키지 연결 단자들(90)을 통하여 제1 반도체 패키지(SP-1)의 제2 상부 볼 패드 그룹(BPG-U2-1)이 가지는 상부 볼 패드들(UBP)에 전기적으로 연결될 수 있으나, 제1 반도체 패키지(SP-1)의 제2 상부 볼 패드 그룹(BPG-U2-1)이 가지는 상부 볼 패드들(UBP) 각각이 더미 볼 패드이므로, 적층 패키지 모듈(1000)에서, 제2 반도체 패키지(SP-2)의 제1 상부 볼 패드 그룹(BPG-U1-2)이 가지는 상부 볼 패드들(UBP) 각각도 더미 볼 패드일 수 있다.
이후에서는, 반도체 칩이 가지는 복수의 칩 연결 패드와 볼 패드 그룹을 구성하는 볼 패드들 사이의 전기적 연결은 반도체 칩과 볼 패드 그룹 사이의 전기적 연결이라 간략히 표현할 수 있고, 다른 볼 패드 그룹 각각을 구성하는 볼 패드 그룹 사이의 전기적 연결은 다른 볼 패드 그룹 사이의 전기적 연결이라 간략히 표현할 수 있다.
본 발명에 따른 적층 패키지 모듈(1000)은 제1 반도체 패키지(SP-1)와 제2 반도체 패키지(SP-2)가 좌우가 서로 반대가 되도록, 제2 반도체 패키지(SP-2)가 제1 반도체 패키지(SP-1)를 기준으로 수평 방향으로 180도 회전하여 제1 반도체 패키지(SP-1) 상에 적층되어 형성될 수 있다.
적층 패키지 모듈(1000)이 포함하는 제1 반도체 패키지(SP-1)와 제2 반도체 패키지(SP-2), 즉 2개의 반도체 패키지(SP) 각각은, 복수의 상부 볼 패드(UBP) 중 1개의 상부 볼 패드 그룹, 즉 제2 상부 볼 패드 그룹(BPG-U2)은 더미 볼 패드들로만 이루어지고, 복수의 상부 볼 패드(UBP) 중 나머지 상부 볼 패드 그룹, 즉 제1 상부 볼 패드 그룹(BPG-U1), 그리고 복수의 하부 볼 패드(UBP)가 구성하는 하부 볼 패드 그룹들, 즉 제1 하부 볼 패드 그룹(BPG-L1) 및 제2 하부 볼 패드 그룹(BPG-L2)은 모두 리얼 볼 패드들로 이루어질 수 있다.
따라서 2개의 반도체 패키지(SP)가 적층된 본 발명에 따른 적층 패키지 모듈(1000)은, 1개의 반도체 패키지(SP)가 가지는 대역폭 및 용량보다 2배의 대역폭 및 2배의 용량을 가질 수 있다.
대용량을 구현하기 위하여, 복수개의 반도체 칩을 가지는 하나의 반도체 패키지를 형성하는 경우, 복수개의 반도체 칩을 동일 레벨에 배치하는 경우 반도체 패키지의 크기가 상대적으로 크게 증가하는 문제가 있고, 복수개의 반도체 칩을 수직 방향으로 적층하는 경우 대역폭을 증가시키기 어렵거나 제조 비용이 크게 증가하는 문제가 있을 수 있다.
그러나 본 발명에 따른 적층 패키지 모듈(1000)은, 동일한 기능 및 동일한 구조를 가지는 반도체 패키지(SP)들을 적층하므로, 적은 제조 비용으로 쉽게 형성할 수 있으면서, 적층되는 반도체 패키지(SP)의 개수에 비례하여 증가된 대역폭을 가질 수 있다.
도 6은 본 발명의 일 실시 예들에 따른 반도체 패키지 내부의 전기적 연결 경로를 설명하는 단면도이고, 도 7은 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 반도체 칩과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이고, 도 8은 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 상부 재배선층과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이다.
도 6을 참조하면, 반도체 패키지(SPa)는 하부 재배선층(LRLa), 하부 재배선층(LRLa) 상에 배치되는 확장층(FLa), 확장층(FLa) 내에 배치되는 반도체 칩(100), 및 확장층(FLa)과 반도체 칩(100) 상에 배치되는 상부 재배선층(URLa)을 포함할 수 있다. 확장층(FLa)은 반도체 칩(100)의 주위를 포위할 수 있다.
제2 상부 볼 패드 그룹(BPG-U2)과 제1 하부 볼 패드 그룹(BPG-L1)은 제1 상부-하부 전기 연결 경로(PUL1a)를 통하여 전기적으로 연결될 수 있다. 반도체 칩(100)과 제2 하부 볼 패드 그룹(BPG-L2)은 칩-하부 전기 연결 경로(PCLa)를 통하여 전기적으로 연결될 수 있다.
제1 상부 볼 패드 그룹(BPG-U1)은 반도체 칩(100), 제1 하부 볼 패드 그룹(BPG-L1), 및 제2 하부 볼 패드 그룹(BPG-L2)과 전기적으로 연결되지 않는 더미 볼 패드들로 구성될 수 있다.
도 1에 보인 반도체 패키지(SP)의 제1 상부-하부 전기 연결 경로(PUL1)는 수직 방향으로 중첩되는 제1 상부 볼 패드 그룹(BPG-U1)과 제1 하부 볼 패드 그룹(BPG-L1) 사이를 전기적으로 연결할 수 있으나, 도 6에 보인 반도체 패키지(SPa)가 가지는 제1 상부-하부 전기 연결 경로(PUL1a)는 수직 방향으로 중첩되지 않는 제2 상부 볼 패드 그룹(BPG-U2)과 제1 하부 볼 패드 그룹(BPG-L1) 사이를 전기적으로 연결할 수 있다.
본 명세서에서는, 반도체 패키지 내에서 수직 방향으로 중첩되지 않는 상부 볼 패드 그룹과 하부 볼 패드 그룹 사이를 전기적으로 연결하는 상부-하부 전기 연결 경로를 계단식 전기 연결 경로라 호칭할 수 있다.
도 6 및 도 7을 함께 참조하면, 반도체 패키지(SPa)가 포함하는 반도체 칩(100)은 제1 서브 반도체 칩(100a)과 제2 서브 반도체 칩(100b)으로 이루어질 수 있다. 예를 들면, 제1 칩 패드 어레이(CPAa) 및 제2 칩 패드 어레이(CPAb)는 제2 하부 볼 패드 그룹(BPG-L2)과 전기적으로 연결될 수 있다. 별도로 도시하지는 않았으나, 도 2a에 보인 것과 유사하게, 반도체 패키지(SPa)는 1개의 반도체 칩(100)을 포함할 수 있다.
도 6 내지 도 8을 함께 참조하면, 제2 상부 볼 패드 그룹(BPG-U2)과 제1 하부 볼 패드 그룹(BPG-L1)은 제1 상부-하부 전기 연결 경로(PUL1a)를 통하여 전기적으로 연결될 수 있다. 제2 상부 볼 패드 그룹(BPG-U2)과 제2 하부 볼 패드 그룹(BPG-L2)은 전기적으로 연결되지 않을 수 있다. 제2 하부 볼 패드 그룹(BPG-L2)은 칩-하부 전기 연결 경로(PCLa)를 통하여 반도체 칩(100)과 전기적으로 연결될 수 있다. 제1 상부 볼 패드 그룹(BPG-U1)은 더미 볼 패드들로 구성될 수 있다.
도 9는 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 적층 패키지 모듈의 제조 방법과 적층 패키지 모듈 내부의 전기적 연결 경로를 설명하는 단면도이다. 구체적으로, 도 9는 도 6에 보인 반도체 패키지를 가지는 적층 패키지 모듈을 설명하는 단면도이다.
도 6 및 도 9를 함께 참조하면, 제1 반도체 패키지(SPa-1) 상에 제2 반도체 패키지(SPa-2)를 적층하여 적층 패키지 모듈(1000a)을 형성할 수 있다. 제1 반도체 패키지(SPa-1) 및 제2 반도체 패키지(SPa-2) 각각은 도 6에 보인 반도체 패키지(SPa)일 수 있다.
제2 반도체 패키지(SPa-2)는 제1 반도체 패키지(SPa-1)를 기준으로 수평 방향으로 회전되지 않고, 제1 반도체 패키지(SPa-1) 상에 그대로 적층될 수 있다. 즉, 적층 패키지 모듈(1000a)에서, 제1 반도체 패키지(SPa-1)와 제2 반도체 패키지(SPa-2)는 좌우가 동일할 수 있다.
제2 반도체 패키지(SPa-2)의 제1 하부 볼 패드 그룹(BPG-L1-2)에 부착된 패키지 연결 단자들(90)은 제1 반도체 패키지(SPa-1)의 제1 상부 볼 패드 그룹(BPG-U1-1)이 가지는 상부 볼 패드들(UBP)에 부착될 수 있고, 제2 반도체 패키지(SPa-2)의 제2 하부 볼 패드 그룹(BPG-L2-2)에 부착된 패키지 연결 단자들(90)은 제1 반도체 패키지(SPa-1)의 제2 상부 볼 패드 그룹(BPG-U2-1)이 가지는 상부 볼 패드들(UBP)에 부착될 수 있다.
제1 반도체 패키지(SPa-1)의 반도체 칩, 즉 제1 반도체 칩(100-1)은 제1 반도체 패키지(SPa-1)의 칩-하부 전기 연결 경로(PCLa-1)를 통하여 제1 반도체 패키지(SPa-1)의 제2 하부 볼 패드 그룹(BPG-L2-1)과 전기적으로 연결될 수 있다.
제2 반도체 패키지(SPa-2)의 반도체 칩, 즉 제2 반도체 칩(100-2)은 제2 반도체 패키지(SPa-2)의 칩-하부 전기 연결 경로(PCLa-2), 제2 하부 볼 패드 그룹(BPG-L2-2), 제2 반도체 패키지(SPa-2)의 제2 하부 볼 패드 그룹(BPG-L2-2)에 부착된 패키지 연결 단자들(90), 및 제1 반도체 패키지(SPa-1)의 제1 상부 볼 패드 그룹(BPG-U1-1)을 통하여, 제1 반도체 패키지(SPa-1)의 제1 상부-하부 전기 연결 경로(PUL1a-1)와 전기적으로 연결될 수 있다. 따라서 제2 반도체 칩(100-2)은 제1 반도체 패키지(SPa-1)의 제1 하부 볼 패드 그룹(BPG-L1-1)과 전기적으로 연결될 수 있다.
제1 반도체 패키지(SPa-1)의 제1 하부 볼 패드 그룹(BPG-L1-1)이 가지는 하부 볼 패드들(LBP)은 제2 반도체 칩(100-2)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPa-1)의 제2 하부 볼 패드 그룹(BPG-L1-2)이 가지는 하부 볼 패드들(LBP)은 제1 반도체 칩(100-1)의 I/O 단자의 기능을 수행할 수 있다.
본 발명에 따른 적층 패키지 모듈(1000a)은 제1 반도체 패키지(SPa-1) 및 제2 반도체 패키지(SPa-2) 각각이 계단식 전기 연결 경로를 가지므로, 제2 반도체 패키지(SPa-2)가 제1 반도체 패키지(SPa-1)와 좌우가 동일한 채로 제1 반도체 패키지(SPa-1) 상에 적층되어 형성될 수 있다.
도 10은 본 발명의 일 실시 예들에 따른 반도체 패키지 내부의 전기적 연결 경로를 설명하는 단면도이고, 도 11a 및 도 11b 각각은 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 반도체 칩(서브 반도체 칩들)과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이고, 도 12는 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 상부 재배선층과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이다.
도 10을 참조하면, 반도체 패키지(SPb)는 하부 재배선층(LRLb), 하부 재배선층(LRLb) 상에 배치되는 확장층(FLb), 확장층(FLb) 내에 배치되는 반도체 칩(100), 및 확장층(FLb)과 반도체 칩(100) 상에 배치되는 상부 재배선층(URLb)을 포함할 수 있다. 확장층(FLb)은 반도체 칩(100)의 주위를 포위할 수 있다.
하부 재배선층(LRLb)에는 제1 하부 볼 패드 그룹(BPG-L1), 제2 하부 볼 패드 그룹(BPG-L2), 제3 하부 볼 패드 그룹(BPG-L3), 및 제4 하부 볼 패드 그룹(BPG-L4)이 구성될 수 있고, 상부 재배선층(URLb)에는 제1 상부 볼 패드 그룹(BPG-U1), 제2 상부 볼 패드 그룹(BPG-U2), 제3 상부 볼 패드 그룹(BPG-U3), 및 제4 상부 볼 패드 그룹(BPG-U4)이 구성될 수 있다. 하부 재배선층(LRLb)에서, 제1 하부 볼 패드 그룹(BPG-L1), 제2 하부 볼 패드 그룹(BPG-L2), 제3 하부 볼 패드 그룹(BPG-L3), 및 제4 하부 볼 패드 그룹(BPG-L4)은 수평 방향을 따라서 열을 이루며 배치될 수 있다. 상부 재배선층(URLb)에서, 제1 상부 볼 패드 그룹(BPG-U1), 제2 상부 볼 패드 그룹(BPG-U2), 제3 상부 볼 패드 그룹(BPG-U3), 및 제4 상부 볼 패드 그룹(BPG-U4)은 수평 방향을 따라서 열을 이루며 배치될 수 있다.
제1 상부 볼 패드 그룹(BPG-U1)과 제1 하부 볼 패드 그룹(BPG-L1)은 제1 상부-하부 전기 연결 경로(PUL1b)를 통하여 전기적으로 연결될 수 있고, 제2 상부 볼 패드 그룹(BPG-U2)과 제2 하부 볼 패드 그룹(BPG-L2)은 제2 상부-하부 전기 연결 경로(PUL2b)를 통하여 전기적으로 연결될 수 있다. 제3 상부 볼 패드 그룹(BPG-U3)과 제4 하부 볼 패드 그룹(BPG-L4)은 제3 상부-하부 전기 연결 경로(PUL3b)를 통하여 전기적으로 연결될 수 있다. 반도체 칩(100)과 제3 하부 볼 패드 그룹(BPG-L3)은 칩-하부 전기 연결 경로(PCLb)를 통하여 전기적으로 연결될 수 있다.
제4 상부 볼 패드 그룹(BPG-U4)은 반도체 칩(100), 및 하부 재배선층(LRLb)과 전기적으로 연결되지 않는 더미 볼 패드들로 구성될 수 있다.
제1 상부-하부 전기 연결 경로(PUL1b) 및 제2 상부-하부 전기 연결 경로(PUL2b)는 수직 전기 연결 경로일 수 있고, 제3 상부-하부 전기 연결 경로(PUL3b)는 계단식 전기 연결 경로일 수 있다.
도 10 및 도 11a를 함께 참조하면, 반도체 패키지(SPb)는 1개의 반도체 칩(100)을 포함할 수 있다. 복수의 칩 연결 패드(120)는 칩 패드 어레이(CPA)를 구성할 수 있다. 칩 패드 어레이(CPA)는 제3 하부 볼 패드 그룹(BPG-L3)과 전기적으로 연결될 수 있다.
도 10 및 도 11b를 함께 참조하면, 반도체 패키지(SPb)가 포함하는 반도체 칩(100)은 제1 서브 반도체 칩(100a)과 제2 서브 반도체 칩(100b)으로 이루어질 수 있다. 예를 들면, 제1 칩 패드 어레이(CPAa) 및 제2 칩 패드 어레이(CPAb)는 제3 하부 볼 패드 그룹(BPG-L3)과 전기적으로 연결될 수 있다.
도 10 내지 도 12를 함께 참조하면, 제1 상부 볼 패드 그룹(BPG-U1)과 제1 하부 볼 패드 그룹(BPG-L1)은 제1 상부-하부 전기 연결 경로(PUL1b)를 통하여 전기적으로 연결될 수 있다. 제2 상부 볼 패드 그룹(BPG-U2)과 제2 하부 볼 패드 그룹(BPG-L2)은 제2 상부-하부 전기 연결 경로(PUL2b)를 통하여 전기적으로 연결될 수 있다. 제3 상부 볼 패드 그룹(BPG-U3)과 제4 하부 볼 패드 그룹(BPG-L4)은 제3 상부-하부 전기 연결 경로(PUL3b)를 통하여 전기적으로 연결될 수 있다. 제3 하부 볼 패드 그룹(BPG-L3)은 칩-하부 전기 연결 경로(PCLb)를 통하여 반도체 칩(100)과 전기적으로 연결될 수 있다. 제4 상부 볼 패드 그룹(BPG-U4)은 더미 볼 패드들로 구성될 수 있다.
도 13a 및 도 13b는 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 적층 패키지 모듈의 제조 방법과 적층 패키지 모듈 내부의 전기적 연결 경로를 설명하는 단면도들이다.
도 10 및 도 13a를 함께 참조하면, 제1 반도체 패키지(SPb-1) 상에 제2 반도체 패키지(SPb-2)를 적층한다. 제1 반도체 패키지(SPb-1) 및 제2 반도체 패키지(SPb-2) 각각은 도 10에 보인 반도체 패키지(SPb)일 수 있다. 제2 반도체 패키지(SPb-2)는 제1 반도체 패키지(SPb-1)를 기준으로 수평 방향으로 180도 회전하여 제1 반도체 패키지(SPb-1) 상에 적층될 수 있다. 즉, 제1 반도체 패키지(SPb-1)와 제2 반도체 패키지(SPb-2)는 좌우가 서로 반대일 수 있다.
제1 반도체 패키지(SPb-1)의 반도체 칩, 즉 제1 반도체 칩(100-1)은 제1 반도체 패키지(SPb-1)의 칩-하부 전기 연결 경로(PCLb-1)를 통하여 제1 반도체 패키지(SPb-1)의 제3 하부 볼 패드 그룹(BPG-L3-1)과 전기적으로 연결될 수 있다.
제2 반도체 패키지(SPb-2)의 반도체 칩, 즉 제2 반도체 칩(100-2)은 제2 반도체 패키지(SPb-2)의 칩-하부 전기 연결 경로(PCLb-2), 및 제1 반도체 패키지(SPb-1)의 제2 상부-하부 전기 연결 경로(PUL2b-1)을 통하여 제1 반도체 패키지(SPb-1)의 제2 하부 볼 패드 그룹(BPG-L2-1)과 전기적으로 연결될 수 있다.
도 10 및 도 13b를 함께 참조하면, 제1 반도체 패키지(SPb-1) 상에 적층된 제2 반도체 패키지(SPb-2) 상에, 제3 반도체 패키지(SPb-3), 및 제4 반도체 패키지(SPb-4)를 순차적으로 적층하여 적층 패키지 모듈(2000)을 형성한다. 제3 반도체 패키지(SPb-3) 및 제4 반도체 패키지(SPb-4) 각각은 도 10에 보인 반도체 패키지(SPb)일 수 있다. 제3 반도체 패키지(SPb-3)는 제2 반도체 패키지(SPb-2)를 기준으로 수평 방향으로 180도 회전하여 제2 반도체 패키지(SPb-2) 상에 적층될 수 있고, 제4 반도체 패키지(SPb-4)는 제3 반도체 패키지(SPb-3)를 기준으로 수평 방향으로 180도 회전하여 제3 반도체 패키지(SPb-3) 상에 적층될 수 있다. 즉, 적층 패키지 모듈(2000)에서, 제1 반도체 패키지(SPb-1)와 제2 반도체 패키지(SPb-2)는 좌우가 서로 반대일 수 있고, 제2 반도체 패키지(SPb-2)와 제3 반도체 패키지(SPb-3)는 좌우가 서로 반대일 수 있고, 제3 반도체 패키지(SPb-3)와 제4 반도체 패키지(SPb-4)는 좌우가 서로 반대일 수 있다. 따라서, 제1 반도체 패키지(SPb-1)와 제3 반도체 패키지(SPb-3)는 좌우가 동일할 수 있고, 제2 반도체 패키지(SPb-2)와 제4 반도체 패키지(SPb-4)는 좌우가 동일할 수 있고, 제1 반도체 패키지(SPb-1)는 제2 반도체 패키지(SPb-2) 및 제4 반도체 패키지(SPb-4) 각각과 좌우가 서로 반대일 수 있다.
제1 반도체 패키지(SPb-1)의 제1 하부 볼 패드 그룹(BPG-L1-1)이 가지는 하부 볼 패드들(LBP)은 제4 반도체 칩(100-4)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPb-1)의 제2 하부 볼 패드 그룹(BPG-L2-1)이 가지는 하부 볼 패드들(LBP)은 제2 반도체 칩(100-2)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPb-1)의 제3 하부 볼 패드 그룹(BPG-L3-1)이 가지는 하부 볼 패드들(LBP)은 제1 반도체 칩(100-1)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPb-1)의 제4 하부 볼 패드 그룹(BPG-L4-1)이 가지는 하부 볼 패드들(LBP)은 제3 반도체 칩(100-3)의 I/O 단자의 기능을 수행할 수 있다.
본 발명에 따른 적층 패키지 모듈(2000)은 제1 반도체 패키지(SPb-1), 제2 반도체 패키지(SPb-2), 제3 반도체 패키지(SPb-3) 및 제4 반도체 패키지(SPb-4) 각각이 계단식 전기 연결 경로를 가지며, 제2 반도체 패키지(SPb-2)가 제1 반도체 패키지(SPb-1)를 기준으로 수평 방향으로 180도 회전하여 제1 반도체 패키지(SPb-1) 상에 적층될 수 있고, 제3 반도체 패키지(SPb-3)가 제2 반도체 패키지(SPb-2)를 기준으로 수평 방향으로 180도 회전하여 제2 반도체 패키지(SPb-2) 상에 적층될 수 있고, 제4 반도체 패키지(SPb-4)가 제3 반도체 패키지(SPb-3)를 기준으로 수평 방향으로 180도 회전하여 제3 반도체 패키지(SPb-3) 상에 적층될 수 있다.
도 14는 본 발명의 일 실시 예들에 따른 반도체 패키지 내부의 전기적 연결 경로를 설명하는 단면도이고, 도 15는 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 반도체 칩과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이고, 도 16은 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 상부 재배선층과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이다.
도 14를 참조하면, 반도체 패키지(SPc)는 하부 재배선층(LRLc), 하부 재배선층(LRLc) 상에 배치되는 확장층(FLc), 확장층(FLc) 내에 배치되는 반도체 칩(100), 및 확장층(FLc)과 반도체 칩(100) 상에 배치되는 상부 재배선층(URLc)을 포함할 수 있다. 확장층(FLc)은 반도체 칩(100)의 주위를 포위할 수 있다.
하부 재배선층(LRLc)에는 제1 하부 볼 패드 그룹(BPG-L1), 제2 하부 볼 패드 그룹(BPG-L2), 제3 하부 볼 패드 그룹(BPG-L3), 및 제4 하부 볼 패드 그룹(BPG-L4)이 구성될 수 있고, 상부 재배선층(URLc)에는 제1 상부 볼 패드 그룹(BPG-U1), 제2 상부 볼 패드 그룹(BPG-U2), 제3 상부 볼 패드 그룹(BPG-U3), 및 제4 상부 볼 패드 그룹(BPG-U4)이 구성될 수 있다.
제2 상부 볼 패드 그룹(BPG-U2)과 제1 하부 볼 패드 그룹(BPG-L1)은 제1 상부-하부 전기 연결 경로(PUL1c)를 통하여 전기적으로 연결될 수 있고, 제3 상부 볼 패드 그룹(BPG-U3)과 제2 하부 볼 패드 그룹(BPG-L2)은 제2 상부-하부 전기 연결 경로(PUL2c)를 통하여 전기적으로 연결될 수 있고, 제4 상부 볼 패드 그룹(BPG-U4)과 제3 하부 볼 패드 그룹(BPG-L3)은 제3 상부-하부 전기 연결 경로(PUL3c)를 통하여 전기적으로 연결될 수 있다. 반도체 칩(100)과 제4 하부 볼 패드 그룹(BPG-L4)은 칩-하부 전기 연결 경로(PCLc)를 통하여 전기적으로 연결될 수 있다.
제1 상부 볼 패드 그룹(BPG-U1)은 반도체 칩(100), 및 하부 재배선층(LRLc)과 전기적으로 연결되지 않는 더미 볼 패드들로 구성될 수 있다.
제1 상부-하부 전기 연결 경로(PUL1c), 제2 상부-하부 전기 연결 경로(PUL2c), 및 제3 상부-하부 전기 연결 경로(PUL3c)는 계단식 전기 연결 경로일 수 있다.
도 14 및 도 15를 함께 참조하면, 반도체 패키지(SPc)가 포함하는 반도체 칩(100)은 제1 서브 반도체 칩(100a)과 제2 서브 반도체 칩(100b)으로 이루어질 수 있다. 예를 들면, 제1 칩 패드 어레이(CPAa) 및 제2 칩 패드 어레이(CPAb)는 제4 하부 볼 패드 그룹(BPG-L4)과 전기적으로 연결될 수 있다. 별도로 도시하지는 않았으나, 도 11a에 보인 것과 유사하게, 반도체 패키지(SPc)는 1개의 반도체 칩(100)을 포함할 수 있다.
도 14 내지 도 16을 함께 참조하면, 제2 상부 볼 패드 그룹(BPG-U2)과 제1 하부 볼 패드 그룹(BPG-L1)은 제1 상부-하부 전기 연결 경로(PUL1c)를 통하여 전기적으로 연결될 수 있다. 제3 상부 볼 패드 그룹(BPG-U3)과 제2 하부 볼 패드 그룹(BPG-L2)은 제2 상부-하부 전기 연결 경로(PUL2c)를 통하여 전기적으로 연결될 수 있다. 제4 상부 볼 패드 그룹(BPG-U4)과 제3 하부 볼 패드 그룹(BPG-L3)은 제3 상부-하부 전기 연결 경로(PUL3c)를 통하여 전기적으로 연결될 수 있다. 제4 하부 볼 패드 그룹(BPG-L4)은 칩-하부 전기 연결 경로(PCLc)를 통하여 반도체 칩(100)과 전기적으로 연결될 수 있다. 제1 상부 볼 패드 그룹(BPG-U1)은 더미 볼 패드들로 구성될 수 있다.
도 17a 및 도 17b는 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 적층 패키지 모듈의 제조 방법과 적층 패키지 모듈 내부의 전기적 연결 경로를 설명하는 단면도들이다.
도 14 및 도 17a를 함께 참조하면, 제1 반도체 패키지(SPc-1) 상에 제2 반도체 패키지(SPc-2)를 적층한다. 제1 반도체 패키지(SPc-1) 및 제2 반도체 패키지(SPc-2) 각각은 도 14에 보인 반도체 패키지(SPc)일 수 있다. 제2 반도체 패키지(SPc-2)는 제1 반도체 패키지(SPc-1)를 기준으로 수평 방향으로 회전되지 않고 제1 반도체 패키지(SPc-1) 상에 그대로 적층될 수 있다. 즉, 제2 반도체 패키지(SPc-2)는 제1 반도체 패키지(SPc-1)와 좌우가 동일한 채로 제1 반도체 패키지(SPc-1) 상에 적층될 수 있다.
제1 반도체 패키지(SPc-1)의 반도체 칩, 즉 제1 반도체 칩(100-1)은 제1 반도체 패키지(SPc-1)의 칩-하부 전기 연결 경로(PCLc-1)를 통하여 제1 반도체 패키지(SPc-1)의 제4 하부 볼 패드 그룹(BPG-L4-1)과 전기적으로 연결될 수 있다.
제2 반도체 패키지(SPc-2)의 반도체 칩, 즉 제2 반도체 칩(100-2)은 제2 반도체 패키지(SPc-2)의 칩-하부 전기 연결 경로(PCLc-2), 및 제1 반도체 패키지(SPc-1)의 제c 상부-하부 전기 연결 경로(PUL2c-1)을 통하여 제1 반도체 패키지(SPc-1)의 제c 하부 볼 패드 그룹(BPG-Lc-1)과 전기적으로 연결될 수 있다.
도 14 및 도 17b를 함께 참조하면, 제1 반도체 패키지(SPc-1) 상에 적층된 제2 반도체 패키지(SPc-2) 상에, 제3 반도체 패키지(SPc-3), 및 제4 반도체 패키지(SPc-4)를 순차적으로 적층하여 적층 패키지 모듈(2000a)를 형성한다. 제3 반도체 패키지(SPc-3) 및 제4 반도체 패키지(SPc-4) 각각은 도 14에 보인 반도체 패키지(SPc)일 수 있다. 제3 반도체 패키지(SPc-3)는 제2 반도체 패키지(SPc-2)를 기준으로 수평 방향으로 회전되지 않고 제2 반도체 패키지(SPc-2) 상에 적층될 수 있고, 제4 반도체 패키지(SPc-4)는 제3 반도체 패키지(SPc-3)를 기준으로 수평 방향으로 회전되지 않고 제3 반도체 패키지(SPc-3) 상에 적층될 수 있다. 즉, 적층 패키지 모듈(2000a)에서, 제1 반도체 패키지(SPc-1), 제2 반도체 패키지(SPc-2), 제3 반도체 패키지(SPc-3) 및 제4 반도체 패키지(SPc-4)는 좌우가 동일할 수 있다.
제1 반도체 패키지(SPc-1)의 제1 하부 볼 패드 그룹(BPG-L1-1)이 가지는 하부 볼 패드들(LBP)은 제4 반도체 칩(100-4)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPc-1)의 제2 하부 볼 패드 그룹(BPG-L2-1)이 가지는 하부 볼 패드들(LBP)은 제3 반도체 칩(100-3)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPc-1)의 제3 하부 볼 패드 그룹(BPG-L3-1)이 가지는 하부 볼 패드들(LBP)은 제2 반도체 칩(100-2)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPc-1)의 제4 하부 볼 패드 그룹(BPG-L4-1)이 가지는 하부 볼 패드들(LBP)은 제1 반도체 칩(100-1)의 I/O 단자의 기능을 수행할 수 있다.
본 발명에 따른 적층 패키지 모듈(2000a)은 제1 반도체 패키지(SPb-1), 제2 반도체 패키지(SPb-2), 제3 반도체 패키지(SPb-3) 및 제4 반도체 패키지(SPb-4) 각각이 계단식 전기 연결 경로를 가지며, 제1 반도체 패키지(SPc-1), 제2 반도체 패키지(SPc-2), 제3 반도체 패키지(SPc-3) 및 제4 반도체 패키지(SPc-4)가 수평 방향으로 회전되지 않고 순차적으로 적층될 수 있다.
도 18은 본 발명의 일 실시 예들에 따른 반도체 패키지 내부의 전기적 연결 경로를 설명하는 단면도이고, 도 19는 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 반도체 칩과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이고, 도 20은 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 상부 재배선층과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이다.
도 18을 참조하면, 반도체 패키지(SPd)는 하부 재배선층(LRLd), 하부 재배선층(LRLd) 상에 배치되는 확장층(FLd), 확장층(FLd) 내에 배치되는 반도체 칩(100), 및 확장층(FLd)과 반도체 칩(100) 상에 배치되는 상부 재배선층(URLd)을 포함할 수 있다. 확장층(FLd)은 반도체 칩(100)의 주위를 포위할 수 있다.
하부 재배선층(LRLd)에는 제1 하부 볼 패드 그룹(BPG-L1), 제2 하부 볼 패드 그룹(BPG-L2), 제3 하부 볼 패드 그룹(BPG-L3), 제4 하부 볼 패드 그룹(BPG-L4), 제5 하부 볼 패드 그룹(BPG-L5), 제6 하부 볼 패드 그룹(BPG-L6), 제7 하부 볼 패드 그룹(BPG-L7), 및 제8 하부 볼 패드 그룹(BPG-L8)이 구성될 수 있고, 상부 재배선층(URLd)에는 제1 상부 볼 패드 그룹(BPG-U1), 제2 상부 볼 패드 그룹(BPG-U2), 제3 상부 볼 패드 그룹(BPG-U3), 제4 상부 볼 패드 그룹(BPG-U4), 제5 상부 볼 패드 그룹(BPG-U5), 제6 상부 볼 패드 그룹(BPG-U6), 제7 상부 볼 패드 그룹(BPG-U7), 및 제8 상부 볼 패드 그룹(BPG-U8)이 구성될 수 있다. 하부 재배선층(LRLd)에서, 제1 하부 볼 패드 그룹(BPG-L1), 제2 하부 볼 패드 그룹(BPG-L2), 제3 하부 볼 패드 그룹(BPG-L3), 제4 하부 볼 패드 그룹(BPG-L4), 제5 하부 볼 패드 그룹(BPG-L5), 제6 하부 볼 패드 그룹(BPG-L6), 제7 하부 볼 패드 그룹(BPG-L7), 및 제8 하부 볼 패드 그룹(BPG-L8)은 수평 방향을 따라서 열을 이루며 배치될 수 있다. 상부 재배선층(URLd)에서 제1 상부 볼 패드 그룹(BPG-U1), 제2 상부 볼 패드 그룹(BPG-U2), 제3 상부 볼 패드 그룹(BPG-U3), 제4 상부 볼 패드 그룹(BPG-U4), 제5 상부 볼 패드 그룹(BPG-U5), 제6 상부 볼 패드 그룹(BPG-U6), 제7 상부 볼 패드 그룹(BPG-U7), 및 제8 상부 볼 패드 그룹(BPG-U8)은 수평 방향을 따라서 열을 이루며 배치될 수 있다.
제1 상부 볼 패드 그룹(BPG-U1)과 제1 하부 볼 패드 그룹(BPG-L1)은 제1 상부-하부 전기 연결 경로(PUL1d)를 통하여 전기적으로 연결될 수 있고, 제2 상부 볼 패드 그룹(BPG-U2)과 제2 하부 볼 패드 그룹(BPG-L2)은 제2 상부-하부 전기 연결 경로(PUL2d)를 통하여 전기적으로 연결될 수 있고, 제3 상부 볼 패드 그룹(BPG-U3)과 제3 하부 볼 패드 그룹(BPG-L3)은 제3 상부-하부 전기 연결 경로(PUL3d)를 통하여 전기적으로 연결될 수 있고, 제4 상부 볼 패드 그룹(BPG-U4)과 제4 하부 볼 패드 그룹(BPG-L4)은 제4 상부-하부 전기 연결 경로(PUL4d)를 통하여 전기적으로 연결될 수 있다. 반도체 칩(100)과 제5 하부 볼 패드 그룹(BPG-L5)은 칩-하부 전기 연결 경로(PCLd)를 통하여 전기적으로 연결될 수 있다. 제5 상부 볼 패드 그룹(BPG-U5)과 제6 하부 볼 패드 그룹(BPG-L6)은 제5 상부-하부 전기 연결 경로(PUL5d)를 통하여 전기적으로 연결될 수 있고, 제6 상부 볼 패드 그룹(BPG-U6)과 제7 하부 볼 패드 그룹(BPG-L7)은 제6 상부-하부 전기 연결 경로(PUL6d)를 통하여 전기적으로 연결될 수 있고, 제7 상부 볼 패드 그룹(BPG-U7)과 제8 하부 볼 패드 그룹(BPG-L8)은 제7 상부-하부 전기 연결 경로(PUL7d)를 통하여 전기적으로 연결될 수 있다.
제8 상부 볼 패드 그룹(BPG-U8)은 반도체 칩(100), 및 하부 재배선층(LRLd)과 전기적으로 연결되지 않는 더미 볼 패드들로 구성될 수 있다.
제1 상부-하부 전기 연결 경로(PUL1d), 제2 상부-하부 전기 연결 경로(PUL2d), 제3 상부-하부 전기 연결 경로(PUL3d) 및 제4 상부-하부 전기 연결 경로(PUL4d)는 수직 전기 연결 경로일 수 있고, 제5 상부-하부 전기 연결 경로(PUL5d), 제6 상부-하부 전기 연결 경로(PUL6d) 및 제7 상부-하부 전기 연결 경로(PUL7d)는 계단식 전기 연결 경로일 수 있다.
도 18 및 도 19를 함께 참조하면, 반도체 패키지(SPd)가 포함하는 반도체 칩(100)은 제1 서브 반도체 칩(100a)과 제2 서브 반도체 칩(100b)으로 이루어질 수 있다. 예를 들면, 제1 칩 패드 어레이(CPAa) 및 제2 칩 패드 어레이(CPAb)는 제5 하부 볼 패드 그룹(BPG-L5)과 전기적으로 연결될 수 있다. 별도로 도시하지는 않았으나, 도 11a에 보인 것과 유사하게, 반도체 패키지(SPd)는 1개의 반도체 칩(100)을 포함할 수 있다.
도 18 내지 도 20을 함께 참조하면, 제1 상부 볼 패드 그룹(BPG-U1)과 제1 하부 볼 패드 그룹(BPG-L1)은 제1 상부-하부 전기 연결 경로(PUL1d)를 통하여 전기적으로 연결될 수 있다. 제2 상부 볼 패드 그룹(BPG-U2)과 제2 하부 볼 패드 그룹(BPG-L2)은 제2 상부-하부 전기 연결 경로(PUL2d)를 통하여 전기적으로 연결될 수 있다. 제3 상부 볼 패드 그룹(BPG-U3)과 제3 하부 볼 패드 그룹(BPG-L3)은 제3 상부-하부 전기 연결 경로(PUL3d)를 통하여 전기적으로 연결될 수 있다. 제4 상부 볼 패드 그룹(BPG-U4)과 제4 하부 볼 패드 그룹(BPG-L4)은 제4 상부-하부 전기 연결 경로(PUL4d)를 통하여 전기적으로 연결될 수 있다. 제5 하부 볼 패드 그룹(BPG-L5)은 칩-하부 전기 연결 경로(PCLd)를 통하여 반도체 칩(100)과 전기적으로 연결될 수 있다. 제5 상부 볼 패드 그룹(BPG-U5)과 제6 하부 볼 패드 그룹(BPG-L6)은 제5 상부-하부 전기 연결 경로(PUL5d)를 통하여 전기적으로 연결될 수 있다. 제6 상부 볼 패드 그룹(BPG-U6)과 제7 하부 볼 패드 그룹(BPG-L7)은 제6 상부-하부 전기 연결 경로(PUL6d)를 통하여 전기적으로 연결될 수 있다. 제7 상부 볼 패드 그룹(BPG-U7)과 제8 하부 볼 패드 그룹(BPG-L8)은 제7 상부-하부 전기 연결 경로(PUL7d)를 통하여 전기적으로 연결될 수 있다. 제8 상부 볼 패드 그룹(BPG-U8)은 더미 볼 패드들로 구성될 수 있다.
도 21a 내지 도 21c는 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 적층 패키지 모듈의 제조 방법과 적층 패키지 모듈 내부의 전기적 연결 경로를 설명하는 단면도들이다.
도 18 및 도 21a를 함께 참조하면, 제1 반도체 패키지(SPd-1) 상에 제2 반도체 패키지(SPd-2), 제3 반도체 패키지(SPd-3) 및 제4 반도체 패키지(SPd-4)를 순차적으로 적층한다. 제1 반도체 패키지(SPd-1), 제2 반도체 패키지(SPd-2), 제3 반도체 패키지(SPd-3) 및 제4 반도체 패키지(SPd-4) 각각은 도 18에 보인 반도체 패키지(SPd)일 수 있다. 제2 반도체 패키지(SPd-2), 제3 반도체 패키지(SPd-3), 및 제4 반도체 패키지(SPd-4)는 제1 반도체 패키지(SPd-1)를 기준으로 수평 방향으로 회전되지 않고 제1 반도체 패키지(SPd-1) 상에 그대로 순차적으로 적층될 수 있다. 즉, 제2 반도체 패키지(SPd-2), 제3 반도체 패키지(SPd-3), 및 제4 반도체 패키지(SPd-4)는 제1 반도체 패키지(SPd-1)와 좌우가 동일한 채로 제1 반도체 패키지(SPd-1) 상에 순차적으로 적층될 수 있다.
도 18 및 도 21b를 함께 참조하면, 제4 반도체 패키지(SPd-4) 상에 제5 반도체 패키지(SPd-5)를 적층한다. 제5 반도체 패키지(SPd-5)는 도 18에 보인 반도체 패키지(SPd)일 수 있다. 제5 반도체 패키지(SPd-5)는 제1 반도체 패키지(SPd-1), 제2 반도체 패키지(SPd-2), 제3 반도체 패키지(SPd-3) 및 제4 반도체 패키지(SPd-4)를 기준으로 수평 방향으로 180도 회전하여 제4 반도체 패키지(SPd-4) 상에 적층될 수 있다. 즉, 제5 반도체 패키지(SPd-5)는 제1 반도체 패키지(SPd-1), 제2 반도체 패키지(SPd-2), 제3 반도체 패키지(SPd-3) 및 제4 반도체 패키지(SPd-4)와 좌우가 반대일 수 있다.
도 18 및 도 21c를 함께 참조하면, 제5 반도체 패키지(SPd-5) 상에 제6 반도체 패키지(SPd-6), 제7 반도체 패키지(SPd-7) 및 제8 반도체 패키지(SPd-8)를 순차적으로 적층하여 적층 패키지 모듈(3000)를 형성한다. 제6 반도체 패키지(SPd-6), 제7 반도체 패키지(SPd-7) 및 제8 반도체 패키지(SPd-8) 각각은 도 18에 보인 반도체 패키지(SPd)일 수 있다. 제6 반도체 패키지(SPd-6), 제7 반도체 패키지(SPd-7) 및 제8 반도체 패키지(SPd-8)는 제5 반도체 패키지(SPd-5)를 기준으로 수평 방향으로 회전되지 않고 제5 반도체 패키지(SPd-5) 상에 적층될 수 있다. 즉, 적층 패키지 모듈(3000)에서, 제1 반도체 패키지(SPd-1), 제2 반도체 패키지(SPd-2), 제3 반도체 패키지(SPd-3) 및 제4 반도체 패키지(SPd-4)는 좌우가 서로 동일할 수 있고, 제5 반도체 패키지(SPd-5), 제6 반도체 패키지(SPd-6), 제7 반도체 패키지(SPd-7) 및 제8 반도체 패키지(SPd-8)는 좌우가 서로 동일할 수 있고, 제1 반도체 패키지(SPd-1), 제2 반도체 패키지(SPd-2), 제3 반도체 패키지(SPd-3) 및 제4 반도체 패키지(SPd-4)와 제5 반도체 패키지(SPd-5), 제6 반도체 패키지(SPd-6), 제7 반도체 패키지(SPd-7) 및 제8 반도체 패키지(SPd-8)는 좌우가 서로 반대일 수 있다.
제1 반도체 패키지(SPd-1)의 제1 하부 볼 패드 그룹(BPG-L1-1)이 가지는 하부 볼 패드들(LBP)은 제8 반도체 패키지(SPd-8)의 제8 반도체 칩(100-8)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPd-1)의 제2 하부 볼 패드 그룹(BPG-L2-1)이 가지는 하부 볼 패드들(LBP)은 제7 반도체 패키지(SPd-7)의 제7 반도체 칩(100-7)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPd-1)의 제3 하부 볼 패드 그룹(BPG-L3-1)이 가지는 하부 볼 패드들(LBP)은 제6 반도체 패키지(SPd-6)의 제6 반도체 칩(100-6)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPd-1)의 제4 하부 볼 패드 그룹(BPG-L4-1)이 가지는 하부 볼 패드들(LBP)은 제5 반도체 패키지(SPd-5)의 제5 반도체 칩(100-5)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPd-1)의 제5 하부 볼 패드 그룹(BPG-L5-1)이 가지는 하부 볼 패드들(LBP)은 제1 반도체 패키지(SPd-1)의 제1 반도체 칩(100-1)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPd-1)의 제6 하부 볼 패드 그룹(BPG-L6-1)이 가지는 하부 볼 패드들(LBP)은 제2 반도체 패키지(SPd-2)의 제2 반도체 칩(100-2)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPd-1)의 제7 하부 볼 패드 그룹(BPG-L7-1)이 가지는 하부 볼 패드들(LBP)은 제3 반도체 패키지(SPd-3)의 제3 반도체 칩(100-3)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPd-1)의 제8 하부 볼 패드 그룹(BPG-L8-1)이 가지는 하부 볼 패드들(LBP)은 제4 반도체 패키지(SPd-4)의 제4 반도체 칩(100-4)의 I/O 단자의 기능을 수행할 수 있다.
본 발명에 따른 적층 패키지 모듈(3000)은 제1 반도체 패키지(SPd-1), 제2 반도체 패키지(SPd-2), 제3 반도체 패키지(SPd-3), 제4 반도체 패키지(SPd-4), 제5 반도체 패키지(SPd-5), 제6 반도체 패키지(SPd-6), 제7 반도체 패키지(SPd-7), 및 제8 반도체 패키지(SPd-8) 각각이 수직 전기 연결 경로 및 계단식 전기 연결 경로를 가지며, 제1 반도체 패키지(SPd-1), 제2 반도체 패키지(SPd-2), 제3 반도체 패키지(SPd-3) 및 제4 반도체 패키지(SPd-4)가 수평 방향으로 회전되지 않고 순차적으로 적층되고, 제5 반도체 패키지(SPd-5), 제6 반도체 패키지(SPd-6), 제7 반도체 패키지(SPd-7) 및 제8 반도체 패키지(SPd-8)가 제1 반도체 패키지(SPd-1), 제2 반도체 패키지(SPd-2), 제3 반도체 패키지(SPd-3) 및 제4 반도체 패키지(SPd-4)를 기준으로 수평 방향으로 180도 회전하여 제4 반도체 패키지(SPd-4) 상에 순차적으로 적층될 수 있다.
도 22a 및 도 22b는 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 적층 패키지 모듈의 제조 방법과 적층 패키지 모듈 내부의 전기적 연결 경로를 설명하는 단면도들이다.
도 18 및 도 22a를 함께 참조하면, 제1 반도체 패키지(SPd-1) 상에 제2 반도체 패키지(SPd-2)를 적층한다. 제1 반도체 패키지(SPd-1) 및 제2 반도체 패키지(SPd-2) 각각은 도 18에 보인 반도체 패키지(SPd)일 수 있다. 제2 반도체 패키지(SPd-2)는 제1 반도체 패키지(SPd-1)를 기준으로 수평 방향으로 180도 회전하여 제1 반도체 패키지(SPd-1) 상에 적층될 수 있다. 즉, 제1 반도체 패키지(SPd-1)와 제2 반도체 패키지(SPd-2)는 좌우가 서로 반대일 수 있다.
도 18 및 도 22b를 함께 참조하면, 제2 반도체 패키지(SPd-2) 상에 제3 반도체 패키지(SPd-3), 제4 반도체 패키지(SPd-4), 제5 반도체 패키지(SPd-5), 제6 반도체 패키지(SPd-6), 제7 반도체 패키지(SPd-7), 및 제8 반도체 패키지(SPd-8)를 순차적으로 적층하여 적층 패키지 모듈(3000a)을 형성한다. 제3 반도체 패키지(SPd-3), 제4 반도체 패키지(SPd-4), 제5 반도체 패키지(SPd-5), 제6 반도체 패키지(SPd-6), 제7 반도체 패키지(SPd-7), 및 제8 반도체 패키지(SPd-8) 각각은 도 18에 보인 반도체 패키지(SPd)일 수 있다. 제3 반도체 패키지(SPd-3), 제4 반도체 패키지(SPd-4), 제5 반도체 패키지(SPd-5), 제6 반도체 패키지(SPd-6), 제7 반도체 패키지(SPd-7), 및 제8 반도체 패키지(SPd-8) 각각은 제2 반도체 패키지(SPd-2), 제3 반도체 패키지(SPd-3), 제4 반도체 패키지(SPd-4), 제5 반도체 패키지(SPd-5), 제6 반도체 패키지(SPd-6), 및 제7 반도체 패키지(SPd-7) 각각을 기준으로 수평 방향으로 180도 회전하여 제2 반도체 패키지(SPd-2), 제3 반도체 패키지(SPd-3), 제4 반도체 패키지(SPd-4), 제5 반도체 패키지(SPd-5), 제6 반도체 패키지(SPd-6), 및 제7 반도체 패키지(SPd-7) 각각 상에 적층될 수 있다. 즉, 적층 패키지 모듈(3000a)에서 제1 반도체 패키지(SPd-1), 제2 반도체 패키지(SPd-2), 제3 반도체 패키지(SPd-3), 및 제4 반도체 패키지(SPd-4)는 좌우가 서로 동일할 수 있고, 제5 반도체 패키지(SPd-5), 제6 반도체 패키지(SPd-6), 제7 반도체 패키지(SPd-7), 및 제8 반도체 패키지(SPd-8)는 좌우가 서로 동일할 수 있고, 제1 반도체 패키지, 제3 반도체 패키지(SPd-3), 제5 반도체 패키지(SPd-5), 및 제7 반도체 패키지(SPd-7)는 제2 반도체 패키지(SPd-2), 제4 반도체 패키지(SPd-4), 제6 반도체 패키지(SPd-6) 및 제8 반도체 패키지(SPd-8)와 좌우가 반대일 수 있다.
제1 반도체 패키지(SPd-1)의 제1 하부 볼 패드 그룹(BPG-L1-1)이 가지는 하부 볼 패드들(LBP)은 제8 반도체 패키지(SPd-8)의 제8 반도체 칩(100-8)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPd-1)의 제2 하부 볼 패드 그룹(BPG-L2-1)이 가지는 하부 볼 패드들(LBP)은 제6 반도체 패키지(SPd-6)의 제6 반도체 칩(100-6)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPd-1)의 제3 하부 볼 패드 그룹(BPG-L3-1)이 가지는 하부 볼 패드들(LBP)은 제4 반도체 패키지(SPd-4)의 제4 반도체 칩(100-4)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPd-1)의 제4 하부 볼 패드 그룹(BPG-L4-1)이 가지는 하부 볼 패드들(LBP)은 제2 반도체 패키지(SPd-2)의 제2 반도체 칩(100-2)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPd-1)의 제5 하부 볼 패드 그룹(BPG-L5-1)이 가지는 하부 볼 패드들(LBP)은 제1 반도체 패키지(SPd-1)의 제1 반도체 칩(100-1)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPd-1)의 제6 하부 볼 패드 그룹(BPG-L6-1)이 가지는 하부 볼 패드들(LBP)은 제3 반도체 패키지(SPd-3)의 제3 반도체 칩(100-3)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPd-1)의 제7 하부 볼 패드 그룹(BPG-L7-1)이 가지는 하부 볼 패드들(LBP)은 제5 반도체 패키지(SPd-5)의 제5 반도체 칩(100-5)의 I/O 단자의 기능을 수행할 수 있고, 제1 반도체 패키지(SPd-1)의 제8 하부 볼 패드 그룹(BPG-L8-1)이 가지는 하부 볼 패드들(LBP)은 제7 반도체 패키지(SPd-4)의 제7 반도체 칩(100-7)의 I/O 단자의 기능을 수행할 수 있다.
본 발명에 따른 적층 패키지 모듈(3000a)은 제1 반도체 패키지(SPd-1), 제2 반도체 패키지(SPd-2), 제3 반도체 패키지(SPd-3), 제4 반도체 패키지(SPd-4), 제5 반도체 패키지(SPd-5), 제6 반도체 패키지(SPd-6), 제7 반도체 패키지(SPd-7), 및 제8 반도체 패키지(SPd-8) 각각이 수직 전기 연결 경로 및 계단식 전기 연결 경로를 가지며, 제2 반도체 패키지(SPd-2), 제3 반도체 패키지(SPd-3), 제4 반도체 패키지(SPd-4), 제5 반도체 패키지(SPd-5), 제6 반도체 패키지(SPd-6), 제7 반도체 패키지(SPd-7) 및 제8 반도체 패키지(SPd-8)가 교번적으로 수평 방향으로 180도 회전하여 제1 반도체 패키지(SPd-1) 상에 순차적으로 적층될 수 있다.
도 23은 본 발명의 일 실시 예들에 따른 반도체 패키지 내부의 전기적 연결 경로를 설명하는 단면도이고, 도 24a 및 도 24b 각각은 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 반도체 칩(서브 반도체 칩들)과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이고, 도 25는 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 상부 재배선층과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이다.
도 23을 참조하면, 반도체 패키지(SPe)는 하부 재배선층(LRLe), 하부 재배선층(LRLe) 상에 배치되는 확장층(FLe), 확장층(FLe) 내에 배치되는 반도체 칩, 및 확장층(FLe), 및 상기 반도체 칩 상에 배치되는 상부 재배선층(URLe)을 포함할 수 있다. 상기 반도체 칩은 기(odd) 반도체 칩(100-S1)과 우(even) 반도체 칩(100-S2)으로 이루어질 수 있다. 확장층(FLe)은 기 반도체 칩(100-S1)과 우 반도체 칩(100-S2)의 주위를 포위할 수 있다.
하부 재배선층(LRLe)에는 제1 하부 볼 패드 그룹과 제2 하부 볼 패드 그룹이 구성될 수 있고, 상부 재배선층(URLe)에는 제1 상부 볼 패드 그룹과 제2 상부 볼 패드 그룹이 구성될 수 있다. 상기 제1 하부 볼 패드 그룹은 제1 기(odd) 하부 볼 패드 그룹(BPG-L1-S1) 및 제1 우(even) 하부 볼 패드 그룹(BPG-L1-S2)으로 이루어질 수 있고, 상기 제2 하부 볼 패드 그룹은 제2 기 하부 볼 패드 그룹(BPG-L2-S1) 및 제2 우 하부 볼 패드 그룹(BPG-L2-S2)이 구성될 수 있다. 상기 제1 상부 볼 패드 그룹은 제1 기 상부 볼 패드 그룹(BPG-U1-S1) 및 제1 우 상부 볼 패드 그룹(BPG-U1-S2)으로 이루어질 수 있고, 상기 제2 상부 볼 패드 그룹은 제2 기 상부 볼 패드 그룹(BPG-U2-S1) 및 제2 우 상부 볼 패드 그룹(BPG-U2-S2)으로 이루어질 수 있다.
상기 제1 상부 볼 패드 그룹과 상기 제2 하부 볼 패드 그룹은 제1 상부-하부 전기 연결 경로(PUL1e)를 통하여 전기적으로 연결될 수 있다. 제1 상부-하부 전기 연결 경로(PUL1e)는, 제1 기 상부 볼 패드 그룹(BPG-U1-S1)과 제2 기 하부 볼 패드 그룹(BPG-L2-S1)을 전기적으로 연결하는 제1 기 상부-하부 전기 연결 경로(PUL1e-S1), 및 제1 우 상부 볼 패드 그룹(BPG-U1-S2)과 제2 우 하부 볼 패드 그룹(BPG-L2-S2)을 전기적으로 연결하는 제1 우 상부-하부 전기 연결 경로(PUL1e-S2)로 이루어질 수 있다.
상기 반도체 칩과 상기 제1 하부 볼 패드 그룹은 칩-하부 전기 연결 경로(PCLe)를 통하여 전기적으로 연결될 수 있다. 칩-하부 전기 연결 경로(PCLe)는 기 반도체 칩(100-S1)과 제1 기 하부 볼 패드 그룹(BPG-L1-S1)을 전기적으로 연결하는 기 칩-하부 전기 연결 경로(PCLe-S1)과 우 반도체 칩(100-S2)과 제1 우 하부 볼 패드 그룹(BPG-L1-S2)을 전기적으로 연결하는 우 칩-하부 전기 연결 경로(PCLe-S2)으로 이루어질 수 있다. 제2 기 상부 볼 패드 그룹(BPG-U2-S1)과 제2 우 상부 볼 패드 그룹(BPG-U2-S2)로 이루어지는 제2 상부 볼 패드 그룹은 기 반도체 칩(100-S1), 우 반도체 칩(100-S2), 및 하부 재배선층(LRLe)과 전기적으로 연결되지 않는 더미 볼 패드들로 구성될 수 있다.
제1 기 상부-하부 전기 연결 경로(PUL1e-S1), 및 제1 우 상부-하부 전기 연결 경로(PUL1e-S2)는 계단식 전기 연결 경로일 수 있다.
도 23 및 도 24a를 함께 참조하면, 반도체 패키지(SPe)는 기 반도체 칩(100-S1)과 우 반도체 칩(100-S2)을 포함할 수 있다. 기 반도체 칩(100-S1)의 복수의 칩 연결 패드(120)는 기(odd) 칩 패드 어레이(CPA-S1)를 구성할 수 있고, 우 반도체 칩(100-S2)의 복수의 칩 연결 패드(120)는 우(even) 칩 패드 어레이(CPA-S2)를 구성할 수 있다. 기 칩 패드 어레이(CPA-S1)는 제1 기 하부 볼 패드 그룹(BPG-L1-S1)과 전기적으로 연결될 수 있고, 우 칩 패드 어레이(CPA-S2)는 제1 우 하부 볼 패드 그룹(BPG-L1-S2)과 전기적으로 연결될 수 있다.
기 반도체 칩(100-S1)이 가지는 복수의 칩 연결 패드(120)와 제1 기 하부 볼 패드 그룹(BPG-L1-S1)이 가지는 하부 볼 패드들(LBP)은 기 칩-하부 전기 연결 경로(PCLe-S1)를 통하여 전기적으로 연결될 수 있고, 우 반도체 칩(100-S2)이 가지는 복수의 칩 연결 패드(120)와 제1 우 하부 볼 패드 그룹(BPG-L1-S2)이 가지는 하부 볼 패드들(LBP)은 우 칩-하부 전기 연결 경로(PCLe-S2)를 통하여 전기적으로 연결될 수 있고,
도 23 및 도 24b를 함께 참조하면, 반도체 패키지(SPe)가 포함하는 기 반도체 칩(100-S1)은 제1 기 서브 반도체 칩(100a-S1)과 제2 기 서브 반도체 칩(100b-S1)으로 이루어지고, 우 반도체 칩(100-S2)은 제1 우 서브 반도체 칩(100a-S2)과 제2 우 서브 반도체 칩(100b-S2)으로 이루어질 수 있다. 제1 기 서브 반도체 칩(100a-S1)의 복수의 칩 연결 패드(120)는 제1 기 칩 패드 어레이(CPAa-S1)를 구성할 수 있고, 제2 기 서브 반도체 칩(100b-S1)의 복수의 칩 연결 패드(120)는 제2 기 칩 패드 어레이(CPAb-S1)를 구성할 수 있고, 제1 우 서브 반도체 칩(100a-S2)의 복수의 칩 연결 패드(120)는 제1 우 칩 패드 어레이(CPAa-S2)를 구성할 수 있고, 제2 우 서브 반도체 칩(100b-S2)의 복수의 칩 연결 패드(120)는 제2 우 칩 패드 어레이(CPAb-S2)를 구성할 수 있다.
도 23 내지 도 25를 함께 참조하면, 제1 기 상부 볼 패드 그룹(BPG-U1-S1)이 가지는 상부 볼 패드들(UBP)과 제2 기 하부 볼 패드 그룹(BPG-L2-S1)이 가지는 하부 볼 패드들(LBP)은 제1 기 상부-하부 전기 연결 경로(PUL1e-S1)를 통하여 전기적으로 연결될 수 있다. 제1 우 상부 볼 패드 그룹(BPG-U1-S2)이 가지는 상부 볼 패드들(UBP)과 제2 우 하부 볼 패드 그룹(BPG-L2-S2)이 가지는 하부 볼 패드들(LBP)은 제1 우 상부-하부 전기 연결 경로(PUL1e-S2)를 통하여 전기적으로 연결될 수 있다.
기 반도체 칩(100-S1)과 제1 기 하부 볼 패드 그룹(BPG-L1-S1)은 기 칩-하부 전기 연결 경로(PCLe-S1)를 통하여 전기적으로 연결될 수 있고, 우 반도체 칩(100-S2)과 제1 우 하부 볼 패드 그룹(BPG-L1-S2)은 우 칩-하부 전기 연결 경로(PCLe-S2)을 통하여 전기적으로 연결될 수 있다.
제2 기 상부 볼 패드 그룹(BPG-U2-S1) 및 제2 우 상부 볼 패드 그룹(BPG-U2-S2)가 가지는 상부 볼 패드(UBP) 각각은 더미 볼 패드일 수 있다.
도 26은 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 적층 패키지 모듈의 제조 방법과 적층 패키지 모듈 내부의 전기적 연결 경로를 설명하는 단면도이다.
도 23 내지 도 26을 함께 참조하면, 제1 반도체 패키지(SPe-1) 상에 제2 반도체 패키지(SPe-2)를 적층하여 적층 패키지 모듈(4000)을 형성한다. 제1 반도체 패키지(SPe-1) 및 제2 반도체 패키지(SPe-2) 각각은 도 23에 보인 반도체 패키지(SPe)일 수 있다. 일부 실시 예에서, 제2 반도체 패키지(SPe-2)는 제1 반도체 패키지(SPe-1)를 기준으로 수평 방향으로 회전되지 않고 제1 반도체 패키지(SPe-1) 상에 적층될 수 있다. 다른 일부 실시 예에서, 제2 반도체 패키지(SPe-2)는 제1 반도체 패키지(SPe-1)를 기준으로 수평 방향으로 180도 회전하여 제1 반도체 패키지(SPe-1) 상에 적층될 수 있다.
제1 반도체 패키지(SPe-1)의 제1 기 하부 볼 패드 그룹(BPG-L1-S1) 및 제1 우 하부 볼 패드 그룹(BPG-L1-S2) 각각이 가지는 하부 볼 패드들(LBP)은 제1 반도체 패키지(SPe-1)가 포함하는 제1 기 반도체 칩(100-1-S1) 및 제1 우 반도체 칩(100-1-S2) 각각의 I/O 단자의 기능을 수행할 수 있다.
일부 실시 예에서, 제1 반도체 패키지(SPe-1)의 제2 기 하부 볼 패드 그룹(BPG-L2-S1) 및 제2 우 하부 볼 패드 그룹(BPG-L2-S2) 각각이 가지는 하부 볼 패드들(LBP)은 제2 반도체 패키지(SPe-2)가 포함하는 제2 기 반도체 칩(100-2-S1) 및 제2 우 반도체 칩(100-S-S2) 각각의 I/O 단자의 기능을 수행할 수 있다. 다른 일부 실시 예에서, 제1 반도체 패키지(SPe-1)의 제2 기 하부 볼 패드 그룹(BPG-L2-S1) 및 제2 우 하부 볼 패드 그룹(BPG-L2-S2) 각각이 가지는 하부 볼 패드들(LBP)은 제2 반도체 패키지(SPb-2)가 포함하는 제2 우 반도체 칩(100-2-S2) 및 제2 기 반도체 칩(100-2-S1) 각각의 I/O 단자의 기능을 수행할 수 있다.
도 27은 본 발명의 일 실시 예들에 따른 반도체 패키지 내부의 전기적 연결 경로를 설명하는 단면도이고, 도 28은 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 반도체 칩과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이고, 도 29는 본 발명의 일 실시 예들에 따른 반도체 패키지가 가지는 상부 재배선층과 하부 재배선층 사이의 전기적 연결 경로를 설명하는 평면도이다.
도 27을 참조하면, 반도체 패키지(SPf)는 하부 재배선층(LRLf), 하부 재배선층(LRLf) 상에 배치되는 확장층(FLf), 확장층(FLf) 내에 배치되는 반도체 칩, 및 확장층(FLf), 및 상기 반도체 칩 상에 배치되는 상부 재배선층(URLf)을 포함할 수 있다. 상기 반도체 칩은 기 반도체 칩(100-S1)과 우 반도체 칩(100-S2)으로 이루어질 수 있다. 확장층(FLf)은 기 반도체 칩(100-S1)과 우 반도체 칩(100-S2)의 주위를 포위할 수 있다.
하부 재배선층(LRLf)에는 제1 하부 볼 패드 그룹, 제2 하부 볼 패드 그룹, 제3 하부 볼 패드 그룹, 및 제4 하부 볼 패드 그룹이 구성될 수 있고, 상부 재배선층(URLf)에는 제1 상부 볼 패드 그룹, 제2 상부 볼 패드 그룹, 제3 상부 볼 패드 그룹, 및 제4 상보 볼 패드 그룹이 구성될 수 있다. 상기 제1 하부 볼 패드 그룹, 상기 제2 하부 볼 패드 그룹, 상기 제3 하부 볼 패드 그룹, 그리고 상기 제4 하부 볼 패드 그룹 각각은 제1 기 하부 볼 패드 그룹(BPG-L1-S1)과 제1 우 하부 볼 패드 그룹(BPG-L1-S2), 제2 기 하부 볼 패드 그룹(BPG-L2-S1)과 제2 우 하부 볼 패드 그룹(BPG-L2-S2), 제3 기 하부 볼 패드 그룹(BPG-L3-S1)과 제3 우 하부 볼 패드 그룹(BPG-L3-S2), 그리고 제4 기 하부 볼 패드 그룹(BPG-L4-S1)과 제4 우 하부 볼 패드 그룹(BPG-L4-S2)으로 이루어질 수 있다. 상기 제1 상부 볼 패드 그룹, 상기 제2 상부 볼 패드 그룹, 상기 제3 상부 볼 패드 그룹, 그리고 제4 상부 볼 패드 그룹 각각은 제1 기 상부 볼 패드 그룹(BPG-U1-S1)과 제1 우 상부 볼 패드 그룹(BPG-U1-S2), 제2 기 상부 볼 패드 그룹(BPG-U2-S1)과 제2 우 상부 볼 패드 그룹(BPG-U2-S2), 제3 기 상부 볼 패드 그룹(BPG-U3-S1)과 제3 우 상부 볼 패드 그룹(BPG-U3-S2), 그리고 제4 기 상부 볼 패드 그룹(BPG-U4-S1)과 제4 우 상부 볼 패드 그룹(BPG-U4-S2)으로 이루어질 수 있다.
상기 제1 상부 볼 패드 그룹과 상기 제2 하부 볼 패드 그룹은 제1 상부-하부 전기 연결 경로(PUL1f)를 통하여 전기적으로 연결될 수 있고, 상기 제2 상부 볼 패드 그룹과 상기 제3 하부 볼 패드 그룹은 제2 상부-하부 전기 연결 경로(PUL2f)를 통하여 전기적으로 연결될 수 있고, 상기 제3 상부 볼 패드 그룹과 상기 제4 하부 볼 패드 그룹은 제3 상부-하부 전기 연결 경로(PUL3f)를 통하여 전기적으로 연결될 수 있다. 제1 상부-하부 전기 연결 경로(PUL1f)는 제1 기 상부-하부 전기 연결 경로(PUL1f-S1)와 제1 우 상부-하부 전기 연결 경로(PUL1f-S2)로 이루어질 수 있고, 제2 상부-하부 전기 연결 경로(PUL2f)는 제2 기 상부-하부 전기 연결 경로(PUL2f-S1)와 제2 우 상부-하부 전기 연결 경로(PUL2f-S2)로 이루어질 수 있고, 제3 상부-하부 전기 연결 경로(PUL3f)는 제3 기 상부-하부 전기 연결 경로(PUL3f-S1)와 제3 우 상부-하부 전기 연결 경로(PUL3f-S2)로 이루어질 수 있다.
제4 기 상부 볼 패드 그룹(BPG-U4-S1)과 제4 우 상부 볼 패드 그룹(BPG-U4-S2)로 이루어지는 제4 상부 볼 패드 그룹은 기 반도체 칩(100-S1), 우 반도체 칩(100-S2), 및 하부 재배선층(LRLf)과 전기적으로 연결되지 않는 더미 볼 패드들로 구성될 수 있다.
제1 기 상부-하부 전기 연결 경로(PUL1e-S1), 제1 우 상부-하부 전기 연결 경로(PUL1e-S2), 제2 기 상부-하부 전기 연결 경로(PUL2f-S1), 제2 우 상부-하부 전기 연결 경로(PUL2f-S2), 제3 기 상부-하부 전기 연결 경로(PUL3f-S1), 및 제3 우 상부-하부 전기 연결 경로(PUL3f-S2)는 계단식 전기 연결 경로일 수 있다.
도 27 및 도 28를 함께 참조하면, 반도체 패키지(SPf)가 포함하는 기 반도체 칩(100-S1)은 제1 기 서브 반도체 칩(100a-S1)과 제2 기 서브 반도체 칩(100b-S1)으로 이루어지고, 우 반도체 칩(100-S2)은 제1 우 서브 반도체 칩(100a-S2)과 제2 우 서브 반도체 칩(100b-S2)으로 이루어질 수 있다.
상기 반도체 칩과 상기 제1 하부 볼 패드 그룹은 칩-하부 전기 연결 경로(PCLf)를 통하여 전기적으로 연결될 수 있다. 칩-하부 전기 연결 경로(PCLf)는 기 반도체 칩(100-S1)과 제1 기 하부 볼 패드 그룹(BPG-L1-S1)을 전기적으로 연결하는 기 칩-하부 전기 연결 경로(PCLf-S1)과 우 반도체 칩(100-S2)과 제1 우 하부 볼 패드 그룹(BPG-L1-S2)을 전기적으로 연결하는 우 칩-하부 전기 연결 경로(PCLf-S2)으로 이루어질 수 있다.
도 28 내지 도 29를 함께 참조하면, 상기 제1 하부 볼 패드 그룹, 상기 제2 하부 볼 패드 그룹, 상기 제3 하부 볼 패드 그룹, 그리고 상기 제4 하부 볼 패드 그룹 각각은 제1 기 하부 볼 패드 그룹(BPG-L1-S1)과 제1 우 하부 볼 패드 그룹(BPG-L1-S2), 제2 기 하부 볼 패드 그룹(BPG-L2-S1)과 제2 우 하부 볼 패드 그룹(BPG-L2-S2), 제3 기 하부 볼 패드 그룹(BPG-L3-S1)과 제3 우 하부 볼 패드 그룹(BPG-L3-S2), 그리고 제4 기 하부 볼 패드 그룹(BPG-L4-S1)과 제4 우 하부 볼 패드 그룹(BPG-L4-S2)으로 이루어질 수 있다. 상기 제1 상부 볼 패드 그룹, 상기 제2 상부 볼 패드 그룹, 상기 제3 상부 볼 패드 그룹, 그리고 제4 상부 볼 패드 그룹 각각은 제1 기 상부 볼 패드 그룹(BPG-U1-S1)과 제1 우 상부 볼 패드 그룹(BPG-U1-S2), 제2 기 상부 볼 패드 그룹(BPG-U2-S1)과 제2 우 상부 볼 패드 그룹(BPG-U2-S2), 제3 기 상부 볼 패드 그룹(BPG-U3-S1)과 제3 우 상부 볼 패드 그룹(BPG-U3-S2), 그리고 제4 기 상부 볼 패드 그룹(BPG-U4-S1)과 제4 우 상부 볼 패드 그룹(BPG-U4-S2)으로 이루어질 수 있다.
제1 기 상부 볼 패드 그룹(BPG-U1-S1)과 제1 우 상부 볼 패드 그룹(BPG-U1-S2), 그리고 제2 기 하부 볼 패드 그룹(BPG-L2-S1)과 제2 우 하부 볼 패드 그룹(BPG-L2-S2)은 제1 기 상부-하부 전기 연결 경로(PUL1f-S1), 그리고 제1 우 상부-하부 연결 경로(PUL1f-S2)를 통하여 전기적으로 연결될 수 있고, 제2 기 상부 볼 패드 그룹(BPG-U2-S1)과 제2 우 상부 볼 패드 그룹(BPG-U2-S2), 그리고 제3 기 하부 볼 패드 그룹(BPG-L3-S1)과 제3 우 하부 볼 패드 그룹(BPG-L3-S2)은 제2 기 상부-하부 전기 연결 경로(PUL2f-S1), 그리고 제2 우 상부-하부 연결 경로(PUL2f-S2)를 통하여 전기적으로 연결될 수 있고, 제3 기 상부 볼 패드 그룹(BPG-U3-S1)과 제3 우 상부 볼 패드 그룹(BPG-U3-S2), 그리고 제4 기 하부 볼 패드 그룹(BPG-L4-S1)과 제4 우 하부 볼 패드 그룹(BPG-L4-S2)은 제3 기 상부-하부 전기 연결 경로(PUL3f-S1), 그리고 제3 우 상부-하부 연결 경로(PUL3f-S2)를 통하여 전기적으로 연결될 수 있다.
제4 기 상부 볼 패드 그룹(BPG-U4-S1)과 제4 우 상부 볼 패드 그룹(BPG-U4-S2)은 기 반도체 칩(100-S1), 우 반도체 칩(100-S2), 및 하부 재배선층(LRLf)과 전기적으로 연결되지 않는 더미 볼 패드들로 구성될 수 있다.
도 30은 본 발명의 일 실시 예들에 따른 반도체 패키지를 가지는 적층 패키지 모듈의 제조 방법과 적층 패키지 모듈 내부의 전기적 연결 경로를 설명하는 단면도이다.
도 28 내지 도 30을 함께 참조하면, 제1 반도체 패키지(SPf-1) 상에 제2 반도체 패키지(SPf-2), 제3 반도체 패키지(SPf-3) 및 제4 반도체 패키지(SPf-4)를 순차적으로 적층하여 적층 패키지 모듈(5000)을 형성한다. 제1 반도체 패키지(SPf-1), 제2 반도체 패키지(SPf-2), 제3 반도체 패키지(SPf-3) 및 제4 반도체 패키지(SPf-4) 각각은 도 28에 보인 반도체 패키지(SPe)일 수 있다. 일부 실시 예에서, 제2 반도체 패키지(SPe-2)는 제1 반도체 패키지(SPe-f)를 기준으로 수평 방향으로 180도 회전하여 제1 반도체 패키지(SPe-1) 상에 적층될 수 있다. 다른 일부 실시 예에서, 제2 반도체 패키지(SPe-2)는 제1 반도체 패키지(SPe-1)를 기준으로 수평 방향으로 회전되지 않고 제1 반도체 패키지(SPe-1) 상에 적층될 수 있다.
제1 반도체 패키지(SPf-1)의 제1 기 하부 볼 패드 그룹(BPG-L1-S1) 및 제1 우 하부 볼 패드 그룹(BPG-L1-S2) 각각이 가지는 하부 볼 패드들(LBP)은 제1 반도체 패키지(SPf-1)가 포함하는 제1 기 반도체 칩(100-1-S1) 및 제1 우 반도체 칩(100-1-S2) 각각의 I/O 단자의 기능을 수행할 수 있다. 제1 반도체 패키지(SPf-1)의 제2 기 하부 볼 패드 그룹(BPG-L2-S1) 및 제2 우 하부 볼 패드 그룹(BPG-L2-S2) 각각이 가지는 하부 볼 패드들(LBP)은 제2 반도체 패키지(SPb-2)가 포함하는 제2 기 반도체 칩(100-2-S1) 및 제2 우 반도체 칩(100-S-S2) 각각의 I/O 단자의 기능을 수행할 수 있다. 제1 반도체 패키지(SPf-1)의 제3 기 하부 볼 패드 그룹(BPG-L3-S1) 및 제3 우 하부 볼 패드 그룹(BPG-L3-S2) 각각이 가지는 하부 볼 패드들(LBP)은 제3 반도체 패키지(SPf-3)가 포함하는 제3 기 반도체 칩(100-3-S1) 및 제3 우 반도체 칩(100-3-S2) 각각의 I/O 단자의 기능을 수행할 수 있다. 제1 반도체 패키지(SPf-1)의 제4 기 하부 볼 패드 그룹(BPG-L4-S1) 및 제4 우 하부 볼 패드 그룹(BPG-L4-S2) 각각이 가지는 하부 볼 패드들(LBP)은 제4 반도체 패키지(SPf-4)가 포함하는 제4 기 반도체 칩(100-4-S1) 및 제4 우 반도체 칩(100-4-S2) 각각의 I/O 단자의 기능을 수행할 수 있다.
별도로 도시하지는 않았으나, 도 1 내지 도 5를 통하여 설명한 반도체 패키지(SP) 및 이를 포함하는 적층 패키지 모듈(1000)이 가지는 하부 재배선층(LRL), 확장층(FL) 및 상부 재배선층(URL)이 도 4a 내지 도 4d를 통하여 설명한 하부 재배선층(200, 200a), 확장층(150, 160), 및 상부 재배선층(300, 300a)과 같이 형성될 수 있는 것처럼, 도 6 내지 도 30을 통하여 설명한 반도체 패키지(SPa, SPb, SPc, SPd, SPe, SPf) 및 이를 포함하는 적층 패키지 모듈(1000a, 2000, 2000a, 3000, 3000a, 4000, 5000)이 가지는 하부 재배선층(LRLa, LRLb, LRLc, LRLd, LRLe, LRLf), 확장층(FLa, FLb, FLc, FLd, FLe, FLf), 및 상부 재배선층(URLa, URLb, URLc, URLd, URLe, URLf) 또한, 도 4a 내지 도 4d를 통하여 설명한 하부 재배선층(200, 200a), 확장층(150, 160), 및 상부 재배선층(300, 300a)과 유사하게 형성될 수 있다.
도 31은 본 발명의 일 실시 예들에 따른 적층 패키지 모듈을 가지는 시스템을 나타내는 평면 배치도이다.
도 31을 참조하면, 시스템(10000)은 시스템 보드(50) 상에 부착되는 메인 반도체 칩(10) 및 적어도 하나의 적층 패키지 모듈(20)을 포함할 수 있다. 메인 반도체 칩(10)은 예를 들면, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다. 적층 패키지 모듈(20)은 도 1 내지 도 30을 통하여 설명한 적층 패키지 모듈(1000, 1000a, 2000, 2000a, 3000, 3000a, 4000, 5000) 중 어느 하나일 수 있다. 시스템 보드(50)는 예를 들면, 인쇄회로기판(printed circuit board, PCB)일 수 있다.
메인 반도체 칩(10)은 복수의 PHY(physical layer, 12)를 가질 수 있다. 메인 반도체 칩(10)은 적어도 하나의 적층 패키지 모듈(20)이 포함하는 복수의 반도체 패키지(22) 각각에 대응하는 복수의 PHY(12)를 가질 수 있다. 복수의 반도체 패키지(22) 각각은 도 1 내지 도 30을 통하여 설명한 반도체 패키지(SP, SPa, SPb, SPc, SPd, SPe, SPf) 중 어느 하나일 수 있다. 메인 반도체 칩(10)이 가지는 각 PHY(12)와 적어도 하나의 적층 패키지 모듈(20)이 포함하는 각 반도체 패키지(22)는 독자적인 통신 경로(30)를 통하여 입출력(I/O)을 수행할 수 있다.
따라서 시스템(10000) 내에서, 메인 반도체 칩(10)은 적어도 하나의 적층 패키지 모듈(20)이 포함하는 반도체 패키지(22)의 개수에 비례하는 증가된 대역폭을 가질 수 있다.
도 1 내지 도 31을 통하여, 본 발명에 따른 적층 패키지 모듈은 2개, 4개, 또는 8개의 반도체 패키지를 포함하는 것으로 도시되었으나, 이는 예시적으로 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 상부 재배선층이 가지는 복수의 상부 볼 패드 그룹 중 하나가 더미 볼 패드들로 이루어지고, 하부 재배선층이 가지는 복수의 하부 볼 패드 그룹 중 하나가 반도체 칩과 전기적으로 연결되며, 복수의 상부 볼 패드 그룹 중 나머지 상부 볼 패드 그룹과 복수의 하부 볼 패드 그룹 중 나머지 하부 볼 패드 그룹이 전기적으로 연결되는 반도체 패키지를 3개, 5개, 6개, 7개, 또는 9개 이상 포함하도록, 적층 패키지 모듈을 구성하는 것 또한 당업자에게 자명하다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 1b, 1c, 22, SP, SPa, SPb, SPc, SPd, SPe, SPf : 반도체 패키지, LBP : 하부 볼 패드, LRL, LRLa, LRLb, LRLc, LRLd, LRLe, LRLf : 하부 재배선층, UBP : 상부 볼 패드, URL, URLa, URLb, URLc, URLd, URLe, URLf : 상부 재배선층, PCL, PCLa, PCLb, PCLc, PCLd, PCLe, PCLf : 칩-하부 전기 연결 경로, PUL1, PUL1a, PUL1b, PUL1c, PUL1d, PUL1e, PUL1f : 제1 상부-하부 전기 연결 경로, 100 : 반도체 칩, 20, 1000, 1000a, 2000, 2000a, 3000, 3000a, 4000, 5000 : 적층 패키지 모듈, 10000 : 시스템

Claims (20)

  1. 적어도 2개의 하부 볼 패드 그룹을 구성하는 복수의 하부 볼 패드를 가지는 하부 재배선층;
    상기 하부 재배선층 상에 배치되는 반도체 칩;
    상기 하부 재배선층 상에서 상기 반도체 칩을 감싸는 확장층; 및
    상기 반도체 칩 및 상기 확장층 상에 배치되며, 상기 적어도 2개의 하부 볼 패드 그룹과 동일한 개수의 적어도 2개의 상부 볼 패드 그룹을 구성하는 복수의 상부 볼 패드를 가지는 상부 재배선층;을 포함하며,
    상기 적어도 2개의 하부 볼 패드 그룹 중 하나는 칩-하부 전기 연결 경로를 통하여 상기 반도체 칩과 전기적으로 연결되고, 상기 복수의 상부 볼 패드 중 상기 적어도 2개의 상부 볼 패드 그룹 중 하나를 구성하는 상부 볼 패드들 각각은 더미 볼 패드이고,
    상기 적어도 2개의 하부 볼 패드 그룹 중 나머지와 상기 적어도 2개의 상부 볼 패드 그룹 중 나머지는 상부-하부 전기 연결 경로를 통하여 서로 전기적으로 연결되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 상부-하부 전기 연결 경로는, 수직 방향으로 서로 중첩되는 상기 상부 볼 패드 그룹과 상기 하부 볼 패드 그룹 사이를 전기적으로 연결하는 수직 전기 연결 경로인 것을 특징으로 하는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 상부-하부 전기 연결 경로는, 수직 방향으로 중첩되지 않는 상기 상부 볼 패드 그룹과 상기 하부 볼 패드 그룹 사이를 전기적으로 연결하는 계단식 전기 연결 경로인 것을 특징으로 하는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 적어도 2개의 하부 볼 패드 그룹은 제1 하부 볼 패드 그룹 및 제2 하부 볼 패드 그룹을 포함하고, 상기 적어도 2개의 상부 볼 패드 그룹은 상기 제1 하부 볼 패드 그룹 및 상기 하부 제2 볼 패드 그룹 각각과 수직 방향으로 서로 중첩되는 제1 상부 볼 패드 그룹과 제2 상부 볼 패드 그룹을 포함하며,
    상기 제1 하부 볼 패드 그룹과 상기 제1 상부 볼 패드 그룹은 상기 상부-하부 전기 연결 경로를 통하여 전기적으로 연결되고, 상기 복수의 상부 볼 패드 중 상기 제2 상부 볼 패드 그룹을 구성하는 상부 볼 패드들 각각은 더미 볼 패드인 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 적어도 2개의 하부 볼 패드 그룹은 제1 하부 볼 패드 그룹 및 제2 하부 볼 패드 그룹을 포함하고, 상기 적어도 2개의 상부 볼 패드 그룹은 상기 제1 하부 볼 패드 그룹 및 상기 하부 제2 볼 패드 그룹 각각과 수직 방향으로 서로 중첩되는 제1 상부 볼 패드 그룹과 제2 상부 볼 패드 그룹을 포함하며,
    상기 제1 하부 볼 패드 그룹과 상기 제2 상부 볼 패드 그룹은 상기 상부-하부 전기 연결 경로를 통하여 전기적으로 연결되고, 상기 복수의 상부 볼 패드 중 상기 제1 상부 볼 패드 그룹을 구성하는 상부 볼 패드들 각각은 더미 볼 패드인 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 적어도 2개의 하부 볼 패드 그룹은 제1 하부 볼 패드 그룹, 제2 하부 볼 패드 그룹, 제3 하부 볼 패드 그룹, 및 제4 하부 볼 패드 그룹을 포함하고, 상기 적어도 2개의 상부 볼 패드 그룹은 상기 제1 하부 볼 패드 그룹, 상기 제2 하부 볼 패드 그룹, 상기 제3 하부 볼 패드 그룹, 및 상기 제4 하부 볼 패드 그룹 각각과 수직 방향으로 서로 중첩되는 제1 상부 볼 패드 그룹, 제2 상부 볼 패드 그룹, 제3 상부 볼 패드 그룹, 및 제4 상부 볼 패드 그룹을 포함하고,
    상기 상부-하부 전기 연결 경로는 상기 제1 하부 볼 패드 그룹과 상기 제1 상부 볼 패드 그룹을 전기적으로 연결하는 제1 상부-하부 전기 연결 경로, 상기 제2 하부 볼 패드 그룹과 상기 제2 상부 볼 패드 그룹을 전기적으로 연결하는 제2 상부-하부 전기 연결 경로, 및 상기 제4 하부 볼 패드 그룹과 상기 제3 상부 볼 패드 그룹제3 상부-하부 전기 연결 경로를 포함하고,
    상기 반도체 칩과 상기 제3 하부 볼 패드 그룹은 상기 칩-하부 전기 연결 경로를 통하여 전기적으로 연결되며, 상기 복수의 상부 볼 패드 중 상기 제4 상부 볼 패드 그룹을 구성하는 상부 볼 패드들 각각은 더미 볼 패드인 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 적어도 2개의 하부 볼 패드 그룹은 제1 하부 볼 패드 그룹, 제2 하부 볼 패드 그룹, 제3 하부 볼 패드 그룹, 및 제4 하부 볼 패드 그룹을 포함하고, 상기 적어도 2개의 상부 볼 패드 그룹은 상기 제1 하부 볼 패드 그룹, 상기 제2 하부 볼 패드 그룹, 상기 제3 하부 볼 패드 그룹, 및 상기 제4 하부 볼 패드 그룹 각각과 수직 방향으로 서로 중첩되는 제1 상부 볼 패드 그룹, 제2 상부 볼 패드 그룹, 제3 상부 볼 패드 그룹, 및 제4 상부 볼 패드 그룹을 포함하고,
    상기 상부-하부 전기 연결 경로는 상기 제1 하부 볼 패드 그룹과 상기 제2 상부 볼 패드 그룹을 전기적으로 연결하는 제1 상부-하부 전기 연결 경로, 상기 제2 하부 볼 패드 그룹과 상기 제3 상부 볼 패드 그룹을 전기적으로 연결하는 제2 상부-하부 전기 연결 경로, 및 상기 제3 하부 볼 패드 그룹과 상기 제4 상부 볼 패드 그룹제3 상부-하부 전기 연결 경로를 포함하고,
    상기 반도체 칩과 상기 제4 하부 볼 패드 그룹은 상기 칩-하부 전기 연결 경로를 통하여 전기적으로 연결되며, 상기 복수의 상부 볼 패드 중 상기 제1 상부 볼 패드 그룹을 구성하는 상부 볼 패드들 각각은 더미 볼 패드인 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 적어도 2개의 하부 볼 패드 그룹은 제1 하부 볼 패드 그룹, 제2 하부 볼 패드 그룹, 제3 하부 볼 패드 그룹, 제4 하부 볼 패드 그룹, 제5 하부 볼 패드 그룹, 제6 하부 볼 패드 그룹, 제7 하부 볼 패드 그룹, 및 제8 하부 볼 패드 그룹을 포함하고, 상기 적어도 2개의 상부 볼 패드 그룹은 상기 제1 하부 볼 패드 그룹, 상기 제2 하부 볼 패드 그룹, 상기 제3 하부 볼 패드 그룹, 상기 제4 하부 볼 패드 그룹, 상기 제5 하부 볼 패드 그룹, 상기 제6 하부 볼 패드 그룹, 상기 제7 하부 볼 패드 그룹, 및 상기 제8 하부 볼 패드 그룹 각각과 수직 방향으로 서로 중첩되는 제1 상부 볼 패드 그룹, 제2 상부 볼 패드 그룹, 제3 상부 볼 패드 그룹, 제4 상부 볼 패드 그룹, 제5 상부 볼 패드 그룹, 제6 상부 볼 패드 그룹, 제7 상부 볼 패드 그룹, 및 제8 상부 볼 패드 그룹을 포함하고,
    상기 상부-하부 전기 연결 경로는 상기 제1 하부 볼 패드 그룹과 상기 제1 상부 볼 패드 그룹을 전기적으로 연결하는 제1 상부-하부 전기 연결 경로, 상기 제2 하부 볼 패드 그룹과 상기 제2 상부 볼 패드 그룹을 전기적으로 연결하는 제2 상부-하부 전기 연결 경로, 상기 제3 하부 볼 패드 그룹과 상기 제3 상부 볼 패드 그룹을 전기적으로 연결하는 제3 상부-하부 전기 연결 경로, 상기 제4 하부 볼 패드 그룹과 상기 제4 상부 볼 패드 그룹을 전기적으로 연결하는 제4 상부-하부 전기 연결 경로, 상기 제6 하부 볼 패드 그룹과 상기 제5 상부 볼 패드 그룹을 전기적으로 연결하는 제5 상부-하부 전기 연결 경로, 상기 제7 하부 볼 패드 그룹과 상기 제6 상부 볼 패드 그룹을 전기적으로 연결하는 제6 상부-하부 전기 연결 경로, 및 상기 제8 하부 볼 패드 그룹과 상기 제7 상부 볼 패드 그룹을 전기적으로 연결하는 제7 상부-하부 전기 연결 경로를 포함하고,
    상기 반도체 칩과 상기 제5 하부 볼 패드 그룹은 상기 칩-하부 전기 연결 경로를 통하여 전기적으로 연결되며, 상기 복수의 상부 볼 패드 중 상기 제8 상부 볼 패드 그룹을 구성하는 상부 볼 패드들 각각은 더미 볼 패드인 것을 특징으로 하는 반도체 패키지.
  9. 제1 반도체 패키지, 및 상기 제1 반도체 패키지 상에 적층되는 제2 반도체 패키지를 포함하는 복수개의 반도체 패키지를 포함하며,
    상기 복수개의 반도체 패키지 각각은
    제1 하부 볼 패드 그룹 및 제2 하부 볼 패드 그룹을 포함하는 복수의 하부 볼 패드 그룹을 구성하는 복수의 하부 볼 패드를 가지는 하부 재배선층; 상기 하부 재배선층 상에 배치되는 반도체 칩; 상기 하부 재배선층 상에서 상기 반도체 칩을 감싸는 확장층; 및 상기 반도체 칩 및 상기 확장층 상에 배치되며, 제1 상부 볼 패드 그룹 및 제2 상부 볼 패드 그룹을 포함하는 복수개의 상부 볼 패드 그룹을 구성하는 복수의 상부 볼 패드를 가지는 상부 재배선층;을 포함하고,
    상기 제1 하부 볼 그룹과 상기 제1 상부 볼 패드 그룹은 제1 상부-하부 전기 연결 경로를 통하여 전기적으로 연결되고, 상기 복수개의 상부 볼 패드 중 상기 제2 상부 볼 패드 그룹을 구성하는 상부 볼 패드들 각각은 더미 볼 패드인 적층 패키지 모듈.
  10. 제9 항에 있어서,
    상기 제1 반도체 패키지 및 상기 제2 반도체 패키지 각각에서, 상기 제1 하부 볼 패드 그룹과 상기 제1 상부 볼 패드 그룹은 수직 방향으로 서로 중첩되는 것을 특징으로 하는 적층 패키지 모듈.
  11. 제10 항에 있어서,
    상기 제2 하부 볼 패드 그룹은 칩-하부 전기 연결 경로를 통하여 상기 반도체 칩과 전기적으로 연결되고,
    상기 제1 반도체 패키지의 상기 제1 상부 볼 패드 그룹 및 상기 제2 상부 볼 패드 그룹 각각은, 상기 제2 반도체 패키지의 상기 제2 하부 볼 패드 그룹 및 상기 제1 하부 볼 패드 그룹 각각과 수직 방향으로 서로 중첩되는 것을 특징으로 하는 적층 패키지 모듈.
  12. 제10 항에 있어서,
    상기 복수개의 반도체 패키지는, 상기 제2 반도체 패키지 상에 순차적으로 적층되는 제3 반도체 패키지 및 제4 반도체 패키지를 더 포함하고,
    상기 복수개의 반도체 패키지 각각의 상기 복수의 하부 볼 패드 그룹은 제3 하부 볼 패드 그룹 및 제4 하부 볼 패드 그룹을 더 포함하고, 상기 복수개의 반도체 패키지 각각의 상기 복수의 상부 볼 패드 그룹은 제3 상부 볼 패드 그룹 및 제4 상부 볼 패드 그룹을 더 포함하고,
    상기 복수개의 반도체 패키지 각각에서, 상기 제3 하부 볼 패드 그룹은 칩-하부 전기 연결 경로를 통하여 전기적으로 연결되고,
    상기 제2 하부 볼 그룹과 상기 제3 상부 볼 패드 그룹은 제2 상부-하부 전기 연결 경로를 통하여 전기적으로 연결되고, 상기 제4 하부 볼 그룹과 상기 제4 상부 볼 패드 그룹은 제3 상부-하부 전기 연결 경로를 통하여 전기적으로 연결되고,
    상기 제1 반도체 패키지, 상기 제2 반도체 패키지, 및 상기 제3 반도체 패키지의 상기 제1 상부 볼 패드 그룹, 상기 제3 상부 볼 패드 그룹, 및 상기 제4 상부 볼 패드 그룹 각각은, 상기 제2 반도체 패키지, 상기 제3 반도체 패키지, 및 상기 제4 반도체 패키지의 상기 제4 하부 볼 패드 그룹, 상기 제3 하부 볼 패드 그룹, 및 상기 제2 하부 볼 패드 그룹 각각과 수직 방향으로 서로 중첩되는 것을 특징으로 하는 적층 패키지 모듈.
  13. 제12 항에 있어서,
    상기 복수개의 반도체 패키지 각각에서, 상기 제1 하부 볼 패드 그룹과 상기 제1 상부 볼 패드 그룹, 상기 제2 하부 볼 패드 그룹과 상기 제3 상부 볼 패드 그룹, 그리고 상기 제3 하부 볼 패드 그룹과 상기 제4 상부 볼 패드 그룹은 수직 방향으로 서로 중첩되는 것을 특징으로 하는 적층 패키지 모듈.
  14. 제9 항에 있어서,
    상기 제1 반도체 패키지 및 상기 제2 반도체 패키지 각각에서, 상기 제1 하부 볼 패드 그룹과 상기 제1 상부 볼 패드 그룹은 수직 방향으로 서로 중첩되지 않는 것을 특징으로 하는 적층 패키지 모듈.
  15. 제14 항에 있어서,
    상기 제2 하부 볼 패드 그룹은 칩-하부 전기 연결 경로를 통하여 상기 반도체 칩과 전기적으로 연결되고,
    상기 제1 반도체 패키지의 상기 제1 상부 볼 패드 그룹 및 상기 제2 상부 볼 패드 그룹 각각은, 상기 제2 반도체 패키지의 상기 제2 하부 볼 패드 그룹 및 상기 제1 하부 볼 패드 그룹 각각과 수직 방향으로 서로 중첩되는 것을 특징으로 하는 적층 패키지 모듈.
  16. 제14 항에 있어서,
    상기 복수개의 반도체 패키지는, 상기 제2 반도체 패키지 상에 순차적으로 적층되는 제3 반도체 패키지 및 제4 반도체 패키지를 더 포함하고,
    상기 복수개의 반도체 패키지 각각의 상기 복수의 하부 볼 패드 그룹은 제3 하부 볼 패드 그룹 및 제4 하부 볼 패드 그룹을 더 포함하고, 상기 복수개의 반도체 패키지 각각의 상기 복수의 상부 볼 패드 그룹은 제3 상부 볼 패드 그룹 및 제4 상부 볼 패드 그룹을 더 포함하고,
    상기 복수개의 반도체 패키지 각각에서, 상기 제4 하부 볼 패드 그룹은 칩-하부 전기 연결 경로를 통하여 전기적으로 연결되고,
    상기 제2 하부 볼 그룹과 상기 제3 상부 볼 패드 그룹은 제2 상부-하부 전기 연결 경로를 통하여 전기적으로 연결되고, 상기 제3 하부 볼 그룹과 상기 제4 상부 볼 패드 그룹은 제3 상부-하부 전기 연결 경로를 통하여 전기적으로 연결되고,
    상기 제1 반도체 패키지, 상기 제2 반도체 패키지, 및 상기 제3 반도체 패키지의 상기 제1 상부 볼 패드 그룹, 상기 제3 상부 볼 패드 그룹, 및 상기 제4 상부 볼 패드 그룹 각각은, 상기 제2 반도체 패키지, 상기 제3 반도체 패키지, 및 상기 제4 반도체 패키지의 상기 제2 하부 볼 패드 그룹, 상기 제3 하부 볼 패드 그룹, 및 상기 제4 하부 볼 패드 그룹 각각과 수직 방향으로 서로 중첩되는 것을 특징으로 하는 적층 패키지 모듈.
  17. 제16 항에 있어서,
    상기 복수개의 반도체 패키지 각각에서, 상기 제2 하부 볼 패드 그룹과 상기 제1 상부 볼 패드 그룹, 상기 제3 하부 볼 패드 그룹과 상기 제3 상부 볼 패드 그룹, 그리고 상기 제4 하부 볼 패드 그룹과 상기 제4 상부 볼 패드 그룹은 수직 방향으로 서로 중첩되는 것을 특징으로 하는 적층 패키지 모듈.
  18. 순차적으로 적층되는 제1 반도체 패키지, 제2 반도체 패키지, 제3 반도체 패키지, 및 제4 반도체 패키지를 포함하며,
    상기 제1 반도체 패키지, 상기 제2 반도체 패키지, 상기 제3 반도체 패키지, 및 상기 제4 반도체 패키지 각각은,
    제1 하부 볼 패드 그룹, 제2 하부 볼 패드 그룹, 제3 하부 볼 패드 그룹, 및 제4 하부 볼 패드 그룹을 포함하는 복수의 하부 볼 패드 그룹을 구성하는 복수의 하부 볼 패드를 가지는 하부 재배선층; 상기 하부 재배선층 상에 배치되는 반도체 칩; 상기 하부 재배선층 상에서 상기 반도체 칩을 감싸는 확장층; 및 상기 반도체 칩 및 상기 확장층 상에 배치되며, 제1 상부 볼 패드 그룹, 제2 상부 볼 패드 그룹, 제3 상부 볼 패드 그룹, 및 제4 상부 볼 패드 그룹을 포함하는 복수개의 상부 볼 패드 그룹을 구성하는 복수의 상부 볼 패드를 가지는 상부 재배선층;을 포함하고,
    상기 제1 하부 볼 그룹과 상기 제1 상부 볼 패드 그룹은 제1 상부-하부 전기 연결 경로를 통하여 전기적으로 연결되고, 상기 제2 하부 볼 그룹과 상기 제2 상부 볼 패드 그룹은 제2 상부-하부 전기 연결 경로를 통하여 전기적으로 연결되고, 상기 제3 하부 볼 패드 그룹과 상기 반도체 칩은 칩-하부 전기 연결 경로를 통하여 전기적으로 연결되고, 상기 제4 하부 볼 그룹과 상기 제3 상부 볼 패드 그룹은 제3 상부-하부 전기 연결 경로를 통하여 전기적으로 연결되고,
    상기 복수개의 상부 볼 패드 중 상기 제4 상부 볼 패드 그룹을 구성하는 상부 볼 패드들 각각은 더미 볼 패드인 적층 패키지 모듈.
  19. 제18 항에 있어서,
    상기 제1 반도체 패키지, 상기 제2 반도체 패키지, 상기 제3 반도체 패키지, 및 상기 제4 반도체 패키지 각각에서, 상기 제1 하부 볼 패드 그룹과 상기 제1 상부 볼 패드 그룹, 상기 제2 하부 볼 패드 그룹과 상기 제2 상부 볼 패드 그룹, 상기 제3 하부 볼 패드 그룹과 상기 제3 상부 볼 패드 그룹, 그리고 상기 제4 하부 볼 패드 그룹과 상기 제4 상부 볼 패드 그룹은 수직 방향으로 서로 중첩되고,
    상기 제1 반도체 패키지, 상기 제2 반도체 패키지, 및 상기 제3 반도체 패키지의 상기 제1 상부 볼 패드 그룹, 상기 제2 상부 볼 패드 그룹, 상기 제3 상부 볼 패드 그룹, 및 상기 제4 상부 볼 패드 그룹 각각은, 상기 제2 반도체 패키지, 상기 제3 반도체 패키지, 및 상기 제4 반도체 패키지의 상기 제4 하부 볼 패드 그룹, 상기 제3 하부 볼 패드 그룹, 상기 제2 하부 볼 패드 그룹, 및 상기 제1 하부 볼 패드 그룹 각각과 수직 방향으로 서로 중첩되는 것을 특징으로 하는 적층 패키지 모듈.
  20. 제18 항에 있어서,
    상기 제1 반도체 패키지, 상기 제2 반도체 패키지, 상기 제3 반도체 패키지, 및 상기 제4 반도체 패키지 각각에서,
    상기 확장층은, 상기 하부 재배선층과 상기 상부 재배선층을 전기적으로 연결하는 복수의 도전성 연결 구조물, 및 상기 복수의 도전성 연결 구조물과 상기 반도체 칩을 감싸는 충전부로 이루어지는 것을 특징으로 하는 적층 패키지 모듈.
KR1020200078801A 2020-06-26 2020-06-26 반도체 패키지, 및 이를 가지는 적층 패키지 모듈 KR20220000753A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200078801A KR20220000753A (ko) 2020-06-26 2020-06-26 반도체 패키지, 및 이를 가지는 적층 패키지 모듈
US17/160,878 US11769762B2 (en) 2020-06-26 2021-01-28 Semiconductor package and stacked package module including the same
CN202110470779.3A CN113851467A (zh) 2020-06-26 2021-04-28 半导体封装和包括半导体封装的堆叠式封装模块
US18/447,535 US20230387090A1 (en) 2020-06-26 2023-08-10 Semiconductor package and stacked package module including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200078801A KR20220000753A (ko) 2020-06-26 2020-06-26 반도체 패키지, 및 이를 가지는 적층 패키지 모듈

Publications (1)

Publication Number Publication Date
KR20220000753A true KR20220000753A (ko) 2022-01-04

Family

ID=78972935

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200078801A KR20220000753A (ko) 2020-06-26 2020-06-26 반도체 패키지, 및 이를 가지는 적층 패키지 모듈

Country Status (3)

Country Link
US (2) US11769762B2 (ko)
KR (1) KR20220000753A (ko)
CN (1) CN113851467A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115332226A (zh) * 2022-10-14 2022-11-11 北京华封集芯电子有限公司 基于陶瓷中介层的封装结构及其制作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101501739B1 (ko) 2008-03-21 2015-03-11 삼성전자주식회사 반도체 패키지 제조 방법
KR20120036407A (ko) 2010-10-08 2012-04-18 하나 마이크론(주) 적층 반도체 패키지 및 이의 제조 방법
US10050004B2 (en) * 2015-11-20 2018-08-14 Deca Technologies Inc. Fully molded peripheral package on package device
KR101362715B1 (ko) 2012-05-25 2014-02-13 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
US20150282367A1 (en) * 2014-03-27 2015-10-01 Hans-Joachim Barth Electronic assembly that includes stacked electronic components
WO2018097410A1 (ko) 2016-11-28 2018-05-31 주식회사 네패스 신뢰성을 가지는 반도체 패키지 및 이의 제조방법
KR102508552B1 (ko) 2018-04-30 2023-03-10 에스케이하이닉스 주식회사 쓰루 몰드 비아를 포함하는 스택 패키지
US11239217B2 (en) * 2020-03-30 2022-02-01 Nanya Technology Corporation Semiconductor package including a first sub-package stacked atop a second sub-package
KR20220000273A (ko) * 2020-06-25 2022-01-03 삼성전자주식회사 반도체 패키지
KR20220027537A (ko) * 2020-08-27 2022-03-08 삼성전자주식회사 팬-아웃 타입 반도체 패키지

Also Published As

Publication number Publication date
CN113851467A (zh) 2021-12-28
US20210407971A1 (en) 2021-12-30
US11769762B2 (en) 2023-09-26
US20230387090A1 (en) 2023-11-30

Similar Documents

Publication Publication Date Title
JP5587216B2 (ja) バンプレス・ビルド・アップ・レイヤ（ｂｂｕｌ）を使用したパッケージオンパッケージ
CN111223829A (zh) 半导体封装
KR20210110008A (ko) 반도체 패키지
TWI725902B (zh) 半導體封裝結構及其製造方法
US10141255B2 (en) Circuit boards and semiconductor packages including the same
US11710673B2 (en) Interposer and semiconductor package including the same
US20230138813A1 (en) Semiconductor package
US20210257305A1 (en) Semiconductor package, and package on package having the same
US20230387090A1 (en) Semiconductor package and stacked package module including the same
CN114765165A (zh) 封装件及其形成方法
JP2014096547A (ja) 半導体装置及びその製造方法
EP4333033A1 (en) Semiconductor package and package-on-package having the same
CN112992862A (zh) 中介层和具有中介层的半导体封装件
KR20210152721A (ko) 반도체 패키지
KR20240021039A (ko) 반도체 패키지
KR20230037987A (ko) 반도체 패키지
KR20220020716A (ko) 배선 구조물 및 이를 포함하는 반도체 칩
TWI831749B (zh) 封裝件基板及其製造方法
US20240040806A1 (en) Semiconductor package
US20220384325A1 (en) Semiconductor package and method for fabricating the same
US20220367331A1 (en) Semiconductor package
US20230178469A1 (en) Semiconductor package including interposer
US20230402358A1 (en) Semiconductor package and method of manufacturing the same
US20220392843A1 (en) Semiconductor package
KR20230140258A (ko) 반도체 패키지, 및 이를 가지는 패키지 온 패키지

Legal Events

Date Code Title Description
A201 Request for examination