KR20230037987A - 반도체 패키지 - Google Patents

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KR20230037987A
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cooling
interposer
semiconductor
semiconductor chip
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김승환
김정주
김종완
박준우
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Abstract

본 발명의 기술적 사상에 따르면 반도체 패키지가 제공된다. 상기 반도체 패키지는, 패키지 기판; 하부 보호층을 포함하는 인터포저; 상기 패키지 기판과 상기 인터포저를 연결하는 도전성 커넥터들; 상기 패키지 기판과 상기 인터포저 사이에 개재된 반도체 칩; 상기 반도체 칩 및 상기 인터포저 사이에 개재되고 원기둥 형상을 갖는 냉각 패치들을 포함하되, 상기 냉각 패치들 각각은 상기 도전성 커넥터들과 동일한 물질을 포함하고, 상기 냉각 패치들 각각의 높이는 상기 냉각 패치들 각각의 직경 이하이며, 및 상기 냉각 패치들 각각의 열 전도율은 상기 하부 보호층의 열 전도율보다 더 크다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 복수의 반도체 칩들을 포함하는 반도체 패키지에 관한 것이다.
지난 수십 년 동안, 기술, 소재 및 제조 공정의 발견으로 인해 컴퓨팅 파워와 무선 통신 기술이 급속도로 발전해 왔다. 이에 따라 고성능 트랜지스터의 고 직접 구현이 가능하게 되었고, 집적화의 속도는 무어의 법칙에 따라 약 18 개월마다 두 배로 증가했다. 시스템의 경박 단소화 및 전력 효율화는 반도체 제조업의 지속적인 목표이며, 경제적, 물리적 공정 한계에 다다른 현 시점에서는 시스템을 패키지 내부에 구현하는 시스템 패키징이 유효한 해결 수단으로 제시되고 있다.
시스템 패키징 기술의 예로, 로직 회로와 메모리 회로의 집적, 센서 패키징, MEMS(Micro Electro Mechanical Systems)와 CMOS 로직 회로의 이종 집적 등이 있다. 시스템 패키징은 폼 팩터의 감소뿐만 아니라 고 신뢰성, 저 전력 소비, 및 저 제조 비용의 달성을 가능하게 한다. 최근 이러한 고집적화로 인해, 반도체 패키지에서 발생하는 많은 열을 효율적으로 냉각시키는 방법에 대한 연구가 계속되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상에 따르면 반도체 패키지가 제공된다. 상기 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상에 배치되고 하부 패드 및 상기 하부 패드들을 노출시키는 개구들을 포함하는 하부 보호층을 포함하는 인터포저; 상기 패키지 기판과 상기 인터포저를 연결하는 도전성 커넥터들; 상기 패키지 기판과 상기 인터포저 사이에 개재된 반도체 칩; 상기 반도체 칩 및 상기 인터포저 사이에 개재되고 원기둥 형상을 갖는 냉각 패치들; 및 상기 도전성 커넥터들, 상기 반도체 칩 및 상기 냉각 패치들을 커버하는 절연성 충전재를 포함하되, 상기 냉각 패치들 각각의 높이는 상기 냉각 패치들 각각의 직경 이하이며, 상기 냉각 패치들 각각의 열 전도율은 상기 하부 보호층의 열 전도율보다 더 크다.
예시적인 실시예들에 따르면, 반도체 패키지가 제공된다. 상기 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상에 배치되고 베이스 절연층 및 베이스 절연층을 관통하는 TSV(Through Silicon Via)들을 포함하는 인터포저; 상기 패키지 기판과 상기 인터포저를 연결하는 도전성 커넥터들; 상기 패키지 기판과 상기 인터포저 사이에 개재된 반도체 칩; 및 상기 반도체 칩 및 상기 인터포저 사이에 개재되고 원기둥 형상을 갖는 냉각 패치들;을 포함하되, 상기 냉각 패치들 각각의 높이는 상기 냉각 패치들 각각의 직경 이하이며, 및 상기 냉각 패치들 각각의 열 전도율은 10 W/(m·K) 내지 100 W/(m·K)의 범위에 있다.
예시적인 실시예들에 따르면, 반도체 패키지가 제공된다. 상기 반도체 패키지는, 절연층, 수평 방향으로 연장되는 재배선 패턴들, 상기 절연층을 사이에 두고 상기 재배선 패턴들과 이격된 상부 재배선 패드들 및 상기 재배선 패턴들과 상기 재배선 패드들을 연결하는 재배선 비아들을 포함하는 재배선 층; 상기 재배선 층 상에 배치된 반도체 칩; 상기 반도체 칩을 사이에 두고 상기 재배선 층과 이격된 인터포저; 상기 반도체 칩 및 상기 인터포저 각각에 접하는 냉각 패치들; 및 반도체 칩 및 상기 냉각 패치들을 커버하는 절연성 충전재를 포함하되, 상기 냉각 패치들은 솔더 물질을 포함하고 동전 형상을 갖는다.
예시적인 실시예들에 따르면, 반도체 패키지의 제조 방법이 제공된다. 상기 방법은, 반도체 칩이 실장된 패키지 기판에 제1 도전성 커넥터들을 제공하고, 인터포저에 제2 도전성 커넥터들 및 냉각 솔더들을 제공하는 단계; 상기 냉각 솔더들을 성형하여 냉각 패치들을 형성하는 단계; 상기 제1 및 제2 도전성 커넥터들을 결합시킴으로써, 상기 인터포저와 패키지 기판을 결합하는 단계; 및 상기 인터포저와 상기 패키지 기판 사이의 공간에 플럭스 세정 공정을 수행하는 단계; 상기 반도체 칩, 상기 도전성 커넥터들 및 상기 냉각 패치들을 커버하는 절연성 충전재를 제공하는 단계를 포함하되, 상기 냉각 패치들의 열 전도율은 10 W/(m·K) 내지 100 W/(m·K)의 범위에 있고, 및 상기 냉각 패치들은 동전 형상을 갖는다.
본 발명의 예시적인 실시예들에 따르면, 반도체 칩과 인터포저 사이에 냉각 패치들을 배치함으로써, 반도체 패키지의 방열 효율을 제고할 수 있다.
본 발명의 예시적인 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 않은 다른 효과들은 이하의 설명으로부터 본 개시의 예시적인 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적인 실시예들을 실시함에 따른 의도하지 않은 효과들 역시 본 개시의 예시적인 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1a는 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1b는 냉각 패치들의 배열을 설명하기 위한 평면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2b는 냉각 패치들 및 절연성 패치들의 배열을 설명하기 위한 평면도이다.
도 3은 다른 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4는 다른 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 5는 다른 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다.
도 7 내지 도 11은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 12은 본 개시의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 13a는 다른 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 13b는 도 13a의 절단선 AA-AA'를 따라 취한 단면도이다.
이하, 첨부한 도면을 참조하여 본 개시의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a는 예시적인 실시예들에 따른 반도체 패키지(10)를 설명하기 위한 단면도이다.
도 1b는 냉각 패치들(140)의 배열을 설명하기 위한 평면도이다. 도 1b에서, 이해의 편의를 위해 반도체 칩(120) 및 냉각 패치들(140) 이외의 요소들은 생략되었다.
도 1 및 도 1b를 참조하면, 반도체 패키지(10)는 패키지 기판(110), 반도체 칩(120), 냉각 패치들(140), 도전성 커넥터들(150), 절연성 충전재(160), 인터포저(170), 수동 소자들(180), 및 외부 접속 단자들(190)을 포함할 수 있다.
여기서 패키지 기판(110)의 상면에 평행하고 서로 수직한 두 방향을 각각 X 방향 및 Y 방향으로 정의하고, 패키지 기판(110)의 상면에 수직한 방향을 Z 방향으로 정의한다. 별다른 언급이 없는 한, 방향에 대한 상기의 정의는 이하 도면들에서도 동일하다.
패키지 기판(110)은 예를 들면, 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다. 패키지 기판(110)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함하는 기판 베이스(111)를 포함할 수 있다. 또한, 패키지 기판(110)은 기판 베이스(111)의 하면 상에 배치된 하부 패드들(116) 및 기판 베이스(111)의 상면에 배치된 제1 및 제2 상부 패드들(117, 118)을 포함할 수 있다. 상기 기판 베이스(111)는 제1 및 제2 상부 패드들(117, 118), 및 하부 패드들(116) 중 적어도 어느 하나와 전기적으로 연결되도록 구성된 도전성 패턴들(112) 및 도전성 비아들(113)을 포함할 수 있다.
도전성 패턴들(112)은 패키지 기판(110) 내에서 수평 방향(예컨대, X 방향 및/또는 Y방향)으로 연장될 수 있고, 도전성 비아들(113)은 패키지 기판(110) 내에서 수직 방향(예컨대, Z 방향)으로 연장될 수 있다. 도전성 비아들(113) 각각은 상부 보호층(115)으로부터 하부 보호층(114)을 향해 테이퍼드될 수 있다.
기판 베이스(111)의 상면 상에 상부 보호층(115)이 형성될 수 있고, 기판 베이스(111)의 하면 상에 하부 보호층(114)이 형성될 수 있다. 하부 보호층(114) 에 하부 패드들(116)을 노출시키기 위한 하부 개구들이 형성될 수 있고, 상부 보호층(115)에 제1 및 제2 상부 패드들(117, 118)을 노출시키기 위한 개구들이 형성될 수 있다. 상부 보호층(115) 및 하부 보호층(114)은 예를 들어, 솔더 레지스트를 포함할 수 있다.
도전성 패턴들(112), 도전성 비아들(113), 하부 패드들(116) 및 제1 및 제2 상부 패드들(117, 118)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다.
제1 상부 패드들(117)에 도전성 커넥터들(150)이 부착될 수 있고, 제2 상부 패드들(118)에 칩 연결 범프들(131)이 부착될 수 있다. 칩 연결 범프들(131) 각각은 마이크로 범프일 수 있다.
하부 패드들(116)에 접속 단자들(190)이 부착될 수 있다. 접속 단자들(190)은 하부 보호층(114)의 상기 하부 개구들을 통해 하부 패드들(116)에 연결될 수 있다. 접속 단자들(190)은 예를 들면, 솔더 볼일 수 있다. 접속 단자들(190)은 반도체 패키지(10)와 외부 장치 사이에 전기적 연결을 제공할 수 있다.
반도체 칩(120)은 패키지 기판(110) 상에 실장될 수 있다. 반도체 칩(120)은 패키지 기판(110)과 인터포저(170) 사이에 개재될 수 있다. 반도체 칩(120)은 서로 반대된 활성면 및 비활성면을 가지는 반도체 기판을 포함할 수 있고, 상기 반도체 기판의 활성면에 형성된 반도체 소자층을 포함할 수 있다. 반도체 칩(120)은 서로 반대된 하면 및 상면을 포함할 수 있다. 반도체 칩(120) 상기 하면 상에 배치된 칩 패드들(121)을 포함할 수 있다.
반도체 패키지(10)는 팬 아웃 반도체 패키지일 수 있다. 즉, 반도체 칩(120)의 수평 폭 및 수평 면적은 패키지 기판(110)의 수평 폭 및 수평 면적보다 작은 값을 가질 수 있다.
반도체 칩(120)의 상기 하면은 상기 반도체 기판의 상기 활성면에 인접한 표면이고, 반도체 칩(120)의 상면은 상기 반도체 기판의 상기 비활성면에 인접한 표면일 수 있다. 상기 반도체 칩(120)의 칩 패드들(121)은 반도체 칩(120)의 내부의 배선 구조(미도시)를 통하여 상기 반도체 소자층에 전기적으로 연결될 수 있다.
비제한적 예시로서, 반도체 칩(120)은 로직 칩일 수 있다. 예를 들어, 반도체 칩(120)은 딥 러닝 모델, 마이크로 프로세서, 그래픽 프로세서, 신호 프로세서, 네트워크 프로세서, 칩셋, 오디오 코덱, 비디오 코덱, 애플리케이션 프로세서 중 어느 하나를 포함할 수 있다.
다른 예에서, 반도체 칩(120)은 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩을 포함할 수 있다. 상기 휘발성 메모리 칩은 예를 들어, DRAM(dynamic random access memory), SRAM(static RAM), TRAM(thyristor RAM), ZRAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)을 포함할 수 있다. 또한, 상기 비휘발성 메모리 칩은 예를 들어, 플래시(flash) 메모리, MRAM(magnetic RAM), STT-MRAM(spin-transfer torque MRAM), FRAM(ferroelectric RAM), PRAM(phase change RAM), RRAM(resistive RAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(polymer RAM), 또는 절연 저항 변화 메모리(insulator resistance change memory)를 포함할 수 있다.
반도체 칩(120)은 페이스-다운(face-down) 방식 또는 플립 칩 방식으로 패키지 기판(110) 상에 실장될 수 있다. 즉, 칩 패드들(121)이 형성된 반도체 칩(120)의 하면이 패키지 기판(110)을 마주할 수 있다. 반도체 칩(120)의 칩 패드들(121)은 칩 연결 범프들(131)을 통해 제2 상부 패드들(118)에 전기적으로 연결될 수 있다. 칩 패드들(121)은 반도체 칩(120)의 입/출력 데이터 신호 전송을 위한 터미널, 또는 반도체 칩(120)의 전원 및/또는 접지를 위한 터미널로 이용될 수 있다.
반도체 칩(120)과 패키지 기판(110) 사이에는 칩 연결 범프들(131)을 커버하는 언더필 물질층(135)이 배치될 수 있다. 일 예로, 언더필 물질층(135)은 모세관 언더필(capillary under-fill) 공정에 의해 형성되는 에폭시 수지를 포함할 수 있다. 다른 예로, 언더필 물질층(135)은 비전도성 필름(non-conductive film)일 수 있다. 다른 예로, 절연성 충전재(160)는 몰디드 언더필(molded underfill) 방법에 의해 반도체 칩(120)과 패키지 기판(110) 사이의 틈으로 직접 충전될 수도 있고, 이 경우, 언더필 물질층(135)은 생략될 수 있다.
인터포저(170)는 패키지 기판(110) 및 반도체 칩(120) 상에 배치될 수 있다. 인터포저(170)는 베이스 절연층(171), 하부 보호층(172), 상부 보호층(173), 도전성 비아들(174), 하부 패드들(175) 및 상부 패드들(176)을 포함할 수 있다.
베이스 절연층(171)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들어, 베이스 절연층(171)은 폴리이미드(Polyimide), FR-4(Flame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
상부 패드들(176)은 베이스 절연층(171)의 상면 상에 배치될 수 있다. 하부 패드들(175)은 베이스 절연층(171)의 하면 상에 배치될 수 있다. 도전성 비아들(174)은 베이스 절연층(171)을 관통할 수 있다. 상부 패드들(176) 상에 솔더 및 범프 등과 같은 외부 접속 단자들이 제공될 수 있다. 상부 패드들(176)은 인터포저(170) 상에 실장되는 반도체 칩 또는 반도체 패키지에 대한 연결을 제공할 수 있다.
하부 패드들(175)은 도전성 커넥터들(150)과 접할 수 있다. 하부 패드들(175) 각각은 도전성 커넥터들(150)을 통해 제1 상부 패드들(117) 중 대응하는 어느 하나와 연결될 수 있다. 이에 따라, 패키지 기판(110)과 인터포저(170) 사이의 전기적 접속이 제공될 수 있다.
상기 도전성 비아들(174)은 상부 패드들(176) 및 하부 패드들(175)에 각각 접촉할 수 있다. 하부 패드들(175) 각각은 도전성 비아들(174)을 통해 상부 패드들(176) 중 대응하는 어느 하나와 전기적으로 연결되도록 구성될 수 있다.
상기 도전성 비아들(174), 하부 패드들(175) 및 상부 패드들(176)은, 도전성 패턴들(112), 도전성 비아들(113), 하부 패드들(116) 및 제1 및 제2 상부 패드들(117, 118)과 관련되어 전술한 물질들 중 어느 하나를 포함할 수 있다.
상부 보호층(173)은 베이스 절연층(171)의 상면 상에 배치되고, 하부 보호층(172)은 베이스 절연층(171)의 하면 상에 배치될 수 있다. 상부 보호층(173)은 베이스 절연층(171)의 상면을 커버할 수 있다. 상부 보호층(173)은 상부 패드들(176)을 노출시키는 상부 개구들을 포함할 수 있다. 하부 보호층(172)은 베이스 절연층(171)의 하면을 커버할 수 있다. 하부 보호층(172)은 하부 패드들(175)을 노출시키는 하부 개구들을 포함할 수 있다. 상부 보호층(173) 및 하부 보호층(172)은 예를 들어, 솔더 레지스트를 포함할 수 있다.
도전성 커넥터들(150)은 인터포저(170)의 하부 패드들(175)과 패키지 기판(110)의 제1 상부 패드들(117) 사이에서 Z 방향으로 연장되는 기둥 형상을 가질 수 있다. 도전성 커넥터들(150)의 하부는 패키지 기판(110)의 제1 상부 패드들(117)에 접할 수 있다. 도전성 커넥터들(150)의 상부는 인터포저(170)의 하부 패드들(175)에 접할 수 있다. 예시적인 실시예들에 따르면, 도전성 커넥터들(150)은 도전성 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 도전성 커넥터들(150) 각각은 솔더 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 도전성 커넥터들(150) 각각은, 구리, 주석, 납 등을 포함할 수 있다. 예시적인 실시예들에 따르면, 도전성 커넥터들(150) 각각은, 구리, 주석, 납 중 적어도 일부를 포함하는 합금 물질을 포함할 수 있다.
냉각 패치들(140)은 반도체 칩(120)과 인터포저(170) 사이에 배치될 수 있다. 냉각 패치들(140)은 인터포저(170)의 하부 보호층(172)의 하면 및 반도체 칩(120)의 상면에 각각 접할 수 있다.
예시적인 실시예들에 따르면, 반도체 칩(120)은 직접 회로의 부분들의 국소적으로 높은 컴퓨팅 파워 및 워크 로드로 인해 발열량이 높은 핫 스팟들(120H)을 포함할 수 있다. 즉, 핫 스팟들(120H)은 반도체 칩(120) 동작 시 반도체 칩(120)의 온도의 국소 극대점들일 수 있다.
예시적인 실시예들에 따르면, 냉각 패치들(140)은 반도체 칩(120) 상에서 행과 열을 이루도록 배치될 수 있다. 예시적인 실시예들에 따르면, 냉각 패치들(140)은 서로 수평으로 이격될 수 있다.
예시적인 실시예들에 따르면, 냉각 패치들(140) 중 일부는 핫 스팟들(120H)과 인접하게 배치될 수 있다. 예시적인 실시예들에 따르면, 냉각 패치들(140) 중 일부는 핫 스팟들(120H)과 Z 방향으로 중첩될 수 있다. 예시적인 실시예들에 따르면, 냉각 패치들(140) 중 일부는 핫 스팟들(120H)과 접할 수 있다. 하지만 이에 제한되는 것은 아니고, 냉각 패치들(140)은 반도체 칩(120)을 효과적으로 냉각시키기 위한 임의의 배열로 배치될 수 있다.
예시적인 실시예들에 따르면, 냉각 패치들(140) 각각은 동전 형상을 가질 수 있다. 즉, 냉각 패치들(140) 각각은 상대적으로 작은 종횡비의 원기둥 형상을 가질 수 있다. 여기서 종횡비는 냉각 패치들(140) 각각의 직경(140D)에 대한 냉각 패치들(140)의 높이(140H)의 비율이다. 냉각 패치들(140) 각각의 종횡비는 약 1 이하일 수 있다. 냉각 패치들 각각의 종횡비는 약 1/20 이상일 수 있다. 냉각 패치들(140)의 단면도상 측면 프로파일은 직선형일 수 있다.
예시적인 실시예들에 따르면, 냉각 패치들(140) 각각의 높이(140H)는 냉각 패치들(140) 각각의 직경(140D) 이하일 수 있다. 예시적인 실시예들에 따르면, 냉각 패치들(140) 각각의 높이(140H)는 약 10㎛ 내지 약 100㎛의 범위에 있을 수 있다. 예시적인 실시예들에 따르면, 냉각 패치들(140)의 직경(140D)은 약 50㎛ 내지 약 200㎛의 범위에 있을 수 있다.
예시적인 실시예들에 따르면, 냉각 패치들(140) 각각은 도전성 커넥터들(150)과 동일한 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 냉각 패치들(140) 각각은 솔더 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 냉각 패치들(140) 각각은, 구리, 주석, 납 등을 포함할 수 있다. 예시적인 실시예들에 따르면, 냉각 패치들(140) 각각은, 구리, 주석, 납 중 적어도 일부를 포함하는 합금 물질을 포함할 수 있다.
예시적인 실시예들에 따르면, 냉각 패치들(140) 각각은 열 전도율이 높은 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 냉각 패치들(140) 각각의 열 전도율은 약 10 W/(m·EK) 내지 약 100 W/(m·EK)의 범위에 있을 수 있다. 냉각 패치들(140) 각각의 열 전도율은 약 20 W/(m·EK) 내지 약 80 W/(m·EK)의 범위에 있을 수 있다. 예시적인 실시예들에 따르면, 냉각 패치들(140) 각각의 열 전도율은 하부 보호층(172)의 열 전도율 보다 더 클 수 있다.
예시적인 실시예들에 따르면, 열 전도율이 높은 냉각 패치들(140)이 반도체 칩(120)의 핫 스팟들(120H)에 인접하게 배치될 수 있다. 이에 따라, 반도체 패키지(10)의 냉각 효율 및 신뢰성이 제고될 수 있다.
예시적인 실시예들에 따르면, 냉각 패치들(140)은 반도체 칩(120)과 인터포저(170) 사이의 간격을 유지할 수 있다. 반도체 패키지(10)는 냉각 패치들(140)로 인해 반도체 칩(120)과 인터포저(170) 사이에 플럭스 세척(Flux Cleaning)을 위한 충분한 공간을 확보할 수 있다. 이에 따라, 불충분한 플럭스 세척으로 인해 하부 보호층(172)이 베이스 절연층(171)으로부터 박리되는 것을 방지할 수 있다.
또한, 냉각 패치들(140)은 제조 공정 중에 열 및 압력이 반도체 패키지(10)에 적용되는 경우에도, 솔더 등으로 구성된 도전성 커넥터들(150)의 변형을 방지할 수 있다. 이에 따라, 반도체 패키지(10)의 Z 방향 높이의 균일성이 제고될 수 있고, 반도체 패키지(10)의 휨을 방지할 수 있다.
수동 소자들(180)은 패키지 기판(110)의 하면 상에 배치될 수 있다. 수동 소자들(180)은 SMD(surface-mount device)일 수 있다. 예를 들면, 적어도 하나의 수동 소자들(180)은 실리콘 커패시터, LICC(Low Inductance Ceramic Capacitor) 및 MLCC(Multi-Layered Ceramic Capacitor)등과 같은 커패시터 소자 및 저항 소자를 포함할 수 있다. 수동 소자들(180) 각각은 접속 단자(183)를 통하여 하부 기판 패드들(116)에 전기적으로 연결될 수 있다. 수동 소자들(180) 각각은 접속 단자(183)를 통하여 하부 기판 패드들(116)에 고정될 수 있다.
절연성 충전재(160)는 패키지 기판(110) 상에 제공될 수 있다. 절연성 충전재(160)는 패키지 기판(110), 반도체 칩(120), 냉각 패치들(140), 도전성 커넥터들(150), 및 인터포저(170)를 외부 환경으로부터 보호하는 역할을 수행할 수 있다. 절연성 충전재(160)는 패키지 기판(110), 반도체 칩(120), 냉각 패치들(140), 도전성 커넥터들(150) 및 인터포저(170) 각각의 적어도 일부를 커버할 수 있다. 예를 들어, 절연성 충전재(160)는 패키지 기판(110)의 상면, 반도체 칩(120)의 측면 및 상면, 냉각 패치들(140)의 측면, 도전성 커넥터들(150)의 측면, 및 인터포저(170)의 하면을 덮을 수 있다.
예시적인 실시예들에 따르면, 절연성 충전재(160)는 냉각 패치들(140) 사이의 공간을 채울 수 있다. 예시적인 실시예들에 따르면, 절연성 충전재(160)는 냉각 패치들(140) 각각을 수평적으로 둘러쌀 수 있다.
예시적인 실시예들에서, 상기 절연성 충전재(160)는 에폭시계(epoxy-group) 성형 수지 또는 폴리이미드계(polyimide-group) 성형 수지 등을 포함할 수 있다. 예를 들어, 절연성 충전재(160)는 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다.
도 2a는 예시적인 실시예들에 따른 반도체 패키지(11)를 설명하기 위한 단면도이다.
도 2b는 냉각 패치들(140) 및 절연성 패치들(142)의 배열을 설명하기 위한 평면도이다. 도 2b에서, 설명의 편의를 위해 반도체 칩(120), 냉각 패치들(140) 및 절연성 패치들 이외의 요소들은 생략되었다.
도 2a 및 도 2b를 참조하면, 반도체 패키지(11)는 패키지 기판(110), 반도체 칩(120), 냉각 패치들(140), 절연성 패치들(142), 도전성 커넥터들(150), 절연성 충전재(160), 인터포저(170), 수동 소자들(180), 및 외부 접속 단자들(190)을 포함할 수 있다.
패키지 기판(110), 반도체 칩(120), 도전성 커넥터들(150), 절연성 충전재(160), 인터포저(170), 수동 소자들(180), 및 외부 접속 단자들(190)은 도 1a 및 도 1b를 참조하여 설명한 것과 실질적으로 동일한 바 이에 대한 중복된 설명은 생략한다.
예시적인 실시예들에 따르면, 냉각 패치들(140) 및 절연성 패치들(142)은 반도체 칩(120)과 인터포저(170) 사이에 개재될 수 있다. 예시적인 실시예들에 따르면, 냉각 패치들(140) 및 절연성 패치들(142)은 인터포저(170)의 하부 보호층(172)의 하면 및 반도체 칩(120)의 상면에 각각 접할 수 있다. 냉각 패치들(140) 각각의 높이 및 절연성 패치들(142) 각각의 높이는 실질적으로 동일할 수 있다.
예시적인 실시예들에 따르면, 냉각 패치들(140) 및 절연성 패치들(142)은 반도체 칩(120) 상에서 행과 열을 이루도록 배치될 수 있다. 예시적인 실시예들에 따르면, 냉각 패치들(140) 및 절연성 패치들(142)은 서로 수평으로 이격될 수 있다.
예시적인 실시예들에 따르면, 절연성 패치들(142)은 핫 스팟들(120H)과 이격될 수 있다. 예시적인 실시예들에 따르면, 핫 스팟들(120H) 각각과 절연성 패치들(142) 중 가장 인접한 것 사이의 거리는 핫 스팟들(120H) 각각과 냉각 패치들(140) 중 가장 인접한 것 사이의 거리보다 더 클 수 있다. 예시적인 실시예들에 따르면, 절연성 패치들(142)은 핫 스팟들(120H)과 Z 방향으로 중첩되지 않을 수 있다.
냉각 패치들(140) 각각은 절연성 패치들(142) 보다 높은 열 전도율을 가질 수 있다. 냉각 패치들(140) 각각의 열 전도율은 절연성 패치들(142)의 열 전도율의 약 20배 내지 약 100배의 범위에 있을 수 있다. 절연성 패치들(142) 각각의 열 전도율은 약 1 W/(m·EK) 이하일 수 있다. 절연성 패치들(142) 각각의 열 전도율은 약 0.3 W/(m·EK)일 수 있다. 절연성 패치들(142) 각각은 솔더 레지스트를 포함할 수 있다.
위에서 볼 때, 절연성 패치들(142)은 사각형의 평면 형상을 갖는 것으로 도시하였으나, 이는 예시적인 것으로서 어떠한 의미에서도 본 발명의 기술적 사상을 제한하지 않는다. 절연성 패치들(142)은 예컨대, 삼각형, 오각형, 육각형 등의 다각형, 원형 및 타원형 등의 평면 형상을 가질 수도 있다.
예시적인 실시예들에 따르면, 반도체 칩(120)과 인터포저(170) 사이에 냉각 패치들(140)에 더해 절연성 패치들(142) 배치되는바, 도전성 커넥터들(150)을 형성하기 위한 열 압착 공정에서 도전성 커넥터들(150) 및 냉각 패치들(140)이 변형되는 것을 방지할 수 있다.
절연성 충전재(160)는 절연성 패치들(142)을 더 커버할 수 있다. 절연성 충전재(160)는 절연성 패치들(142) 사이의 공간, 절연성 패치들(142) 및 냉각 패치들(140) 사이의 공간을 채울 수 있다.
도 3은 다른 예시적인 실시예들에 따른 반도체 패키지(12)를 설명하기 위한 단면도이다.
도 3을 참조하면, 반도체 패키지(12)는 패키지 기판(110), 반도체 칩(120), 냉각 패치들(140), 방열 장치(145), 도전성 커넥터들(150), 절연성 충전재(160), 인터포저(170'), 수동 소자들(180), 및 외부 접속 단자들(190)을 포함할 수 있다.
패키지 기판(110), 반도체 칩(120), 도전성 커넥터들(150), 절연성 충전재(160), 수동 소자들(180), 및 외부 접속 단자들(190)은 도 1a 및 도 1b를 참조하여 설명한 것과 실질적으로 동일하므로 이에 대한 중복된 설명은 생략한다.
예시적인 실시예들에 따르면, 인터포저(170')는 베이스 절연층(171), 하부 보호층(172), 상부 보호층(173), 도전성 비아들(174), 하부 패드들(175) 및 상부 패드들(176)에 더해, 열전도성 TSV들(177), 하부 열전도성 패드들(178) 및 상부 열전도성 패드들(179)을 더 포함할 수 있다.
예시적인 실시예들에 따르면, 하부 열전도성 패드들(178) 및 상부 열전도성 패드들(179)은 전기적으로 더미 패드들일 수 있다. 예시적인 실시예들에 따르면, 하부 열전도성 패드들(178) 및 상부 열전도성 패드들(179)은 반도체 칩(120) 또는 인터포저(170) 및 패키지 기판(110) 중 어느 하나와 연결되는 외부 회로와 절연될 수 있다. 예시적인 실시예들에 따르면, 하부 열전도성 패드들(178) 및 상부 열전도성 패드들(179)은 전기적으로 플로팅될 수 있다.
예시적인 실시예들에 따르면, 하부 열전도성 패드들(178)은 냉각 패치들(140)과 접할 수 있다. 예시적인 실시예들에 따르면, 상부 열전도성 패드들(179)은 하부 열전도성 패드들(178)과 Z 방향으로 중첩될 수 있다. 상부 열전도성 패드들(179)은 열전도성 TSV들(177)에 의해 하부 열전도성 패드들(178)과 연결될 수 있다. 예시적인 실시예들에 따르면 하부 열전도성 패드들(178), 열전도성 TSV들(177) 및 상부 열전도성 패드들(179)은 냉각 패치들(140)에 대한 방열 경로를 제공할 수 있다.
예시적인 실시예들에 따르면, 방열 장치(145)는 인터포저(170') 상에 배치될 수 있다. 방열 장치(145)는 예컨대, 범프 등의 접속 단자(146)를 통해 상부 열전도성 패드들(179)과 연결될 수 있다. 예시적인 실시예들에 따르면, 방열 장치(145)는 열 전도율이 높은 물질을 포함할 수 있다. 방열 장치(145)는, 예컨대, 히트 슬러그일 수 있다.
예시적인 실시예들에 따르면, 냉각 패치들(140)에 더해 방열 장치(145)를 제공함으로써, 반도체 패키지(12)의 냉각 효율을 더욱 제고할 수 있다.
도 4는 다른 예시적인 실시예들에 따른 반도체 패키지(13)를 설명하기 위한 단면도이다.
도 4를 참조하면, 반도체 패키지(13)는 재배선 층(210), 반도체 칩(120), 냉각 패치들(140), 도전성 커넥터들(150), 절연성 충전재(160), 인터포저(170), 수동 소자들(180), 및 외부 접속 단자들(190)을 포함할 수 있다.
반도체 칩(120), 도전성 커넥터들(150), 절연성 충전재(160), 인터포저(170) 수동 소자들(180), 및 외부 접속 단자들(190)은 도 1a 및 도 1b를 참조하여 설명한 것과 실질적으로 동일하므로 이에 대한 중복된 설명은 생략한다.
예시적인 실시예들에 따르면, 반도체 패키지(10)는 재배선 층(210)을 먼저 형성한 후에, 재배선 층(210) 상에 인터포저(170) 및 적어도 하나의 반도체 칩(100)을 실장하는 칩 라스트 웨이퍼 레벨 팬 아웃 패키지(Chip Last Wafer Level Fan Out Semiconductor Package)일 수 있다.
재배선 층(210)은 절연층들(211), 하부 재배선 패드들(212), 제1 및 제2 상부 재배선 패드들(213, 214), 재배선 패턴들(215) 및 재배선 비아들(216)을 포함할 수 있다.
절연층들(211)은 Z 방향으로 적층될 수 있다. 절연층들(211)은 재배선 패턴들(215) 및 재배선 비아들(216)을 커버할 수 있다. 절연층들(211)은 하부 재배선 패드들(212)의 하면 및 제1 및 제2 상부 재배선 패드들(213, 214)의 상면을 노출시킬 수 있다.
절연층들(211) 각각은 절연 물질을 포함할 수 있다. 절연층들(211) 각각은 예를 들어, 유기 화합물로 구성된 물질막을 포함할 수 있다. 예시적인 실시예들에 따르면, 절연층들(211) 각각은 PID(photo imageable dielectric), ABF(Ajinomoto Build-up Film), 및 감광성 폴리이미드(photosensitive polyimide, PSPI) 등을 포함할 수 있다.
절연층(211)에 의해 노출된 하부 재배선 패드들(212)은 외부 접속 단자들(190)과 연결될 수 있다. 절연층(211)에 의해 노출된 제1 상부 재배선 패드들(213)은 도전성 커넥터들(150)과 연결될 수 있다. 절연층(211)에 의해 노출된 제2 상부 재배선 패드들(214)은 칩 연결 범프들(131)과 연결될 수 있다.
재배선 패턴들(215)은 수평 방향(즉, X 방향 및 Y 방향)으로 연장되는 라인 형상을 가질 수 있다. 재배선 비아들(216)은 절연층들(211)을 관통하여 Z 방향으로 연장되며, 서로 다른 레벨에 배치된 재배선 패턴들(215)을 서로 연결하거나, 하부 재배선 패드들(212) 및 제1 및 제2 상부 재배선 패드들(213, 214)을 인접한 재배선 패턴들(215)에 연결할 수 있다.
예시적인 실시예들에 따르면, 재배선 비아들(216)은 아래 방향(즉, 반도체 칩(120)으로부터 멀어지는 방향)을 향한 테이퍼드 구조를 가질 수 있다. 즉, 재배선 비아들(216) 각각의 수평 폭은 반도체 칩(120)으로부터 멀어질수록 따라 감소할 수 있다. 하지만 이에 제한되는 것은 아니고 재배선 비아들(216)은 도 5의 재배선 비아들(216')과 같이 윗 방향(즉, 반도체 칩(120)을 향하는 방향)을 향한 테이퍼드 구조를 가질 수도 있다.
하부 재배선 패드들(212), 제1 및 제2 상부 재배선 패드들(213, 214), 재배선 패턴들(215) 및 재배선 비아들(216)은, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금 등을 포함할 수 있다.
재배선 패턴들(215)과 절연층들(211)의 사이 및 재배선 비아들(216)과 절연층들(211)의 사이에는 시드층이 개재될 수 있다. 예를 들면, 상기 시드층은 물리 기상 증착을 통해 형성될 수 있고, 재배선 패턴들(215) 및 재배선 비아들(216)은 상기 시드층에 기초한 무전해 도금을 통해 형성될 수 있다.
상기 시드층은, 예를 들면, 구리(Cu), 티타늄(Ti), 티타늄 텅스텐(TiW), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 크롬(Cr), 알루미늄(Al) 등을 포함할 수 있다. 다른 예로, 상기 시드층은 Cu/Ti, Cu/TiW와 같은 다중층 구조를 포함할 수도 있다. 재배선 패턴들(215) 및 재배선 비아들(216)이 구리(Cu)를 포함하는 경우, 상기 시드층은 구리(Cu)가 절연층들(211)로 확산되는 것을 방지할 수 있다.
도 5는 다른 예시적인 실시예들에 따른 반도체 패키지(14)를 설명하기 위한 단면도이다.
도 5를 참조하면, 반도체 패키지(14)는 재배선 층(210'), 반도체 칩(120), 냉각 패치들(140), 연결 구조(156), 절연성 충전재(160), 인터포저(170), 수동 소자들(180), 및 외부 접속 단자들(190)을 포함할 수 있다.
반도체 칩(120), 절연성 충전재(160), 인터포저(170) 수동 소자들(180), 및 외부 접속 단자들(190)은 도 1a 및 도 1b를 참조하여 설명한 것과 실질적으로 동일하므로 이에 대한 중복된 설명은 생략한다.
예시적인 실시예들에 따르면, 반도체 패키지(14)는 팬 아웃 패널 레벨 패키지(FOPLP, Fan Out Panel Level Package)일 수 있다. 예를 들면, 반도체 패키지(20)는 연결 구조(156) 상에 재배선 층(210')을 형성한 후, 연결 구조(156) 상에 인터포저(170)을 부착하여 형성할 수 있다. 연결 구조(156)는 분리된 패널 보드(Panel Board)일 수 있다. 이에 따라, 동시에 많은 수의 반도체 칩(120)에 대한 패키징 공정이 수행될 수 있고, 반도체 패키지(14)의 생산성이 제고될 수 있다.
재배선 층(210')은 절연층들(211), 하부 재배선 패드들(212), 제1 및 제2 상부 재배선 패드들(213, 214), 재배선 패턴들(215) 및 재배선 비아들(216')을 포함할 수 있다. 하부 재배선 비아들(216')이 윗 방향을 향한 테이퍼드 구조를 갖는 것을 제외하고, 재배선 층(210')은 도 4를 참조하여 설명한 재배선 층(210)과 대체로 유사하다.
연결 구조(156)는, 절연층들(157) 및 상기 절연층들(157)을 관통하는 TSV(Thourgh Silicon Via)들(158)을 포함할 수 있다. 상기 절연층들(157)은 반도체 칩(120)을 수평적으로 둘러쌀 수 있다. TSV들(158)과 하부 패드들(175)사이에 접속 단자들(159)이 제공될 수 있다. 접속 단자들(159)은 TSV들(158)과 하부 패드들(175)사이의 전기적 연결을 위해 제공될 수 있다.
다른 예에서, 접속 단자들(159)이 생략되고, TSV들(158)과 하부 패드들(175)이 다이렉트 본딩으로 결합되는 것도 가능하다. 또한, 두 층의 절연층들(157) 및 TSV들(158)이 도시되었으나, 단일의 절연층 및 TSV에 의해 재배선 층(210')과 인터포저(170)가 연결될 수도 있다.
도 6은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 순서도이다.
도 7 내지 도 10은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 6 내지 도 8 참조하면, P110에서 패키지 기판(110)에 제1 도전성 커넥터들(151)을 제공하고, 인터포저(170)에 제2 도전성 커넥터들(152) 및 냉각 솔더들(141)을 제공할 수 있다.
예시적인 실시예들에 따르면, 제1 도전성 커넥터들(151), 제2 도전성 커넥터들(152) 및 냉각 솔더들(141)은 도전성 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 도전성 커넥터들(151), 제2 도전성 커넥터들(152) 및 냉각 솔더들(141)은 각각은 솔더 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 도전성 커넥터들(151), 제2 도전성 커넥터들(152) 및 냉각 솔더들(141)은, 구리, 주석, 납 등을 포함할 수 있다 예시적인 실시예들에 따르면, 제1 도전성 커넥터들(151), 제2 도전성 커넥터들(152) 및 냉각 솔더들(141)은 각각은, 구리, 주석, 납 중 적어도 일부의 합금 물질을 포함할 수 있다.
냉각 솔더들(141) 각각의 높이(즉, Z 방향 길이) 및 최대 수평 폭(즉, X 방향 길이 또는 Y 방향 길이)은 수십 ㎛일 수 있다. 냉각 솔더들(141) 각각의 높이(즉, Z 방향 길이) 및 최대 수평 폭(즉, X 방향 길이 또는 Y 방향 길이)은 약 50㎛일 수 있다.
이어서, 도 6, 도 8 및 도 9를 참조하면, P120에서 냉각 솔더들(141)을 성형하여 냉각 패치들(140)을 형성할 수 있다. 냉각 패치들(140)은 냉각 솔더들(141)을 압축시키는 코이닝 공정에 의해 형성될 수 있다. 냉각 패치들(140)은 예컨대, 열 압축 공정에 의해 형성될 수 있다.
이어서, 도 6 및 도 10을 참조하면, P130에서 인터포저(170)와 패키지 기판(110)을 결합시킬 수 있다.
인터포저(170)와 패키지 기판(110)을 결합은, 제1 및 제2 도전성 커넥터들(151, 152)을 리플로우시키거나 열 압착하여 도전성 커넥터들(150)을 형성하는 것을 포함할 수 있다.
인터포저(170)와 패키지 기판(110)을 결합시킨 이후 플럭스 세척 공정이 수행될 수 있다. 플럭스 세척은, 수계 기반의 pH 중성 세척제에 의해 수행되거나, 알칼리성 세척제에 의해 세척될 수 있다. 플럭스 세척은 배치(batch) 타입 세정 공정, 배스(Bath) 타입 세정 공정 및 초음파 침전형 세정 공정 중 어느 하나를 포함할 수 있다. 예시적인 실시예들에 따르면, 냉각 솔더들(141)로 인해 반도체 칩(120)과 인터포저(170) 사이에 플럭스 세척을 위해 충분한 공간을 제공할 수 있는 바, 하부 보호층(172)의 손상을 방지할 수 있다.
이어서, 도 6 및 도 11을 참조하면, P140에서 반도체 칩(120), 냉각 패치들(140) 및 도전성 커넥터들(150)을 커버하는 절연성 충전재(160)를 제공할 수 있다. 도 1을 참조하면, 절연성 충전재(160)를 제공한 이후, 패키지 기판(110)의 하면에 외부 접속 단자들(190) 및 수동 소자들(180)을 더 제공할 수 있다.
이상에서, 도 1의 반도체 패키지(10)의 제조 방법에 대해 설명하였다. 당 업계의 통상의 기술자는 여기에 기술된 바에 기초하여 도 2a 내지 도 5에 도시된 반도체 패키지들(11, 12, 13, 14)의 제조 방법에 용이하게 도달할 수 있을 것이다.
도 12는 본 개시의 예시적인 실시예들에 따른 반도체 패키지(500)를 나타내는 단면도이다.
도 12를 참조하면, 반도체 패키지(500)는 반도체 패키지(10) 및 반도체 패키지(30)를 포함할 수 있다. 반도체 패키지(500)는 반도체 패키지(10) 상에 반도체 패키지(30)가 적층된 패키지-온-패키지(Package-on-Package) 타입의 반도체 패키지일 수 있다.
반도체 패키지(30)는 반도체 칩(310), 패키지 기판(330), 및 몰딩층(350)을 포함할 수 있다.
패키지 기판(330)은 예를 들면, 인쇄회로기판일 수 있다. 패키지 기판(330)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어지는 기판 베이스(331)를 포함할 수 있다. 또한, 패키지 기판(330)은 기판 베이스(331)의 상면에 배치된 상부 패드들(335)과, 기판 베이스(331)의 하면 상에 배치된 하부 패드들(334)을 포함할 수 있다. 상기 기판 베이스(331) 내에는 상부 패드들(335) 및 하부 패드들(334)에 전기적으로 연결되도록 구성된 배선들(336)이 형성될 수 있다. 기판 베이스(331)의 상면 상에, 상기 상면을 커버하고 상기 상부 패드들(335)을 노출시키는 상부 보호층(333)이 배치될 수 있다. 기판 베이스(331)의 하면 상에, 상기 하면을 커버하고 상기 하부 패드들(334)을 노출시키는 하부 보호층(332)이 배치될 수 있다.
패키지 기판(330)은 인터포저(170) 상에 실장될 수 있다. 패키지 기판(330)은 인터포저(170) 상에 배치된 접속 단자들(360)을 통해 인터포저(170)와 연결될 수 있다. 접속 단자들(360)은 인터포저(170)의 상부 패드들(176)과 패키지 기판(330)의 하부 패드들(334)에 각각 연결되어, 인터포저(200a)의 상부 패드들(176)과 패키지 기판(330)의 하부 패드들(334)을 전기적으로 연결할 수 있다.
반도체 칩(310)은 패키지 기판(330) 상에 배치될 수 있다. 예를 들어, 반도체 칩(310)의 칩 패드들(315)은 칩 연결 범프들(320)을 통해 패키지 기판(330)의 상부 패드들(334)에 전기적으로 연결될 수 있다. 반도체 칩(310)과 패키지 기판(330) 사이에는, 칩 연결 범프들(320)을 감싸는 언더필 물질층(340)이 배치될 수 있다.
예시적인 실시예들에서, 반도체 칩(120)과 반도체 칩(310)은 동종의 반도체 칩일 수도 있다. 예시적인 실시예들에서, 반도체 칩(120)과 반도체 칩(310)은 이종의 반도체 칩일 수 있다. 예를 들어, 반도체 칩(120)이 로직 칩일 때, 반도체 칩(310)은 메모리 칩일 수 있다. 예시적인 실시예들에서, 반도체 칩(310)은 HBM(High Bandwidth Memory) 메모리 칩으로 구현될 수 있다. 예시적인 실시예들에서, 반도체 패키지(500)는 서로 다른 종류의 반도체 칩들 및 수동 소자 등의 부품 등을 서로 전기적으로 연결시킴으로써 하나의 시스템으로 동작할 수 있다.
상기 몰딩층(350)은 반도체 칩(310)의 적어도 일부를 덮도록 패키지 기판(330) 상에 배치될 수 있다. 몰딩층(350)은, 예를 들어 에폭시계 성형 수지 또는 폴리이미드계 성형 수지 등을 포함할 수 있다. 예를 들어, 몰딩층(350)은 에폭시 몰딩 컴파운드를 포함할 수 있다.
이상에서, 도 1의 반도체 패키지(10)를 포함하는 반도체 패키지(500)에 대해 설명하였으나, 당 업계의 통상의 기술자는 여기에 설명된 바에 기초하여 도 2a 내지 도 5의 반도체 패키지들(11, 12, 13, 14)을 포함하는 예시에 용이하게 도달할 수 있을 것이다.
도 13a는 다른 예시적인 실시예들에 따른 반도체 패키지(1100)를 설명하기 위한 평면도이다.
도 13b는 도 13a의 절단선 AA-AA'를 따라 취한 단면도이다.
도 13a 및 도 13b를 참조하면, 반도체 패키지(1000)는 패키지 기판(1100), 인터포저(1200) 제1 반도체 칩(1310), 제2 반도체 칩들(1320), 복수의 냉각 패치들(1410) 및 방열 장치(1400)를 포함할 수 있다.
패키지 기판(1100)은 기판 베이스(1110), 및 기판 베이스(1110)의 상면 및 하면에 각각 배치되는 기판 상부 패드들(1120) 및 기판 하부 패드들(1130)을 포함할 수 있다. 예시적인 실시예들에 따르면, 패키지 기판(1100)은 인쇄 회로 기판(Printed Circuit Board)일 수 있다. 예를 들면, 패키지 기판(1100)은 멀티 레이어 인쇄회로기판일 수 있다. 기판 베이스(1110)는 페놀 수지, 에폭시 수지, 폴리이미드 중 어느 하나를 포함할 수 있다. 기판 하부 패드들(1130) 상에 외부 장치와 반도체 패키지(1000)를 전기적으로 연결하도록 구성된 외부 접속 단자들(1140)이 연결될 수 있다.
기판 상부 패드들(1120) 상에 보드-인터포저 간 연결 범프들(1283)이 제공될 수 있다. 보드-인터포저 간 연결 범프들(1283)의 크기는 연결 범프들(1330)의 크기보다 더 클 수 있다. 패키지 기판(1100)은 보드-인터포저 간 연결 범프들(1283)을 통해 인터포저(1200)와 연결될 수 있다.
인터포저(1200)는 하부 도전성 패드들(1230) 상에 배치된 하부 연결 필라(1281)를 포함할 수 있다. 하부 연결 필라(1281)는 제2 하부 보호층(1253)의 오프닝을 통해 하부 도전성 패드들(1230)에 연결될 수 있다. 하부 연결 필라(1281)는 언더 범프 메탈(Under Bump Metallurgy)일 수 있다. 하부 연결 필라(1281)는 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au) 또는 이들의 조합을 포함할 수 있다.
패키지 기판(1100)은 보드-인터포저 간 연결 범프들(1283)을 통해 인터포저(1200)와 전기적으로 연결될 수 있다. 반도체 패키지(1000)는 인터포저(1200)와 패키지 기판(1100) 사이에 배치된 제1 절연성 충전재(1285)를 포함할 수 있다.
제1 절연성 충전재(1285)는 인터포저(1200)와 패키지 기판(1100) 사이의 공간을 채우고, 보드-인터포저 간 연결 범프들(1283)을 커버할 수 있다. 예를 들어, 제1 절연성 충전재(1285)는 에폭시 수지와 같은 베이스 물질층과, 베이스 물질층에 함유된 필러(filler)를 포함할 수 있다.
인터포저(1200)는 TSV 층(1201) 및 재배선 층(1202)을 포함할 수 있다. TSV 층(1201)은 베이스 층(1210), TSV들(1220), 하부 도전성 패드들(1230), 상부 도전성 패드들(1240), 제1 하부 보호층(1251), 제2 하부 보호층(1253)을 포함할 수 있다. 베이스 층(1210)은 반도체 물질, 유리, 세라믹, 또는 플라스틱을 포함할 수 있다. 예시적인 실시예들에 따르면, 베이스 층(1210)은 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘 등을 포함하는 실리콘 웨이퍼를 포함할 수 있다. 베이스 층(1210)은 대체로 평판 형태를 가질 수 있다.
제1 하부 보호층(1251)은 베이스 층(1210)의 하면을 커버할 수 있다. 또한, 제1 하부 보호층(1251)은 베이스 층(1210)의 하면으로부터 돌출된 TSV들(1220)의 측벽을 커버할 수 있다. 예시적인 실시예들에 따르면, 제1 하부 보호층(1251)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 제1 하부 보호층(1251)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
하부 도전성 패드들(1230)은 제1 하부 보호층(1251)의 하면 상에 배치될 수 있다. 예를 들어, 하부 도전성 패드들(1230) 각각은 보드-인터포저 간 연결 범프들(1283)과 연결되는 패드일 수 있다. 하부 도전성 패드들(1230)은, 예를 들어 텅스텐(W), 알루미늄(Al), 또는 구리(Cu) 등을 포함할 수 있다.
제2 하부 보호층(1253)은 제1 하부 보호층(1251)의 하면을 커버하고, 하부 도전성 패드들(1230)의 일부분을 커버할 수 있다. 제2 하부 보호층(1253)은 하부 도전성 패드들(1230)의 하면의 일부분을 노출시키는 오프닝을 포함할 수 있다. 제2 하부 보호층(1253)의 오프닝을 통하여, 보드-인터포저 간 연결 범프들(1283)은 하부 도전성 패드들(1230)에 연결될 수 있다.
예시적인 실시예들에 따르면, 제2 하부 보호층(1253)은 제1 하부 보호층(1251)과 다른 물질을 포함할 수 있다. 제1 하부 보호층(1251)은 무기 절연 물질을 포함하고, 제2 하부 보호층(1253)은 유기 절연 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 제2 하부 보호층(1253)은 PID(Photo Imageable Dielectric), 폴리이미드(PI), 폴리벤즈옥사졸(PBO), 무기 절연 물질 등을 포함할 수도 있다.
인터포저(1200)는 하부 도전성 패드들(1230) 상에 배치된 하부 연결 필라(1281)를 포함할 수 있다. 하부 연결 필라(1281)는 제2 하부 보호층(1253)의 오프닝을 통해 하부 도전성 패드들(1230)에 연결되고, 하부 도전성 패드들(1230)의 하면의 가장자리 부를 커버하고 있는 제2 하부 보호층(1253)의 일부분에 접촉할 수 있다. 하부 연결 필라(1281)는 언더 범프 메탈(Under Bump Metallurgy)일 수 있다. 하부 연결 필라(1281)는 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au) 또는 이들의 조합을 포함할 수 있다. 경우에 따라, 하부 연결 필라(1281)는 생략될 수도 있다.
TSV들(1220)은 재배선 층(1202)의 재배선 패턴(1121)과 하부 도전성 패드들(1230)을 전기적으로 연결시키도록 구성될 수 있다. TSV들(1220)은 베이스 층(1210)의 상면으로부터 하면까지 연장되어, 베이스 층(1210)을 수직 방향으로 관통할 수 있다. 또한, TSV들(1220)은 제1 하부 보호층(1251)을 더 관통할 수 있다. TSV들(1220)의 상단은 상부 도전성 패드들(1240)에 연결되고, TSV들(1220)의 하단은 하부 도전성 패드들(1230)에 연결될 수 있다.
재배선 층(1202)은 TSV 층(1201)의 상면 상에 배치될 수 있다. 재배선 층(1202)은 상부 도전성 패드들(1240)과 전기적으로 연결된 재배선 패턴들(1271, 1273)을 포함할 수 있다. 재배선 층(1202)은 베이스 층(1210)의 상면을 커버하는 절연층(1260)을 더 포함할 수 있다. 절연층(1260)은 상부 도전성 패드들(1240) 및 재배선 패턴들(1271, 1273)을 커버할 수 있다. 재배선 층(1202)은 BEOL(back-end-of-line) 구조를 포함할 수 있다.
예시적인 실시예들에 따르면, 절연층(1260)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 절연층(1260)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 다른 예시적인 실시예들에 따르면, 절연층(1260)은 유기 절연 물질을 포함할 수 있다. 예를 들어, 절연층(1260)은 폴리이미드와 같은 PID(Photo Imageable dielectric)를 포함할 수 있다.
재배선 패턴들(1271)은 수평 방향으로 연장되는 라인 부분 및 수직 방향으로 연장되는 비아 부분을 포함할 수 있다. 재배선 패턴들(1273)은 제1 및 제2 반도체 칩들(1310, 1320)과의 전기적 연결을 위한 패드부 및 재배선 패턴들(1271)과의 연결을 위한 비아부를 포함할 수 있다. 재배선 패턴들(1271, 1273)은 예컨대, 텅스텐(W), 알루미늄(Al), 또는 구리(Cu) 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다.
제1 및 제2 반도체 칩들(1310, 1320)은 인터포저(1200) 상에 실장될 수 있다. 제1 및 제2 반도체 칩들(1310, 1320)은 인터포저(1200)의 재배선 층(1202) 상에서 수평 방향으로 서로 이격될 수 있다. 제1 및 제2 반도체 칩들(1310, 1320)은 플립 칩 방식으로 인터포저(1200) 상에 실장될 수 있다. 제1 및 제2 반도체 칩들(1310, 1320)의 칩 패드들(1311, 1321)은 연결 범프들(1330)을 통해 재배선 패턴들(1273) 전기적으로 연결될 수 있다. 제1 및 제2 반도체 칩들(1310, 1320)의 칩 패드들(1311, 1321)은 입/출력 데이터 신호 전송을 위한 터미널, 또는 전원 및/또는 접지를 위한 터미널로 이용될 수 있다.
예를 들어, 반도체 패키지(1000)의 수평 중심부에 배치된 제1 반도체 칩(1310)은 로직 칩일 수 있고, 제1 반도체 칩(1310)의 가장자리에 배치된 제2 반도체 칩들(1320)은 메모리 칩들일 수 있다. 예시적인 실시예들에 따르면, 제1 반도체 칩(1310)의 제1 수평 면적은 제2 반도체 칩들(1320) 각각의 수평 면적인 제2 수평 면적보다 더 큰 수평 면적을 가질 수 있다.
예시적인 실시예들에 따르면, 제2 반도체 칩들(1320) 각각은, 휘발성 메모리 칩 및/또는 비휘발성 메모리 칩을 포함할 수 있다. 상기 휘발성 메모리 칩은 예를 들어, DRAM(dynamic random access memory), SRAM(static RAM), TRAM(thyristor RAM), ZRAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)을 포함할 수 있다. 또한, 상기 비휘발성 메모리 칩은 예를 들어, 플래시(flash) 메모리, MRAM(magnetic RAM), STT-MRAM(spin-transfer torque MRAM), FRAM(ferroelectric RAM), PRAM(phase change RAM), RRAM(resistive RAM), 나노튜브 RRAM(nanotube RRAM), 폴리머 RAM(polymer RAM), 또는 절연 저항 변화 메모리(insulator resistance change memory) 등을 포함할 수 있다.
다른 예에서, 제2 반도체 칩들(1320) 각각은 적층형 반도체 메모리 칩을 포함할 수 있다. 적층형 반도체 칩은, HBM(High Bandwidth Memory) 또는 HMC(Hybrid Memory Cube) 표준을 기반으로 구현될 수 있다.
제1 반도체 칩(310)은 제2 반도체 칩들(1320)을 이용하여 반도체 패키지(1000)가 지원하는 어플리케이션들을 실행할 수 있다. 예를 들어, 제1 반도체 칩(1310)은 CPU(Central Processing Unit), AP(Application Processor), GPU(Graphic Processing Unit), NPU(Neural Processing Unit), TPU(Tensor Processing Unit), VPU(Vision Processing Unit), ISP(Image Signal Processor) 및 DSP(Digital Signal Processor) 중 적어도 하나의 프로세서를 포함하여 특화된 연산들을 실행할 수 있다.
반도체 패키지(1100)는 제1 및 제2 반도체 칩들(1310, 1320)과 인터포저(1200) 사이에 배치된 제2 절연성 충전재(1340)를 포함할 수 있다. 제2 절연성 충전재(1340)는 재배선 패턴들(1273), 연결 범프들(1330) 및 칩 패드들(1311, 1321)을 커버할 수 있다.
반도체 패키지(1100)는 제1 및 제2 반도체 칩들(1310, 1320) 각각의 측면을 커버하는 제3 절연성 충전재(1350)를 더 포함할 수 있다. 제3 절연성 충전재(1350)는 에폭시 수지와 같은 베이스 물질층과, 베이스 물질층에 함유된 필러를 포함할 수 있다.
제1 및 제2 반도체 칩들(1310, 1320) 상에 복수의 냉각 패치들(1410)이 배치될 수 있다. 예시적인 실시예들에 따르면, 복수의 냉각 패치들(1410)은 제1 및 제2 반도체 칩들(1310, 1320) 각각의 핫 스팟들에 인접하게 배치될 수 있다. 복수의 냉각 패치들(1410)은 도 1을 참조하여 설명한 냉각 패치들(140)과 유사하므로, 이에 대한 중복된 설명은 생략한다.
반도체 패키지(1000)는 제1 및 제2 반도체 칩들(1310, 1320)의 상면들을 커버하는 방열 장치(1400)를 더 포함할 수 있다. 방열 장치(1400)는 히트 슬러그(heat slug) 또는 히트 싱크(heat sink)와 같은 방열판을 포함할 수 있다. 예시적인 실시예들에 따르면, 방열 장치(1400)는 패키지 기판(1100)의 상면 상에 부착되고, 인터포저(1200)의 측면 및 제1 및 제2 반도체 칩들(1310, 1320)의 측면을 둘러쌀 수 있다.
종래의 반도체 패키지는 제1 및 제2 반도체 칩들(1310, 1320)과 방열 장치(1400) 사이에 개재되고, 약 3 W/mㆍK 내지 4 W/mㆍK의 열 전도율을 갖는 TIM(Thermal Interface Material) 층을 포함하였다. 이에 따라, 방열 장치(1400)에 의한 제1 및 제2 반도체 칩들(1310, 1320)의 냉각이 부족한 문제점이 있었다. 예시적인 실시예들에 따르면, 제1 및 제2 반도체 칩들(1310, 1320)과 방열 장치(1400) 사이에 열 전도율이 높은 냉각 패치들(1410)을 제공함으로써, 반도체 패키지(1000)의 냉각 효율을 제고할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판 상에 배치되고 하부 패드 및 상기 하부 패드들을 노출시키는 개구들을 포함하는 하부 보호층을 포함하는 인터포저;
    상기 패키지 기판과 상기 인터포저를 연결하는 도전성 커넥터들;
    상기 패키지 기판과 상기 인터포저 사이에 개재된 반도체 칩;
    상기 반도체 칩 및 상기 인터포저 사이에 개재되고 원기둥 형상을 갖는 냉각 패치들; 및
    상기 도전성 커넥터들, 상기 반도체 칩 및 상기 냉각 패치들을 커버하는 절연성 충전재를 포함하되,
    상기 냉각 패치들 각각의 높이는 상기 냉각 패치들 각각의 직경 이하이며,
    상기 냉각 패치들 각각의 열 전도율은 상기 하부 보호층의 열 전도율보다 더 큰 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 냉각 패치들 각각은 도전성 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 냉각 패치들 각각은 솔더 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 냉각 패치들 각각은 구리, 주석, 납 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 냉각 패치들 각각의 열 전도율은 10 W/(m·EK) 내지 100 W/(m·EK)의 범위에 있는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 냉각 패치들 각각의 상기 직경은 50㎛ 내지 200㎛의 범위에 있는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 냉각 패치들 각각의 상기 높이는 10㎛ 내지 100㎛의 범위에 있는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 냉각 패치들 각각은 상기 반도체 칩 및 상기 인터포저에 접하는 것을 특징으로 하는 반도체 패키지
  9. 제1항에 있어서,
    상기 반도체 칩은 각각 동작시 온도의 국소 극대점인 핫 스팟들을 포함하고, 및
    상기 냉각 패치들 중 일부는 상기 핫 스팟들 중 대응하는 것과 수직으로 중첩되는 것을 특징으로 하는 반도체 패키지
  10. 제1항에 있어서,
    상기 절연성 충전재는 상기 냉각 패치들 각각의 측면을 둘러싸는 것을 특징으로 하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 인터포저 상에 배치된 방열 장치를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 인터포저는, 상기 냉각 패치들과 연결된 하부 열전도성 패드들 및 상기 방열 장치와 연결된 상부 열전도성 패드들을 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 하부 열전도성 패드들 및 상기 상부 열전도성 패드들은 상기 반도체 칩 및 상기 패키지 기판과 절연된 것을 특징으로 하는 반도체 패키지.
  14. 제12항에 있어서,
    상기 상부 열전도성 패드들과 상기 하부 열전도성 패드들을 연결하는 열전도성 비아들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 패키지 기판;
    상기 패키지 기판 상에 배치되고 베이스 절연층 및 베이스 절연층을 관통하는 TSV(Through Silicon Via)들을 포함하는 인터포저;
    상기 패키지 기판과 상기 인터포저를 연결하는 도전성 커넥터들;
    상기 패키지 기판과 상기 인터포저 사이에 개재된 반도체 칩; 및
    상기 반도체 칩 및 상기 인터포저 사이에 개재되고 원기둥 형상을 갖는 냉각 패치들;을 포함하되,
    상기 냉각 패치들 각각의 높이는 상기 냉각 패치들 각각의 직경 이하이며, 및
    상기 냉각 패치들 각각의 열 전도율은 10 W/(m·EK) 내지 100 W/(m·EK)의 범위에 있는 것을 특징으로 하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 반도체 칩 및 상기 인터포저 사이에 개재된 절연성 패치들을 더 포함하되,
    상기 냉각 패치들 각각의 높이는 상기 절연성 패치들 각각의 높이와 동일한 것을 특징으로 하는 반도체 패키지.
  17. 제16항에 있어서,
    상기 반도체 칩은 동작시 온도의 국소 극대점인 핫 스팟들을 포함하고,
    상기 절연성 패치들 각각은 상기 핫 스팟들과 이격된 것을 특징으로 하는 반도체 패키지
  18. 제16항에 있어서,
    상기 냉각 패치들 각각의 열 전도율은 상기 절연성 패치들의 열 전도율보다 더 큰 것을 특징으로 하는 반도체 패키지.
  19. 제16항에 있어서,
    상기 냉각 패치들 각각의 열 전도율은 상기 절연성 패치들의 열 전도율의 20배 내지 100배의 범위에 있는 것을 특징으로 하는 반도체 패키지.
  20. 제16항에 있어서,
    상기 냉각 패치들 각각의 평면 형상은 상기 절연성 패치들 각각의 평면 형상과 다른 것을 특징으로 하는 반도체 패키지.

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