KR20200058775A - 패키지 모듈 - Google Patents

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    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
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    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
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    • H01L2924/151—Die mounting substrate
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    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view
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    • H01L2924/151—Die mounting substrate
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    • H01L2924/191—Disposition
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    • H01L2924/301—Electrical effects
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Abstract

본 개시는 관통부를 갖는 프레임, 상기 관통부에 배치된 전자부품, 및 상기 프레임 및 상기 전자부품 각각의 적어도 일부를 덮으며 상기 관통부의 적어도 일부를 채우는 절연재를 포함하며, 바닥면에 스타퍼층이 배치된 리세스부를 갖는 코어구조체; 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 비활성면이 상기 스타퍼층과 마주하도록 상기 리세스부에 배치된 반도체칩; 상기 코어구조체 및 상기 반도체칩 각각의 적어도 일부를 덮으며, 상기 리세스부의 적어도 일부를 채우는 봉합재; 및 상기 코어구조체 및 상기 반도체칩의 활성면 상에 배치되며, 상기 전자부품 및 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 를 포함하는, 패키지 모듈에 관한 것이다.

Description

패키지 모듈{PACKAGE MODULE}
본 개시는 하나 이상의 반도체칩과 하나 이상의 전자부품을 하나의 패키지 내에 함께 배치한 패키지 모듈에 관한 것이다.
IT(Information Technology) 기기의 증가에 따라 전자부품은 복잡해지고 있으며, 또한 고성능화로 고속의 데이터의 처리가 가능한 환경으로 변화되고 있다. 또한, RF(Radio Frequency) 제품의 경우 사용 주파수가 높아지고, 밴드(band)의 폭이 넓어 지며, 멀티 밴드가 증가되고 있다. 이러한 환경에서, 소형 패키지 또는 모듈 제품은 높은 클락(Clock)을 갖는 AP(Application Processor) 칩 또는 주파수가 높은 RF 칩과 같은 상호 간섭이 발생할 수 있는 부품을 포함하고 있을 경우 블록(Block)간 격리(Isolation)가 가능한 구조가 필요하다. 또한, 이와 동시에 칩이나 각종 부품에서 발생하는 열을 효과적으로 방출할 수 있는 구조가 필요하다.
본 개시의 여러 목적 중 하나는 다수의 칩과 부품을 포함함에도 박형화 및 소형화가 가능하며, 특히 제안하는 기본 구조에 금속층 등을 적절하게 도입하는 경우, 이종의 블록들 사이의 전자파 상호 간섭을 효과적으로 차단할 수 있고, 우수한 방열 효과도 가질 수 있는, 새로운 형태의 패키지 모듈을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 프레임을 완전히 관통하는 관통부에 전자부품을 배치하고, 이와 별도로 프레임을 하위 구성요소로 포함하는 코어구조체를 블라인드 형태로 관통하는 리세스부에 반도체칩을 배치하여, 하나의 패키지 내에서 모듈화한 기본 구조를 도입하고, 이러한 패키지 모듈의 기본 구조의 다양한 위치에 금속층을 적절하게 형성하는 것이다.
예를 들면, 일례에 따른 패키지 모듈은 관통부를 갖는 프레임, 상기 관통부에 배치된 전자부품, 및 상기 프레임 및 상기 전자부품 각각의 적어도 일부를 덮으며 상기 관통부의 적어도 일부를 채우는 절연재를 포함하며, 바닥면에 스타퍼층이 배치된 리세스부를 갖는 코어구조체; 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 비활성면이 상기 스타퍼층과 마주하도록 상기 리세스부에 배치된 반도체칩; 상기 코어구조체 및 상기 반도체칩 각각의 적어도 일부를 덮으며, 상기 리세스부의 적어도 일부를 채우는 봉합재; 및 상기 코어구조체 및 상기 반도체칩의 활성면 상에 배치되며, 상기 전자부품 및 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 를 포함하는 것일 수 있다.
한편, 일례에 따른 패키지 모듈은 상기 코어구조체가 상기 관통부의 측벽에 배치되며 상기 프레임의 적어도 일면으로 연장 배치된 제1금속층, 및 상기 리세스부의 측벽에 배치되며 상기 코어구조체의 일면으로 연장 배치된 제2금속층을 더 포함할 수 있으며, 상기 스타퍼층은 금속물질을 포함할 수 있다. 또한, 상기 제2금속층은 상기 리세스부의 바닥면으로도 연장 배치될 수 있으며, 상기 제2금속층은 상기 스타퍼층의 적어도 일부를 덮을 수 있다. 또한, 상기 코어구조체는 상기 절연재의 상기 연결구조체와 마주하는 측의 반대측 상에 배치된 백사이드 금속층, 상기 절연재를 관통하며 상기 백사이드 금속층을 상기 제1금속층과 연결하는 제1금속비아, 및 상기 절연재를 관통하며 상기 백사이드 금속층을 상기 스타퍼층과 연결하는 제2금속비아를 더 포함할 수 있으며, 상기 백사이드 금속층은 상기 절연재 상에서 상기 전자부품 및 상기 반도체칩의 비활성면 각각의 직상의 영역을 덮도록 배치될 수 있다. 이를 통하여, 이종의 블록들 사이의 전자파 상호 간섭을 효과적으로 차단할 수 있고, 우수한 방열 효과도 가질 수 있다.
본 개시의 여러 효과 중 일 효과로서 다수의 칩과 부품을 포함함에도 박형화 및 소형화가 가능하며, 특히 제안하는 기본 구조에 금속층 등을 적절하게 도입하는 경우, 이종의 블록들 사이의 전자파 상호 간섭을 효과적으로 차단할 수 있고, 우수한 방열 효과도 가질 수 있는, 새로운 형태의 패키지 모듈을 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 패키지 모듈의 일례를 개략적으로 나타난 단면도다.
도 10은 도 9의 패키지 모듈의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11 내지 도 16은 도 9의 패키지 모듈의 제조 일례를 개략적으로 나타낸 공정도다.
도 17은 패키지 모듈의 다른 일례를 개략적으로 나타난 단면도다.
도 18은 패키지 모듈의 다른 일례를 개략적으로 나타난 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드 등의 인쇄회로기판(1110)이 수용되어 있으며, 이러한 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 금속 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인쇄회로기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인쇄회로기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인쇄회로기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인쇄회로기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인쇄회로기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인쇄회로기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속(2160)이 더 형성될 수 있다. 언더범프금속(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인쇄회로기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인쇄회로기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인쇄회로기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인쇄회로기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 다수의 칩과 부품을 포함함에도 박형화 및 소형화가 가능하며, 특히 제안하는 기본 구조에 금속층 등을 적절하게 도입하는 경우, 이종의 블록들 사이의 전자파 상호 간섭을 효과적으로 차단할 수 있고, 우수한 방열 효과도 가질 수 있는, 새로운 형태의 패키지 모듈에 대하여 도면을 참조하여 설명한다.
패키지 모듈
도 9는 패키지 모듈의 일례를 개략적으로 나타난 단면도다.
도 10은 도 9의 패키지 모듈의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도면을 참조하면, 일례에 따른 패키지 모듈(100A)은 바닥면에 각각 제1 및 제2스타퍼층(152A, 152B)이 배치된 제1 및 제2리세스부(150HA, 150HB)를 갖는 코어구조체(150), 제1접속패드(161P)가 배치된 제1활성면과 제1활성면의 반대측인 제1비활성면을 가지며 제1비활성면이 제1스타퍼층(152A)과 마주하도록 배치된 제1반도체칩(161), 제2접속패드(162P)가 배치된 제2활성면과 제2활성면의 반대측인 제2비활성면을 가지며 제2비활성면이 제2스타퍼층(152B)과 마주하도록 배치된 제2반도체칩(162), 제1 및 제2비활성면을 각각 제1 및 제2스타퍼층(152A, 152B)에 부착시키는 제1 및 제2접착부재(165A, 165B), 제1 및 제2접속패드(161P, 162P)를 재배선층(182)과 전기적으로 연결하는 제1 및 제2연결부재(161B, 162B), 후술하는 배선층(142)을 재배선층(182)과 전기적으로 연결하는 제3연결부재(142B), 코어구조체(150)와 제1 및 제2반도체칩(161, 162) 각각의 적어도 일부를 덮으며 제1 및 제2연결부재(160B, 142B) 각각의 측면을 덮으며 제1 및 제2리세스부(150HA, 150HB) 각각의 적어도 일부를 채우는 봉합재(170), 코어구조체(150) 및 제1 및 제2활성면 상에 배치되며 제1 및 제2접속패드(161P, 162P)와 전기적으로 연결된 재배선층(182)을 포함하는 연결구조체(180), 연결구조체(180) 상에 배치된 제1패시베이션층(191), 코어구조체 상에 배치된 제2패시베이션층(192), 제1패시베이션층(191)의 복수의 개구부 상에 각각 배치된 복수의 언더범프금속(193), 및 제1패시베이션층(191) 상에 배치되며 복수의 언더범퍼금속과 각각 연결된 복수의 전기연결금속(194)을 포함한다.
코어구조체(150)는 제1 및 제2관통부(110HA, 110HB)를 가지며 서로 전기적으로 연결된 복수의 도체패턴층(112a, 112b)을 포함하는 프레임(110), 제1 및 제2관통부(110HA, 110HB)에 각각 배치된 제1 및 제2전자부품(120A, 120B), 프레임(110) 및 제1 및 제2전자부품(120A, 120B) 각각의 적어도 일부를 덮으며 제1 및 제2관통부(110HA, 110HB) 각각의 적어도 일부를 채우는 절연재(130), 프레임(110) 및 제1 및 제2전자부품(120A, 120B)의 연결구조체(180)와 마주하는 측 상에 배치되며 복수의 도체패턴층(112a, 112b)과 제1 및 제2전자부품(120A, 120B)과 재배선층(182)과 전기적으로 연결된 배선층(142)을 포함하는 배선부재(140), 제1 및 제2관통부(110HA, 110HB)의 측벽에 배치되며 프레임(110)의 적어도 일면으로 연장 배치된 제1금속층(115), 제1 및 제2리세스부(150HA, 150HB)의 측벽에 배치되며 코어구조체(150)의 일면으로 연장 배치된 제2금속층(155), 절연재(130)의 연결구조체(180)와 마주하는 측의 반대측 상에 배치된 백사이드 금속층(132A), 절연재(130)를 관통하며 백사이드 금속층(132A)을 제1금속층(115)과 연결하는 제1금속비아(133Aa), 절연재(130)를 관통하며 백사이드 금속층(132A)을 제1 및 제2스타퍼층(152A, 152A)과 연결하는 제2금속비아(133Ab), 프레임(110) 및 제1 및 제2전자부품(120A, 120B)의 연결구조체(180)와 마주하는 측의 반대측 상에 배치된 백사이드 도체패턴층(132B), 절연재(130)를 관통하며 백사이드 도체패턴층(132B)을 복수의 도체패턴층(112a, 112b)과 전기적으로 연결하는 백사이드 도체비아(133B)를 포함한다.
이와 같이, 일례에 따른 패키지 모듈(100A)은 제1 및 제2관통부(110HA, 110HB)를 갖는 프레임(110)을 도입하여 제1 및 제2전자부품(120A, 120B)을 내장하고, 이와 별개로 프레임(110)을 포함하는 코어구조체(150)의 제1 및 제2리세스부(150HA, 150HB)에 제1 및 제2반도체칩(161, 162)를 배치함으로써 이종 부품간의 구별이 가능한 각각의 블록을 형성하면서 컴팩트한 설계를 도모하고 있다. 따라서, 다수의 칩과 부품을 포함함에도 박형화 및 소형화가 가능하다. 구체적으로, 제1 및 제2전자부품(120A, 120B)이 제1 및 제2반도체칩(161, 162)과 함께 하나의 패키지 내에 배치되어 모듈화 되어 있는바, 칩과 부품간 간격을 최소화할 수 있어, 메인보드와 같은 인쇄회로기판에서의 실장 면적을 최소화할 수 있다. 또한, 제1 및 제2반도체칩(161, 162)과 제1 및 제2전자부품(120A, 120B) 사이의 전기적인 경로를 최소화할 수 있는바, 노이즈 문제를 개선할 수 있다. 또한, 제1 및 제2전자부품(120A, 120B)이 먼저 절연재(130)로 캡슐화되고, 이후 제1 및 제2반도체칩(161, 162)이 봉합재(170)로 캡슐화되는 등, 두 단계 이상의 봉합 과정(113, 130)을 거치며, 따라서 제1 및 제2전자부품(120A, 120B)의 실장 불량에 따른 제1 및 제2반도체칩(161, 162)의 수율 문제를 해결할 수 있으며, 제1 및 제2전자부품(120A, 120B)이 제1 및 제2반도체칩(161, 162)에 미치는 이물 영향을 최소화할 수 있다.
한편, 일례에 따른 패키지 모듈(100A)은 제1 및 제2관통부(110HA, 110HB)와 제1 및 제2리세스부(150HA, 150HB)의 측벽에 각각 제1 및 제2금속층(115, 155)이 배치될 수 있으며, 이 경우 이종의 블록들간 전자파의 상호 간섭을 효과적으로 차단할 수 있으며, 또한 방열 효과도 개선할 수 있다. 특히, 제1 및 제2반도체칩(161, 162)의 경우는 측부에 각각 제1 및 제2금속층(115, 155)에 의한 이중 층의 차폐층을 가지게 되는바, 더욱 우수한 전자파 차폐 효과 및 방여 효과를 가질 수 있다. 또한, 제1 및 제2반도체칩(161, 162)은 코어구조체(150)의 블라인드 캐비티 형태의 제1 및 제2리세스부(150HA, 150HB)에 도입되며, 이때 제1 및 제2리세스부(150HA, 150HB)의 제1 및 제2스타퍼층(152A, 152B)은 각각 금속물질을 포함할 수 있고, 제2금속층(155)과 연결될 수 있는바, 제1 및 제2반도체칩(161, 162)에 대한 전자파 차폐 효과를 더욱 높일 수 있고, 또한 방열 효과도 더욱 높일 수 있다.
또한, 일례에 따른 패키지 모듈(100A)은 코어구조체(150)가 자체적으로 절연재(130) 상에 배치된 백사이드 금속층(132A)과 백사이드 금속층(132A)을 제1금속층(115) 및 제1 및 제2스타퍼층(152A, 152B)과 연결하는 백사이드 금속비아(133Aa, 133Ab)를 포함할 수 있는바, 별도의 백사이드 공정 없이도 제1 및 제2반도체칩(161, 162)의 제1 및 제2비활성면과 제1 및 제2전자부품(120A, 120B)의 직상의 영역을 덮는 금속물질의 도입이 가능하며, 따라서 보다 용이하게 이종의 블록간 전자파 간섭을 더욱 효과적으로 차단할 수 있으며, 우수한 방열 효과를 가질 수 있다. 더불어, 코어구조체(150)는 자체적으로 절연재(130) 상에 배치된 백사이드 도체패턴층(132B)과 백사이드 도체패턴층(132B)을 복수의 도체패턴층(112a, 112b)과 전기적으로 연결하는 백사이드 도체비아(133B) 역시 포함할 수 있는바, 별도의 백사이드 공정 없이도 백사이드 배선설계가 가능할 수 있다. 이러한, 백사이드 금속층(132A), 백사이드 도체패턴층(132B), 백사이드 금속층(132Aa, 132Ab), 백사이드 도체비아(133B)는 제1 및 제2반도체칩(161, 162) 배치 전에 형성할 수 있는바, 제1 및 제2반도체칩(161, 162)의 수율에도 영향을 미치지 않을 수 있다는 장점을 가진다. 여기서 사용된 백사이드라는 용어는 제1 및 제2반도체칩(161, 162)을 기준으로 판단하며, 예컨대 제1 및 제2비활성면 측의 방향을 의미하며, 이하에서도 마찬가지이다.
한편, 일례에 따른 패키지 모듈(100A)은 코어구조체(150)의 하위 구성으로 프레임(110) 상에 제1 및 제2전자부품(120A, 120B)을 우선적으로 재배선할 수 있는 배선층(142)을 포함하는 배선부재(140)를 도입하고, 그 이후에 배선부재(140) 역시 관통하는 제1 및 제2리세스부(150HA, 150HB)를 형성하여 제1 및 제2반도체칩(161, 162)을 도입할 수 있다. 이와 같이, 코어구조체(150)에 배선부재(140)를 별도로 먼저 도입하는 경우, 제1 및 제2반도체칩(161, 162)과 무관하게 배선부재(140)의 절연층(141)의 재료를 선택할 수 있으며, 예컨대, 감광성 절연물질(PID)이 아닌 무기필러를 포함하는 비감광성 절연 물질, 예컨대 ABF(Ajinomoto Build-up Film) 등을 절연층(141)의 재료로 사용할 수 있다. 이러한 필름 타입의 비감광성 절연 물질은 평탄성이 우수하기 때문에 제1 및 제2전자부품(120A, 120B)의 돌출전극에 의한 언듈레이션 문제나 크랙 발생 문제를 개선할 수 있다. 또한, 이러한 비감광성 절연 물질은 레이저 비아로 개구를 형성하는바, 설사 제1 및 제2전자부품(120A, 120B)의 전극에 절연재(130)의 물질이 블리딩된다 하여도, 레이저 비아를 통하여 효과적으로 전극을 오픈시킬 수 있다. 따라서, 전극 오픈 불량에 따른 문제도 해결할 수 있다. 또한, 배선부재(140)는 제1 및 제2반도체칩(161, 162)의 배치 전에 형성할 수 있는바, 제1 및 제2반도체칩(161, 162)의 수율에도 영향을 미치지 않을 수 있다는 장점을 가진다.
또한, 일례에 따른 패키지 모듈(100A)은 연결구조체(180)의 절연층(181)으로는 통상의 경우와 마찬가지로 감광성 절연물질(PID)을 사용할 수 있으며, 이 경우 포토 비아를 통한 파인 피치의 도입도 가능해지는바, 제1 및 제2반도체칩(161, 162)의 수십 내지 수백만의 제1 및 제2접속패드(161P, 162P)는 통상의 경우와 마찬가지로 효과적으로 재배선할 수 있다. 즉, 배선층(142) 및 배선비아(143)가 형성되는 절연층(181)과 재배선층(182) 및 접속비아(183)가 형성되는 절연층(181)의 물질을 선택적으로 제어하는 것이 가능하여, 우수한 시너지 효과를 가질 수 있다.
한편, 일례에 따른 패키지 모듈(100A)은 제1 및 제2반도체칩(161, 162)이 배치되는 제1 및 제2리세스부(150HA, 150HB)의 형성 전에 코어구조체(150)에 배선부재(140)를 별도로 먼저 도입할 수 있는바, 제1 및 제2관통부(110HA, 110HB)의 바닥면은 제1 및 제2리세스부(150HA, 150HB)의 오픈면과 단차를 가질 수 있으며, 그 결과 제1 및 제2전자부품(120A, 120B)의 하면은 서로 코플래너(Coplanar)하되, 제1 및 제2반도체칩(161, 162)의 제1 및 제2활성면과는 단차를 가질 수 있다. 즉, 제1 및 제2스타퍼층(152A, 152B)을 기준으로 제1 및 제2반도체칩(161, 162)의 제1 및 제2활성면은 제1 및 제2전자부품(120A, 120B)의 배선부재(140)와 접하는 면보다 하위 레벨에 위치할 수 있다. 따라서, 제1 및 제2반도체칩(161, 162)의 제1 및 제2접속패드(161P, 162P) 상에 각각 제1 및 제2연결부재(161B, 162B)를 배치하고, 또한 배선층(142) 상에 제3연결부재(142B)를 도입한 후 봉합재(170)로 함께 매립시키고, 이후 그라인딩 공정을 수행할 수 있으며, 그 결과 연결구조체(180) 형성을 위한 평탄한 면을 제공할 수 있다. 예를 들면, 제1 및 제2연결부재(161B, 162B) 각각의 연결구조체(180)와 접하는 면과 제3연결부재(142B)의 연결구조체(180)와 접하는 면과 봉합재(170)의 연결구조체(180)와 접하는 면이 코플래너할 수 있다. 연결구조체(180)는 이러한 코플래너한 평탄한 면 상에 형성될 수 있는바, 연결구조체(180)의 미세 설계를 보다 용이하게 도모할 수 있다.
한편, 일례에 따른 패키지 모듈(100A)은 제1 및 제2전자부품(120A, 120B)이 각각 커패시터 및/또는 인덕터일 수 있고, 제1 및 제2반도체칩(161, 162)이 각각 전력관리 집적회로(PMIC: Power Management Integrated Circuit) 및/또는 무선 주파수 집적회로(RFIC: Radio Frequency IC)일 수 있다. 따라서, 상술한 바와 같이 컴팩트한 설계를 통하여 제조된 이러한 패키지 모듈(100A) 상에 안테나 패키지(미도시)가 패키지 온 패키지(POP: Package on Package) 형태로 배치되는 경우, 바람직한 형태의 안테나 모듈(미도시)이 구현될 수 있다. 즉, 다수의 칩과 부품을 포함함에도 이종의 블록들 사이의 전자파 상호 간섭을 효과적으로 차단할 수 있으며, 동시에 방열 효과도 개선할 수 있고, 나아가 안테나와 칩 간의 신호 경로의 최단 설계가 가능하고, 전 방향 커버리지 특성 확보가 가능하며, 안테나 수신 감도를 향상시킬 수 있는 안테나 모듈이 제공될 수 있다.
이하에서는, 일례에 패키지 모듈(100A)의 구성요소에 대하여 도면을 참조하여 보다 자세히 설명한다.
프레임(110)은 복수의 도체패턴층(112a, 112b)을 포함하는바 연결구조체(180)의 재배선층(182)의 층수를 감소시킬 수 있다. 또한, 프레임(110)은 도체패턴층(112a, 112b)을 전기적으로 연결하는 도체비아(113)를 포함하는바, 상하 전기적 연결을 위한 전기연결부재로도 기능할 수 있다. 필요에 따라서는, 절연층(111)의 구체적인 재료에 따라 패키지 모듈(100A)의 강성을 보다 개선시킬 수 있으며, 절연재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(110)은 서로 소정거리 이격된 제1 및 제2관통부(110HA, 110HB)를 가지며, 제1 및 제2관통부(110HA, 110HB) 내에는 각각 하나 이상의 제1 및 제2전자부품(120A, 120B)이 제1 및 제2관통부(110HA, 110HB)의 측벽과 소정거리 이격되어 배치된다. 제1 및 제2관통부(110HA, 110HB)는 프레임(110)을 완전히 관통하는 형태일 수 있으며, 제1 및 제2관통부(110HA, 110HB)의 측벽은 제1 및 제2전자부품(120A, 120B)을 둘러싸도록 연속적으로 형성될 수 있다. 다만, 이는 일례에 불과하며 프레임(110) 및 제1 및 제2관통부(110HA, 110HB)의 형태는 다른 형태로 다양하게 변형될 수 있다. 필요에 따라서는, 프레임(110)이 제1관통부(110HA) 또는 제2관통부(110HB)만 가질 수도 있으며, 제1전자부품(120A) 또는 제2전자부품(120B)만 배치될 수도 있다.
프레임(110)은 절연층(111), 절연층(111)의 하면 상에 배치된 제1도체패턴층(112a), 절연층(111)의 상면 상에 배치된 제2도체패턴층(112b), 및 절연층(111)을 관통하며 제1 및 제2도체패턴층(112a, 112b)을 연결하는 도체비아(113)를 포함한다. 프레임(110)의 제1 및 제2도체패턴층(112a, 112b)은 연결구조체(180)의 재배선층(182) 대비 두께가 두꺼울 수 있다. 프레임(110)의 제1 및 제2도체패턴층(112a, 112b)은 제1 및 제2전자부품(120A, 120B)의 스케일에 맞춰 기판 공정을 통하여 보다 큰 사이즈로 형성할 수 있다. 반면, 연결구조체(180)의 재배선층(182)은 미세 설계 및 고밀도 설계를 위하여 보다 작은 사이즈로 형성할 수 있다.
절연층(111)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예컨대, 프리프레그(prepreg), ABF, FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연물질(PID)을 사용할 수도 있다. 예컨대, 절연층(111)의 재료로는 요구되는 자재 특성에 따라 Low Df & Low Dk의 일반 동박 적층판(CCL) 또는 Low Df & High Dk의 글래스나 세라믹 계열의 절연재를 적용할 수 있다.
제1 및 제2도체패턴층(112a, 112b)은 제1 및 제2반도체칩(161, 162)의 제1 및 제2접속패드(161P, 162P)나 제1 및 제2전자부품(120A, 120B)을 재배선하는 역할을 수행할 수 있다. 또한, 패키지 모듈(100A)의 상하 전기적 연결 경로를 제공할 수 있다. 제1 및 제2도체패턴층(112a, 112b)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1 및 제2도체패턴층(112a, 112b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴으로 구성될 수도 있다. 또한, 제1 및 제2도체패턴층(112a, 112B)은 각각 각종 비아 패드 등을 포함할 수 있다.
도체비아(113)는 서로 다른 층에 형성된 제1 및 제2도체패턴층(112a, 112b)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 도체비아(113) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 도체비아(113)는 금속 물질로 완전히 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아 홀의 측벽을 따라 형성된 컨포멀 타입일 수도 있다. 또한, 도체비아(113)는 모래시계 형상이나 원통 형상 등을 가질 수 있다. 도체비아(113)는 신호를 위한 비아, 그라운드 및/또는 파워를 위한 비아 등을 포함할 수 있다.
제1 및 제2전자부품(120A, 120B)은 제1 및 제2관통부(110HA, 110HB)에 각각 배치된다. 제1 및 제2전자부품(120A, 120B)은 제1 및 제2반도체칩(161, 162)과 실질적으로 나란하게 배치된다. 제1 및 제2전자부품(120A, 120B)은 각각 커패시터, 인덕터 등의 공지의 수동부품일 수 있다. 다만, 이에 한정되는 것은 아니며, 필요에 따라서는 집적회로 다이(IC die)를 포함할 수도 있다. 제1 및 제2전자부품(120A, 120B)은 연결구조체(180)의 재배선층(182)을 통하여 제1 및 제2반도체칩(161, 162)의 제1 및 제2접속패드(161P, 162P)와 전기적으로 연결될 수 있다. 제1 및 제2전자부품(120A, 120B) 각각의 수는 특별히 한정되지 않는다.
절연재(130)는 프레임(110) 및 제1 및 제2전자부품(120A, 120B) 등을 보호하며 절연영역을 제공하기 위한 구성이다. 봉합형태는 특별히 제한되지 않으며, 프레임(110) 및 제1 및 제2전자부품(120A, 120B) 각각의 적어도 일부를 덮으며, 제1 및 제2관통부(110HA, 110HB) 각각의 적어도 일부를 채울 수 있다. 절연재(130)의 구체적인 물질은 특별히 한정되는 않으며, 예를 들면, ABF나 PIE(Photo Image-able Encapsulant)를 사용할 수 있으며, 이에 한정되는 것도 아니다.
배선부재(140)는 프레임(110) 및 제1 및 제2전자부품(120A, 120B)의 연결구조체(180)와 마주하는 측 상에 배치된 절연층(141), 절연층(141) 상에 배치된 배선층(142), 및 절연층(141)을 관통하며 배선층(142) 및 제1 및 제2전자부품(120A, 120B)을 전기적으로 연결하는 배선비아(143)를 포함한다. 배선부재(140)는 도면에 도시한 것 보다 많은 수의 절연층(141)과 배선층(142)과 배선비아(143)를 포함할 수 있다. 배선부재(140)는 필요에 따라서 생략될 수도 있으나, 상술한 바와 같이 코어구조체(150)가 배선부재(140)를 포함함이 바람직하다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같이 ABF 등의 비감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 비감광성 절연층일 수 있다. 절연층(141)이 다층인 겨우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
배선층(142)은 제1 및 제2전자부품(120A, 120B)을 일차적으로 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴으로 구성될 수도 있다. 또한, 배선층(142)은 각종 비아 패드 등을 포함할 수 있다.
배선비아(143)는 서로 다른 층에 형성된 배선층(142), 제1 및 제2전자부품(120A, 120B), 제1도체패턴층(112a) 등을 전기적으로 연결시키며, 그 결과 코어구조체(150) 내에 전기적 경로를 형성시킨다. 배선비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 배선비아(143)는 금속 물질로 완전히 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아의 벽을 따라 형성된 컨포멀 타입일 수도 있다. 또한, 테이퍼 형상일 수 있다. 배선비아(143)는 신호를 위한 비아, 그라운드 및/또는 파워를 위한 비아 등을 포함할 수 있다.
제1금속층(115)은 제1 및 제2관통부(110HA, 110HB) 각각의 측벽에 배치되어 프레임(110)의 적어도 일면, 예컨대 상하면으로 연장되어 배치된다. 제1금속층(115)은 제1 및 제2관통부(110HA, 110HB)의 측벽을 전부 덮을 수 있고, 그 결과 제1 및 제2전자부품(120A, 120B) 각각의 측면을 완전히 둘러쌀 수 있으며, 따라서 우수한 전자파 차폐 및 방열 효과를 가질 수 있다. 제1금속층(115)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 제1금속층(115)은 제1도체패턴층(112a) 및/또는 제2도체패턴층(112b)의 그라운드 패턴, 그리고 배선층(142) 및/또는 재배선층(182)의 그라운드 패턴과 전기적으로 연결되어 그라운드 면으로 사용될 수도 있다. 제1금속층(115)은 생략될 수도 있으나, 형성하는 것이 컴팩트한 설계와 함께 상술한 바와 같이 전자파 차폐 및 방열 효과를 도모하는 측면에서 바람직하다.
제2금속층(155)은 제1 및 제2리세스부(150HA, 150HB) 각각의 측벽에 배치되어 코어구조체(150)의 일면, 예컨대 하면으로 연장되어 배치된다. 제2금속층(155)은 제1 및 제2리세스부(150HA, 150HB)의 측벽을 전부 덮을 수 있고, 그 결과 제1 및 제2반도체칩(161, 162) 각각의 측면을 완전히 둘러쌀 수 있으며, 따라서 우수한 전자파 차폐 및 방열 효과를 가질 수 있다. 제2금속층(155)은 제1 및 제2리세스부(150HA, 150HB)의 바닥면 상으로도 연장 배치될 수 있으며, 제1 및 제2스타퍼층(152A, 152B) 각각의 적어도 일부를 덮을 수 있다. 제2금속층(155)이 제1 및 제2스타퍼층(152A, 152B)과 연결됨으로써 차폐 효과를 더욱 효과적으로 구현할 수 있으며, 방열 효과를 더욱 개선할 수 있다. 제2금속층(155)도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 제2금속층(155)은 제1도체패턴층(112a) 및/또는 제2도체패턴층(112b)의 그라운드 패턴, 그리고 배선층(142) 및/또는 재배선층(182)의 그라운드 패턴과 전기적으로 연결되어 그라운드 면으로 사용될 수도 있다. 제2금속층(155)도 생략될 수 있으나, 형성하는 것이 컴팩트한 설계와 함께 상술한 바와 같이 전자파 차폐 및 방열 효과를 도모하는 측면에서 바람직하다.
백사이드 금속층(132A)은 제1 및 제2반도체칩(161, 162)과 제1 및 제2전자부품(120A, 120B)의 백사이드 측으로의 전자파 차폐를 효과적으로 차단하며, 그 결과 각각의 이종의 블록들을 보다 효과적으로 격리시킬 수 있다. 또한, 백사이드 금속층(132A)은 제1 및 제2반도체칩(161, 162)과 제1 및 제2전자부품(120A, 120B)의 백사이드 측으로의 방열 효과 역시 개선할 수 있다. 백사이드 금속층(132A)은 이를 위하여 절연재(130) 상의 제1 및 제2반도체칩(161, 162)의 제1 및 제2비활성면과 제1 및 제2전자부품(120A, 120B)의 각각의 직상의 영역을 덮도록 판(Plate) 형태로 배치될 수 있다. 즉, 백사이드 금속층(132A)은 하나의 판 형태일 수 있으며, 필요에 따라서는 복수의 판 형태일 수 있다. 백사이드 금속층(132A)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 백사이드 금속층(132A) 역시 제1도체패턴층(112a) 및/또는 제2도체패턴층(112b)의 그라운드 패턴, 그리고 배선층(142) 및/또는 재배선층(182)의 그라운드 패턴과 전기적으로 연결되어 그라운드 면으로 사용될 수도 있다. 백사이드 금속층(132A)도 생략될 수 있으나, 형성하는 것이 컴팩트한 설계와 함께 상술한 바와 같이 전자파 차폐 및 방열 효과를 도모하는 측면에서 바람직하다.
제1 및 제2백사이드 금속비아(133Aa, 133Ab)는 각각 백사이드 금속층(132A)을 제1금속층(115), 그리고 제1 및 제2스타퍼층(152A, 152B)과 연결시킴으로써 제1 및 제2반도체칩(161, 162)과 제1 및 제2전자부품(120A, 120B)의 백사이드 측으로의 전자파 차폐를 더욱 효과적으로 차단하며, 그 결과 각각의 이종의 블록들을 더욱 효과적으로 격리시킬 수 있다. 특히, 제2금속비아(133Ab)는 제1 및 제2반도체칩(161, 162)의 제1 및 제2비활성면의 직상의 영역에 다수 배치됨으로써 제1 및 제2반도체칩(161, 162)의 백사이드 측으로의 방열 효과 역시 개선할 수 있다. 제1 및 제2백사이드 금속비아(133Aa, 133Ab) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 이들은 각각 금속 물질로 완전히 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아의 벽을 따라서만 형성된 컨포멀 타입일 수도 있다. 또한, 배선비아(143)와는 반대 방향의 테이퍼 형상을 가질 수 있다. 제1 및 제2백사이드 금속비아(133Aa, 133Ab) 역시 제1도체패턴층(112a) 및/또는 제2도체패턴층(112b)의 그라운드 패턴, 그리고 배선층(142) 및/또는 재배선층 (182)의 그라운드 패턴과 전기적으로 연결되어 그라운드 면으로 사용될 수 있다. 제1 및/또는 제2백사이드 금속비아(133Aa, 133Ab)도 생략될 수 있으나, 형성하는 것이 컴팩트한 설계와 함께 상술한 바와 같이 전자파 차폐 및 방열 효과를 도모하는 측면에서 바람직하다.
백사이드 도체패턴층(132B)은 프레임(110)의 제1 및 제2도체패턴층(112a, 112b)과 전기적으로 연결되며 또한 전기연결금속 중 신호를 위한 것들의 패드를 제공할 수 있는바, 패키지 모듈(100A)이 메인보드 등에 실장 되었을 때, 신호의 연결 경로를 제공할 수 있다. 백사이드 도체패턴층(132B)은 제1 및 제2반도체칩(161, 162)의 제1 및 제2접속패드(161P, 162P)와 제1 및 제2전자부품(120A, 120B)를 재배선할 수도 있다. 백사이드 도체패턴층(132B)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 백사이드 도체패턴층(132B)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 신호 패턴 등을 포함할 수 있다. 또한, 비아 패드, 전기연결금속 패드 등을 포함할 수 있다. 백사이드 도체패턴층(132B) 역시 생략될 수 있으나, 컴팩트한 설계 및 패키지 모듈(100A)의 다른 구성요소와의 전기적 연결을 위하여 형성하는 것이 바람직하다.
백사이드 도체비아(133B)는 서로 다른 층에 형성된 백사이드 도체패턴층(132B)과 제2도체패턴층(112b) 등을 전기적으로 연결시킨다. 백사이드 도체비아(133B) 역시 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 백사이드 도체비아(133B) 역시 금속 물질로 완전히 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아의 벽을 따라서만 형성된 컨포멀 타입일 수도 있다. 또한, 배선비아(143)와는 반대 방향의 테이퍼 형상을 가질 수 있다. 또한, 신호 연결을 위한 비아 등으로 이용될 수 있다. 백사이드 도체비아(133B) 역시 생략될 수 있으나, 컴팩트한 설계 및 패키지 모듈(100A)의 다른 구성요소와의 전기적 연결을 위하여 형성하는 것이 바람직하다.
제1반도체칩(161)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 베어 상태의 집적회로(IC)일 수 있으며, 필요에 따라서는 패키지드 집적회로(Packaged IC)일 수도 있다. 집적회로(IC)는, 예를 들면, 파워관리 집적회로(PMIC)일 수 있다. 제1반도체칩(161)은 각종 회로가 형성된 바디를 포함할 수 있으며, 바디의 활성면에는 제1접속패드(161P)가 형성될 수 있다. 바디는, 예를 들면, 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 제1접속패드(161P)는 제1반도체칩(161)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 금속 물질, 바람직하게는 구리(Cu)나 알루미늄(Al)을 사용할 수 있으나, 이에 한정되는 것은 아니다. 제1반도체칩(161)은 제1접속패드(161P)가 배치된 면이 제1활성면, 그 반대측이 제1비활성면이 된다. 제1반도체칩(161)의 제1활성면 상에는 제1접속패드(161P)의 적어도 일부를 노출시키는 홈을 갖는 산화막 및/또는 질화막 등으로 구성되는 패시베이션막(미도시)이 형성될 수 있다. 이 경우, 제1활성면의 다른 구성요소와의 위치 관계의 판단은 패시베이션막(미도시)을 기준으로 한다. 제1반도체칩(161)은 제1비활성면이 제1스타퍼층(152A)에 다이부착필름(DAF: Die Attach Film)과 같은 제1접착부재(165A)를 매개로 부착되도록 제1리세스부(150HA)에 배치될 수 있다. 제1리세스부(150HA)는 블라인드 형태로 형성되어 측벽이 제1반도체칩(161)을 둘러쌀 수 있으며, 측벽이 소정의 기울기를 가질 수도 있다. 측벽이 소정의 기울기를 갖는 경우에는 제1반도체칩(161)의 배치가 보다 용이할 수 있다.
제2반도체칩(162) 역시 베어 상태의 집적회로(IC)일 수 있으며, 필요에 따라서는 패키지드 집적회로(Packaged IC)일 수도 있다. 집적회로(IC)는, 예를 들면, 무선 주파수 집적회로(RFIC)일 수 있다. 즉, 일례에 따른 패키지 모듈(100A)은 RFIC와 PMIC를 모두 포함하는 복합 모듈일 수 있으나, 이에 한정되는 것은 아니며, 코어구조체(150)에 제1 및 제2리세스부(150HA, 150HB) 중 하나만 형성되어, 이들 중 하나만 포함할 수도 있다. 제2반도체칩(162)도 바디 상에 제2접속패드(162P)가 형성된 형태를 가질 수 있으며, 필요에 따라서 패시베이션막(미도시) 등을 더 포함할 수 있다. 제2반도체칩(162)도 제2접속패드(162P)가 배치된 면이 제2활성면, 그 반대측이 제2비활성면이 된다. 패시베이션막(미도시)이 형성되는 경우에는, 역시 제2활성면의 다른 구성요소와의 위치 관계의 판단은 패시베이션막(미도시)을 기준으로 한다. 제2반도체칩(162)은 제2비활성면이 제2스타퍼층(152B)에 다이부착필름(DAF)과 같은 제2접착부재(165B)를 매개로 부착되도록 제2리세스부(150HB)에 배치될 수 있다. 제2리세스부(150HB)는 블라인드 형태로 형성되어 측벽이 제2반도체칩(162)을 둘러쌀 수 있으며, 측벽이 소정의 기울기를 가질 수도 있다. 측벽이 소정의 기울기를 갖는 경우에는 제2반도체칩(162)의 배치가 보다 용이할 수 있다.
제1 및 제2연결부재(161B, 162B)는 제1 및 제2반도체칩(161, 162)의 제1 및 제2접속패드(161P, 162P)를 연결구조체(180)의 재배선층(182)과 전기적으로 연결시키기 위하여 도입될 수 있다. 제1 및 제2연결부재(161B, 162B)는 금속 포스트(Metal Post) 또는 금속 기둥(Metal Pillar), 예컨대 구리 포스트 또는 구리 기둥일 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2연결부재(161B, 162B)가 도입됨으로써 제1 및 제2반도체칩(161, 162)의 두께와 무관하게 용이하게 제1 및 제2접속패드(161P, 162P)를 연결구조체(180)의 재배선층(182)과 전기적으로 연결할 수 있다. 제1 및 제2연결부재(161B, 162B)는 대략 수직한 측면을 가질 수 있다. 제1 및 제2연결부재(161B, 162B) 각각의 개수는 특별히 한정되지 않으며, 제1 및 제2접속패드(161P, 162P)의 개수에 따라서 다양하게 적용될 수 있다. 제1 및 제2연결부재(161B, 162B)는 연결구조체(180)의 접속비아(183) 중 제1 및 제2접속비아를 통해서 각각 재배선층(182)과 전기적으로 연결되며, 접속비아(183) 중 제1 및 제2접속비아와는 물리적으로 접할 수 있다. 필요에 따라서, 제1 및 제2연결부재(161B, 162B)는 생략되고 제1 및 제2접속패드(161P, 162P)가 접속비아(183) 중 제1 및 제2접속비아와 직접 연결될 수도 있으나, 두께 관리 차원에서 제1 및 제2연결부재(161B, 162B)가 존재하는 것이 바람직하다.
제3연결부재(142B)는 배선부재(140)의 배선층(142)을 연결구조체(180)의 재배선층(182)과 전기적으로 연결시키기 위하여 도입될 수 있다. 제3연결부재(142B)가 도입되지 않는 경우에는 배선층(142)이 그라인딩 과정에서 표면이 처리될 수 있으며, 이 경우 표면적이 넓어 구리 버(Cu Burr)가 발생할 수 있으나, 제3연결부재(142B)를 도입하는 경우 배선층(142) 대신 표면적이 상대적으로 작은 제3연결부재(142B)의 표면이 그라인딩 처리될 수 있어, 구리 버의 문제를 개선할 수 있다. 제3연결부재(142B)는 비아 부분과 측면이 수직한 기둥 부분을 가질 수 있다. 제3연결부재(142B)의 개수도 특별히 한정되지 않으며, 배선층(142)의 패턴의 설계에 따라서 다양하게 적용될 수 있다. 제3연결부재(142B)는 연결구조체(180)의 접속비아(183) 중 제3접속비아를 통해서 재배선층(182)과 전기적으로 연결되며, 제3접속비아와는 물리적으로 접할 수 있다. 필요에 따라서, 제3연결부재(142B) 대신 배선층(142) 및 배선비아(143)가 다층으로 형성될 수도 있다. 이 경우, 도면을 기준으로 최하측의 배선층(142)과 배선비아(143)가 제3연결부재(142B)로 기능할 수 있다. 즉, 제3연결부재(142B)는 배선부재(140)의 하위 구성으로써 배선층(142)과 배선비아(143)를 구성하는 것일 수도 있다. 필요에 따라서는, 제3연결부재(142B) 상에 구리 포스트나 구리 기둥과 같은 별도의 연결부재(미도시)가 더 배치될 수도 있으며, 이 경우 추가로 배치된 연결부재(미도시)가 연결구조체(180)의 접속비아(183) 중 제3접속비아와 물리적으로 접할 수 있다.
봉합재(170)는 코어구조체(150)와 제1 및 제2반도체칩(161, 162) 등을 보호하며 절연영역을 제공하기 위한 구성이다. 봉합형태는 특별히 제한되지 않으며, 코어구조체(150) 및 제1 및 제2반도체칩(161, 162) 각각의 적어도 일부도 덮을 수 있으며, 제1 및 제2관통부(110HA, 110HB) 각각의 적어도 일부도 채울 수 있다. 또한, 제1 및 제2연결부재(161B, 162B)와 제3연결부재(142B)의 측면을 덮을 수 있다. 제3연결부재(142B) 상에 별도의 연결부재(미도시)가 배치되는 경우에는 역시 이의 측면을 덮을 수 있다. 봉합재(170)의 구체적인 물질 또한 특별히 한정되는 않으며, 예를 들면, ABF나 PIE를 사용할 수 있으며, 이에 한정되는 것도 아니다.
봉합재(170)는 제1 및 제2연결부재(161B, 162B) 및 제3연결부재(142B) 각각의 연결구조체(180)와 접하는 면이 봉합재(170)의 연결구조체(180)와 접하는 면으로부터 노출되도록 이들을 매립할 수 있다. 이때, 제1 및 제2연결부재(161B, 162B) 및 제3연결부재(142B) 각각의 연결구조체(180)와 접하는 면은 봉합재(170)의 연결구조체(180)와 접하는 면과 실질적으로 동일한 평면에 존재할 수 있다. 즉, 이들은 서로 코플래너 할 수 있다. 이는, 제1 및 제2연결부재(161B, 162B)와 제2연결부재(142B)와 봉합재(170)가 동시에 그라인딩 가공 될 수 있기 때문이다. 이 경우, 연결구조체(180)의 제조 과정에서 평탄한 면이 제공되어, 연결구조체(180)의 미세 설계가 보다 용이할 수 있다. 제2연결부재(142B) 상에 별도의 연결부재(미도시)가 더 배치되는 경우에는, 연결부재(미도시)의 연결구조체(180)와 접하는 면이 제1 및 제2연결부재(161B, 162B) 및 봉합재(170) 각각의 연결구조체(180)와 접하는 면과 코플래너 할 수 있다.
연결구조체(180)는 제1 및 제2반도체칩(161, 162)의 제1 및 제2접속패드(161P, 162P)를 재배선할 수 있다. 또한, 제1 및 제2반도체칩(161, 162)의 제1 및 제2접속패드(161P, 162P)를 제1 및 제2전자부품(120A, 120B)과 전기적으로 연결할 수 있다. 연결구조체(180)를 통하여 다양한 기능을 가지는 수십 내지 수백만의 제1 및 제2반도체칩(161, 162)의 제1 및 제2접속패드(161P, 162P)가 각각 재배선 될 수 있다. 연결구조체(180)는 상술한 코플래너한 평탄한 면 상에 배치된 절연층(181), 절연층(181) 상에 배치된 재배선층(182), 및 절연층(181)을 관통하며 재배선층(182)과 연결된 접속비아(183)를 포함한다. 연결구조체(180)는 도면 보다 적은 수의 층으로, 또는 많은 수의 층으로 설계될 수 있다.
절연층(181)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(181)은 감광성 절연층일 수 있다. 절연층(181)이 감광성의 성질을 가지는 경우, 절연층(181)을 보다 얇게 형성할 수 있으며, 보다 용이하게 접속비아(183)의 파인 피치를 달성할 수 있다. 절연층(181)은 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(181)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(181)이 다층인 겨우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
재배선층(182)은 실질적으로 제1 및 제2반도체칩(161, 162)의 제1 및 제2접속패드(161P, 162P)와 제1 및 제2전자부품(120A, 120B)의 전극을 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 재배선층(182)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴으로 구성될 수도 있다. 또한, 재배선층(182) 각종 비아 패드, 접속단자 패드 등을 포함할 수 있다.
접속비아(183)는 서로 다른 층에 형성된 재배선층(182), 제1 및 제2연결부재(161B, 1652B), 및 제3연결부재(142B) 등을 전기적으로 연결시키며, 그 결과 패키지 모듈(100A) 내에 전기적 경로를 형성시킨다. 접속비아(183)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 접속비아(153)는 금속 물질로 완전히 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아의 벽을 따라 형성된 컨포멀 타입일 수도 있다. 또한, 형상이 백사이드 도체비아(133B)와 반대 방향인 테이퍼 형상일 수 있다. 접속비아(183)는 신호를 위한 비아, 그라운드 및/또는 파워를 위한 비아 등을 포함할 수 있다.
제1패시베이션층(191)은 부가적인 구성으로 연결구조체(180)의 재배선층(182)을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1패시베이션층(191)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예컨대, 제1패시베이션층(191)은 ABF일 수 있으나, 이에 한정되는 것은 아니며, PID나 솔더 레지스트(SR) 등일 수도 있다. 제1패시베이션층(191)은 연결구조체(180)의 재배선층(182)의 적어도 일부를 각각 노출시키는 복수의 개구부를 가질 수 있다.
제2패시베이션층(192)도 부가적인 구성으로 백사이드 금속층(132A)과 백사이드 도체패턴층(132B)을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제2패시베이션층(192)은 복수의 층으로 구성될 수 있다. 각각의 층(192a, 192b)은 절연수지 및 무기필러를 포함하되 유리섬유는 포함하지 않는, 예컨대 ABF 등일 수 있으나, 이에 한정되는 것은 아니다. 즉, 필요에 따라서는 제1층(192a)은 프리프레그일 수 있고, 제2층(192B)은 ABF일 수 있다. 제2패시베이션층(192)의 개구부(192h)에 의하여 노출된 백사이드 금속층(132A)과 백사이드 도체패턴층(132B) 각각의 표면에는 표면처리층(P)이 형성될 수 있다. 표면처리층(P)은 니켈(Ni)/금(Au) 도금층일 수 있으나, 이에 한정되는 것은 아니다. 도면에는 도시하지 않았으나, 제2패시베이션층(192)의 개구부(192h) 상에는 노출된 백사이드 금속층(132A)과 백사이드 도체패턴층(132B) 각각과 전기적으로 연결된 복수의 전기연결금속(미도시)이 배치될 수도 있다.
언더범프금속(193)도 부가적인 구성으로 제1패시베이션층(191)의 복수의 개구부에 각각 배치되어 재배선층(182)과 전기적으로 연결된다. 언더범프금속(193)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 언더범프금속(193)은 전기연결금속(194)과 연결되어 전기연결금속(194)의 신뢰성을 개선할 수 있다.
전기연결금속(194)은 패키지 모듈(100A)을 외부와 물리적 및/또는 전기적으로 연결시킬 수 있다. 예를 들면, 패키지 모듈(100A)은 전기연결금속(194)을 통하여 안테나 기판(미도시)과 연결될 수 있다. 이 경우 상술한 전기연결금속(미도시)은 전자기기의 메인보드 등에 실장을 위하여 이용될 수 있다. 또는, 패키지 모듈(100A)은 전기연결금속(194)을 통하여 전자기기의 메인보드에 실장 될 수 있다. 전기연결금속(194)은 저융점 금속, 예컨대 주석(Sn)을 포함하는 물질, 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결금속(194)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(194)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(194)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다.
전기연결금속(194) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 제1 및 제2반도체칩(161, 162)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다. 즉, 패키지 모듈(100A)은 팬-아웃 패키지 모듈(100A)일 수 있다.
도 11 내지 도 16은 도 9의 패키지 모듈의 제조 일례를 개략적으로 나타낸 공정도다.
도 11을 참조하면, 먼저, 프레임(110)을 준비한다. 구체적으로, 동박적층판(CCL: Copper Clad Laminate) 등을 통하여 절연층(111)을 준비하고, 절연층(111)에 AP(Additive Process), SAP(Semi AP), MSAP(Modified SAP), Tenting 등의 도금 공정으로 제1 및 제2스타퍼층(152A, 152B)과 제1 및 제2도체패턴층(112a, 112b)과 도체비아(113)를 형성하며, 또한 절연층(111)에 레이저 드릴 등으로 제1 및 제2관통부(110HA, 110HB)를 형성하고, 상술한 도금 공정으로 제1금속층(115)을 형성하여, 프레임(110)을 준비한다. 다음으로, 테이프 등을 이용하여 제1 및 제2관통부(110HA, 110HB)에 각각 제1 및 제2전자부품(120A, 120B)을 배치시키고, ABF 등을 이용하여 절연재(130)로 프레임(110)과 제1 및 제2전자부품(120A, 120B)을 캡슐화한다. 또한, 테이프를 제거한 영역에 ABF 적층 등으로 절연층(141)을 형성한다.
도 12를 참조하면, 다음으로, 절연층(141)에 레이저 드릴 등으로 비아홀(143h)을 형성하며, 또한 레이저 드릴 등으로 절연재(130)에 비아홀(133h)을 형성한다. 다음으로, 상술한 도금 공정으로 절연층(141)과 비아홀(143h)에 배선층(142)과 배선비아(143)를 형성하고, 또한 절연재(130)와 비아홀(133h)에 백사이드 금속층(132A)과 백사이드 도체패턴층(132B)과 백사이드 금속비아(133Aa, 133Ab)와 백사이드 도체비아(133B)를 형성한다. 또한, 니켈(Ni)/금(Au) 도금 등으로 표면처리층(P)을 형성한다.
도 13을 참조하면, 다음으로, ABF 적층 등으로 절연층(141)을 추가로 더 형성하며, 그 결과 배선부재(140)가 형성된다. 또한, 반대측에도 ABF 적층 등으로 제2패시베이션층(192)의 제1층(192a)을 형성한다. 그 후, 절연층(141)에 레이저 드릴 등으로 비아홀(142Bh)을 형성한다. 다음으로, 상술한 도금 공정을 이용하여 제3연결부재(142B)를 형성한다. 제3연결부재(142B)는 상술한 바와 같이 추가적으로 형성하는 배선층(142) 및 배선비아(143)로 대체될 수 있다. 즉, 제3연결부재(142B) 자체는 배선층(142) 및 배선비아(143)의 일부일 수도 있다. 일련의 과정을 통하여, 코어구조체(150)가 제조된다.
도 14를 참조하면, 코어구조체(150)를 일면에 절연층(192b)이 형성된 캐리어(210) 상에 배치한다. 절연층(192b)은 제2패시베이션층(192)의 제2층(192b)으로 이용될 수 있다. 그 후, 드라이 필름(220)을 이용하여 코어구조체(150)의 반대측의 일부를 막은 상태에서, 샌드 블라스트 등을 이용하여 블라인드 형태의 제1 및 제2리세스부(150HA, 150HB)를 형성한다. 이 과정에서, 제1 및 제2스타퍼층(152A, 152B)은 스타퍼(Stopper)로 이용된다. 다음으로, 드라이 필름(220)을 제거하며, 제1 및 제2리세스부(150HA, 150HB)의 측벽에 각각 제2금속층(155)을 상술한 도금 공정으로 형성한다. 제2금속층(155)은 각각 코어구조체(150)의 일면으로 연장 배치되도록 형성될 수 있으며, 또한 제1 및 제2스타퍼층(152A, 152B) 각각의 적어도 일부를 덮도록 제1 및 제2리세스부(150HA, 150HB) 각각의 바닥면으로 연장 배치되도록 형성될 수 있다.
도 15를 참조하면, 다음으로, 제1 및 제2리세스부(150HA, 150HB)에 각각 제1 및 제2반도체칩(161, 162)을 제1 및 제2접착부재(165A, 165B)를 이용하여 배치하고, 제1 및 제2접속패드(161P, 162P) 상에 제1 및 제2연결부재(161B, 162B)를 형성한다. 그 후, 봉합재(170)로 코어구조체(150)와 제1 및 제2반도체칩(161, 162)과 제1 및 제2연결부재(161B, 162B)를 캡슐화한다. 필요에 따라서는, 구리 버의 문제나 구성요소간의 두께 차이 문제를 해소하기 위하여, 제3연결부재(142B) 상에 별도의 구리 포스트나 구리 기둥의 연결부재(미도시)를 더 형성할 수도 있다. 다음으로, 그라인딩 공정을 통하여 제1 및 제2연결부재(161B, 162B)와 제3연결부재(142B)와 봉합재(170)의 일면이 코플래너 하도록 가공 처리한다.
도 16을 참조하면, 다음으로, 코플래너하게 처리된 제1 및 제2연결부재(161B, 162B)와 제3연결부재(142B)와 봉합재(170)의 일면 상에 연결구조체(180)를 형성한다. 연결구조체(180)는 PID 도포 및 경화로 절연층(181)을 형성하고, 절연층(181)에 포토비아를 형성한 후, 상술한 도금 공정으로 절연층(181)에 재배선층(182)과 접속비아(183)를 형성하는 과정을 필요에 따라서 반복하여 형성할 수 있다. 다음으로, 연결구조체(180) 상에 ABF 적층 등으로 제1패시베이션층(191)을 형성하고, 개구부를 다수 형성한 후 상술한 도금 공정으로 복수의 언더범프금속(193)을 형성하고, 또한 복수의 언더범프금속(193)과 연결되는 복수의 전기연결금속(194)을 형성하고, 캐리어(210)를 제거하고, 개구부(192h) 등을 형성하면, 상술한 일례에 따른 패키지 모듈(100A)이 제조될 수 있다.
그 외에 각각의 구성에 대한 구체적인 설명은 도 9 및 도 10을 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 17은 패키지 모듈의 다른 일례를 개략적으로 나타난 단면도다.
도면을 참조하면, 다른 일례에 따른 패키지 모듈(100B)은 코어구조체(150)의 프레임(110)이 제1절연층(111a), 제1절연층(111a)에 일면이 노출되도록 매립된 제1도체패턴층(112a), 제1절연층(111a)의 제1도체패턴층(112a)이 매립된측의 반대측 상에 배치된 제2도체패턴층(112b), 제1절연층(111a)의 제1도체패턴층(112a)이 매립된 측의 반대측 상에 배치되며 제2도체패턴층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b)의 제2도체패턴층(112b)이 매립된 측의 반대측 상에 배치된 제3도체패턴층(112c)을 포함한다. 제1 내지 제3도체패턴층(112a, 112b, 112c)은 제1 및 제2접속패드(161P, 162P) 및 제1 및 제2전자부품(120A, 120B)과 전기적으로 연결될 수 있다. 제1 및 제2도체패턴층(112a, 112b)과 제2 및 제3도체패턴층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2도체비아(113a, 113b)을 통하여 전기적으로 연결된다. 이와 같이, 프레임(110)이 보다 많은 수의 도체패턴층(112a, 112b, 112c)을 포함하는 경우, 연결구조체(180)의 설계를 보다 간소화할 수 있으며, 따라서 연결구조체(180) 형성 과정에서 발생하는 제1 및 제2반도체칩(161, 162)의 수율 문제를 개선할 수 있다.
제1도체패턴층(112a)을 제1절연층(111a) 내에 매립하는 경우, 제1도체패턴층(112a)의 두께에 의하여 발생하는 단차가 최소화 되는바, 연결구조체(180)의 절연거리가 일정해진다. 즉, 연결구조체(180)의 재배선층(182)으로부터 제1절연층(111a)의 일면까지의 거리와, 연결구조체(180)의 재배선층(182)로부터 제1 및 제2접속패드(161P, 162P)의 일면까지의 거리의 차는, 제1도체패턴층(112a)의 두께보다 작을 수 있다. 따라서, 연결구조체(180)의 고밀도 배선 설계가 용이할 수 있다.
제1도체패턴층(112a)은 제1절연층(111a)의 내부로 리세스될 수 있다. 이와 같이, 제1도체패턴층(112a)이 제1절연층(111a) 내부로 리세스되어 제1절연층(111a)의 일면과 제1도체패턴층(112a)의 일면이 단차를 가지는 경우, 봉합재(170) 형성물질이 블리딩되어 제1도체패턴층(112a)을 오염시키는 것을 방지할 수도 있다. 프레임(110)의 제2도체패턴층(112b)은 제1 및 제2반도체칩(161, 162) 각각의 활성면과 비활성면 사이에 위치할 수 있다. 프레임(110)은 상당한 두께로 형성할 수 있으며, 따라서 프레임(110) 내부에 형성된 제2도체패턴층(112b)은 제1 및 제2반도체칩(161, 162) 각각의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
제1 내지 제3도체패턴층(112a, 112b, 112c)의 각각의 두께는 재배선층(182)의 각각의 두께보다 두꺼울 수 있다. 프레임(110)은 상당한 두께를 가질 수 있는바, 제1 내지 제3도체패턴층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 재배선층(182)은 미세 회로 설계를 위하여 제1 내지 제3도체패턴층(112a, 112b, 112c) 보다 상대적으로 작은 사이즈로 형성할 수 있다.
제1 및 제2절연층(111a, 111b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다.
제1 내지 제3도체패턴층(112a, 112b, 112c)은 제1 및 제2반도체칩(161, 162)의 제1 및 제2접속패드(161P, 162P)와 제1 및 제2전자부품(120A, 120B)의 전극을 재배선하는 역할을 수행할 수 있으며, 프레임(110)이 전기연결부재의 기능을 수행하도록 할 수 있다. 제1 내지 제3도체패턴층(112a, 112b, 112c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 제1 내지 제3도체패턴층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 서로 동일한 패턴을 구성할 수도 있다. 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 신호 비아 패드나 그라운드 비아 패드 등을 포함할 수 있다.
제1 및 제2도체비아(113a, 113b)은 서로 다른 층에 형성된 제1 내지 제3도체패턴층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 제1 및 제2도체비아(113a, 113b) 역시 형성물질로는 금속 물질을 사용할 수 있다. 제1 및 제2도체비아(113a, 113b)은 금속 물질로 완전히 충전된 필드 타입일 수 있으며, 또는 금속 물질이 비아 홀의 측벽을 따라 형성된 컨포멀 타입일 수도 있다. 또한, 서로 동일한 방향의 테이퍼 형상을 가질 수 있다. 제1도체비아(113a)를 위한 홀을 형성할 때 제1도체패턴층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1도체비아(113a)는 아랫면의 폭이 윗면의 폭보다 작은 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1도체비아(113a)는 제2도체패턴층(112b)의 패드 패턴과 일체화될 수 있다. 또한, 제2도체비아(113b)를 위한 홀을 형성할 때 제2도체패턴층(112b)의 일부 패드가 스토퍼 역할을 수행할 수 있는바, 제2도체비아(113b)는 아랫면의 폭이 윗면의 폭보다 작은 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2도체비아(113b)는 제3도체패턴층(112c)의 패드 패턴과 일체화될 수 있다.
그 외에 다른 구성에 대한 설명은 도 9 내지 도 16을 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 18은 패키지 모듈의 다른 일례를 개략적으로 나타난 단면도다.
도면을 참조하면, 다른 일례에 따른 패키지 모듈(100C)은 코어구조체(150)의 프레임(110)이 제1절연층(111a), 제1절연층(111a)의 양면 상에 배치된 제1도체패턴층(112a) 및 제2도체패턴층(112b), 제1절연층(112a)의 양면 상에 각각 배치되며 제1도체패턴층(112a) 및 제2도체패턴층(112b)을 각각 덮는 제2절연층(111b) 및 제3절연층(111c), 제2절연층(111b)의 제1도체패턴층(112a)이 매립된 측의 반대측 상에 배치된 제3도채패턴층(111c), 및 제3절연층(111c)의 제2도체패턴층(112b)이 매립된 측의 반대측 상에 배치된 제4도체패턴층(112
d)을 포함한다. 제1 및 제2도체패턴층(112a, 112b)과 제3 및 제4도체패턴층(112c, 112d)은 제1 및 제2접속패드(161P, 162P) 및 제1 및 제2전자부품(120A, 120B)와 전기적으로 연결될 수 있다. 프레임(110)이 더 많은 수의 도체패턴층(112a, 112b, 112c, 112d)을 포함하는바, 연결구조체(180)를 더욱 간소화할 수 있다. 제1 및 제2도체패턴층(112a, 112b)과 제3 및 제4도체패턴층(112c, 112d)은 제1 내지 제3절연층(111a, 111b, 111c)을 각각 관통하는 제1 내지 제3도체비아(113a, 113b, 113c)를 통하여 전기적으로 연결될 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 제3 및 제4도체패턴층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1도체비아(113a)는 제2 및 제3절연층(111b, 111c)을 관통하는 제2 및 제3도체비아(113b, 113c) 보다 평균직경이 클 수 있다. 제1도체비아(113a)는 원기둥 또는 모래시계 형상을 가질 수 있다. 제2 및 제3도체비아(113b, 113c)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 제1 내지 제4도체패턴층(112a, 112b, 112c, 112d) 각각의 두께는 재배선층(182) 각각의 두께보다 두꺼울 수 있다.
그 외에 다른 구성에 대한 설명은 도 9 내지 도 17을 통하여 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
본 개시에서 코플래너 또는 동일 평면상이라는 표현은 완전히 동일한 레벨에 위치하는 것뿐만 아니라, 그라인딩 공정 등의 결과로 대략 동일한 레벨에 위치하는 것을 포함하는 의미이다. 즉, 공정 진행 과정에서 발생하는 미세한 오차가 발생하는 경우 역시 포함하는 개념이다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 예를 들면, 물리적으로 연결되지 않았으나 신호적으로 연결되는 경우를 포함한다. 또한, 제 1, 제 2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제 1 구성요소는 제 2 구성요소로 명명될 수도 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수도 있다.
본 개시에서 상부, 하부, 상측, 하측, 상면, 하면 등은 첨부된 도면을 기준으로 판단한다. 예를 들면, 제1연결부재는 재배선층 보다 상부에 위치한다. 다만, 특허청구범위가 이에 한정되는 것은 아니다. 또한, 수직 방향은 상술한 상부 및 하부 방향을 의미하며, 수평 방향은 이와 수직한 방향을 의미한다. 이때, 수직 단면은 수직 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에 도시한 단면도를 그 예로 들 수 있다. 또한, 수평 단면은 수평 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에서 도시한 평면도를 그 예로 들 수 있다.

Claims (16)

  1. 관통부를 갖는 프레임, 상기 관통부에 배치된 전자부품, 및 상기 프레임 및 상기 전자부품 각각의 적어도 일부를 덮으며 상기 관통부의 적어도 일부를 채우는 절연재를 포함하며, 바닥면에 스타퍼층이 배치된 리세스부를 갖는 코어구조체;
    접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 비활성면이 상기 스타퍼층과 마주하도록 상기 리세스부에 배치된 반도체칩;
    상기 코어구조체 및 상기 반도체칩 각각의 적어도 일부를 덮으며, 상기 리세스부의 적어도 일부를 채우는 봉합재; 및
    상기 코어구조체 및 상기 반도체칩의 활성면 상에 배치되며, 상기 전자부품 및 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 를 포함하는,
    패키지 모듈.
  2. 제 1 항에 있어서,
    상기 코어구조체는 상기 관통부의 측벽에 배치된 제1금속층, 및 상기 리세스부의 측벽에 배치된 제2금속층을 더 포함하며,
    상기 스타퍼층은 금속물질을 포함하는,
    패키지 모듈.
  3. 제 2 항에 있어서,
    상기 제2금속층은 상기 리세스부의 바닥면으로도 연장 배치되며,
    상기 제2금속층은 상기 스타퍼층의 적어도 일부를 덮는,
    패키지 모듈.
  4. 제 2 항에 있어서,
    상기 제1금속층은 상기 프레임의 적어도 일면으로 연장 배치되며,
    상기 코어구조체는 상기 절연재의 상기 연결구조체와 마주하는 측의 반대측 상에 배치된 백사이드 금속층, 상기 절연재를 관통하며 상기 백사이드 금속층을 상기 제1금속층과 연결하는 제1금속비아, 및 상기 절연재를 관통하며 상기 백사이드 금속층을 상기 스타퍼층과 연결하는 제2금속비아를 더 포함하는,
    패키지 모듈.
  5. 제 4 항에 있어서,
    상기 백사이드 금속층은 상기 절연재 상에서 상기 전자부품 및 상기 반도체칩의 비활성면 각각의 직상의 영역을 덮도록 배치된,
    패키지 모듈.
  6. 제 1 항에 있어서,
    상기 코어구조체는 상기 프레임 및 상기 전자부품의 상기 연결구조체와 마주하는 측 상에 배치되며 상기 전자부품과 전기적으로 연결된 배선층을 포함하는 배선부재를 더 포함하는,
    패키지 모듈.
  7. 제 6 항에 있어서,
    상기 스타퍼층을 기준으로, 상기 반도체칩의 활성면은 상기 전자부품의 상기 배선부재와 접하는 면보다 하위 레벨에 위치하는,
    패키지 모듈.
  8. 제 6 항에 있어서,
    상기 접속패드를 상기 재배선층과 전기적으로 연결하는 제1연결부재; 및
    상기 배선층을 상기 재배선층과 전기적으로 연결하는 제2연결부재; 를 더 포함하며,
    상기 봉합재는 상기 제1 및 제2연결부재 각각의 측면을 덮는,
    패키지 모듈.
  9. 제 8 항에 있어서,
    상기 제1 및 제2연결부재 각각의 상기 연결구조체와 접하는 면과, 상기 봉합재의 상기 연결구조체와 접하는 면이, 서로 코플래너(Coplanar)한,
    패키지 모듈.
  10. 제 9 항에 있어서,
    상기 연결구조체는 상기 제1 및 제2연결부재와 상기 봉합재의 코플래너한 면 상에 배치된 절연층, 상기 절연층을 관통하며 상기 제1 및 제2연결부재와 각각 접하는 제1 및 제2접속비아, 및 상기 절연층 상에 배치되며 상기 제1 및 제2접속비아를 통해 상기 제1 및 제2연결부재와 전기적으로 연결된 상기 재배선층을 포함하는,
    패키지 모듈.
  11. 제 1 항에 있어서,
    상기 프레임은 서로 전기적으로 연결된 복수의 도체패턴층을 포함하며,
    상기 복수의 도체패턴층은 상기 재배선층과 전기적으로 연결된,
    패키지 모듈.
  12. 제 11 항에 있어서,
    상기 코어구조체는 상기 절연재의 상기 연결구조체가 배치된 측의 반대측 상에 배치된 백사이드 도체패턴층, 및 상기 절연재를 관통하며 상기 백사이드 도체패턴층을 상기 복수의 도체패턴층과 전기적으로 연결하는 백사이드 도체비아를 더 포함하는,
    패키지 모듈.
  13. 제 11 항에 있어서,
    상기 프레임은 제1절연층, 상기 제1절연층에 일면이 노출되도록 매립된 제1도체패턴층, 상기 제1절연층의 상기 제1도체패턴층이 매립된 측의 반대측 상에 배치된 제2도체패턴층, 상기 제1절연층의 상기 제1도체패턴층이 매립된 측의 반대측 상에 배치되며 상기 제2도체패턴층을 덮는 제2절연층, 및 상기 제2절연층의 상기 제2도체패턴층이 매립된 측의 반대측 상에 배치된 제3도체패턴층을 포함하며,
    상기 복수의 도체패턴층은 상기 제1 내지 제3도체패턴층을 포함하는,
    패키지 모듈.
  14. 제 11 항에 있어서,
    상기 프레임은 제1절연층, 상기 제1절연층에 양면 상에 각각 배치된 제1 및 제2도체패턴층, 상기 제1절연층의 양면 상에 각각 배치되어 상기 제1 및 제2도체패턴층을 각각 덮는 제2 및 제3절연층, 상기 제2절연층의 상기 제1도체패턴층이 매립된 측의 반대측 상에 배치된 제3도체패턴층, 및 상기 제3절연층의 상기 제2도체패턴층이 매립된 측의 반대측 상에 배치된 제4도체패턴층을 포함하며,
    상기 복수의 도체패턴층은 상기 제1 내지 제4도체패턴층을 포함하는,
    패키지 모듈.
  15. 제 1 항에 있어서,
    상기 관통부는 서로 이격된 제1 및 제2관통부를 포함하고,
    상기 전자부품은 상기 제1 및 제2관통부에 각각 배치된 제1 및 제2전자부품을 포함하고,
    상기 리세스부는 서로 이격된 제1 및 제2리세스부를 포함하고,
    상기 스타퍼층은 상기 제1 및 제2리세스부의 바닥면에 각각 배치된 제1 및 제2스타퍼층을 포함하며,
    상기 반도체칩은 상기 제1 및 제2리세스부에 비활성면이 각각 상기 제1 및 제2스타퍼층과 마주하도록 각각 배치된 제1 및 제2반도체칩을 포함하는,
    패키지 모듈.
  16. 제 15 항에 있어서,
    상기 제1반도체칩은 전력관리 집적회로(PMIC)를 포함하고,
    상기 제2반도체칩은 무선 주파수 집적회로(RFIC)를 포함하며,
    상기 제1 및 제2전자부품은 각각 커패시터 및 인덕터 중 적어도 하나를 포함하는,
    패키지 모듈.
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