KR20200060967A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20200060967A
KR20200060967A KR1020180146216A KR20180146216A KR20200060967A KR 20200060967 A KR20200060967 A KR 20200060967A KR 1020180146216 A KR1020180146216 A KR 1020180146216A KR 20180146216 A KR20180146216 A KR 20180146216A KR 20200060967 A KR20200060967 A KR 20200060967A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
semiconductor package
active surface
groove
connection
Prior art date
Application number
KR1020180146216A
Other languages
English (en)
Other versions
KR102570902B1 (ko
Inventor
명준우
이재걸
이선호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180146216A priority Critical patent/KR102570902B1/ko
Priority to US16/406,951 priority patent/US10847476B2/en
Priority to TW108116757A priority patent/TWI739105B/zh
Priority to CN201911138779.2A priority patent/CN111223823B/zh
Publication of KR20200060967A publication Critical patent/KR20200060967A/ko
Application granted granted Critical
Publication of KR102570902B1 publication Critical patent/KR102570902B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02233—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body not in direct contact with the bonding area
    • H01L2224/02245—Flow barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02233—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body not in direct contact with the bonding area
    • H01L2224/0225—Structure of the auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10157—Shape being other than a cuboid at the active surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 일 실시 형태에 따른 반도체 패키지는 절연층, 상기 절연층 상에 배치된 재배선층 및 상기 절연층을 관통하여 상기 재배선층과 접속된 접속 비아를 포함하는 연결구조체와, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖고, 상기 연결구조체 상에 상기 활성면이 상기 연결구조체와 마주하도록 배치된 반도체칩 및 상기 반도체칩의 적어도 일부를 덮는 봉합재를 포함하며, 상기 반도체칩은 상기 활성면에 형성된 홈 및 상기 활성면에서 상기 홈 주변에 배치된 댐 구조를 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지, 예를 들면, 전기연결구조체를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
이에 부합하기 위하여 제안된 반도체 패키지 기술 중의 하나가 팬-아웃 반도체 패키지이다. 팬-아웃 패키지는 전기연결구조체를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
한편, 반도체 패키지를 제조하는 과정에서 반도체칩을 봉합하는 봉합재가 접속패드 등으로 블리딩(bleeding)되는 불량이 빈번하게 발생하고 있다.
본 개시의 여러 목적 중 하나는 봉합재에 의한 블리딩 불량 개선이 가능하며 비아 신뢰성 향상이 가능한 반도체 패키지를 제공하는 것이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 형태를 통하여 반도체 패키지의 신규한 구조를 제안하고자 하며, 구체적으로, 절연층, 상기 절연층 상에 배치된 재배선층 및 상기 절연층을 관통하여 상기 재배선층과 접속된 접속 비아를 포함하는 연결구조체와, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖고, 상기 연결구조체 상에 상기 활성면이 상기 연결구조체와 마주하도록 배치된 반도체칩 및 상기 반도체칩의 적어도 일부를 덮는 봉합재를 포함하며, 상기 반도체칩은 상기 활성면에 형성된 홈 및 상기 활성면에서 상기 홈 주변에 배치된 댐 구조를 포함한다.
일 실시 예에서, 상기 홈은 상기 반도체칩의 테두리와 상기 접속패드 사이에 배치될 수 있다.
일 실시 예에서, 상기 홈은 상기 반도체칩의 테두리를 따라서 연속적으로 형성될 수 있다.
일 실시 예에서, 상기 홈은 상기 반도체칩의 테두리를 따라서 각각 연속적으로 형성되며 서로 단절된 복수의 홈을 포함할 수 있다.
일 실시 예에서, 상기 반도체칩은 상기 활성면의 코너 영역을 커버하는 패시베이션막을 포함할 수 있다.
일 실시 예에서, 상기 홈은 서로 다른 각도로 기울어진 복수의 경사면을 가질 수 있다.
일 실시 예에서, 상기 홈은 레이저 가공홈일 수 있다.
일 실시 예에서, 상기 댐 구조는 상기 반도체칩의 레이저 가공에 의한 버(burr)일 수 있다.
일 실시 예에서, 상기 연결구조체 상에 배치되며 상기 반도체칩을 수용하는 관통홀을 갖는 프레임을 더 포함할 수 있다.
일 실시 예에서, 상기 봉합재는 상기 관통홀을 채우며 상기 반도체칩의 비활성면과 측면을 커버할 수 있다.
일 실시 예에서, 상기 봉합재는 상기 반도체칩의 활성면 중 일부를 커버할 수 있다.
일 실시 예에서, 상기 홈의 적어도 일부에는 상기 봉합재가 채워질 수 있다.
본 개시의 여러 효과 중 일 효과로서 봉합재에 의한 블리딩 불량 개선이 가능하며 비아 신뢰성 향상이 가능한 반도체 패키지를 구현할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 반도체 패키지에서 채용될 수 있는 반도체칩의 홈을 나타낸다.
도 11은 도 9의 반도체 패키지의 개략적인 I-I' 절단 평면도다.
도 12는 도 9의 반도체 패키지의 다른 개략적인 I-I' 절단 평면도다.
도 13 및 도 14는 변형된 예에 따른 반도체 패키지를 나타낸다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드 등의 인쇄회로기판(1110)이 수용되어 있으며, 이러한 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인쇄회로기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인쇄회로기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인쇄회로기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인쇄회로기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인쇄회로기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인쇄회로기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속(2160)이 더 형성될 수 있다. 언더범프금속(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 배선층(2142), 접속패드(2122)와 배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인쇄회로기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인쇄회로기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인쇄회로기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인쇄회로기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 봉합재에 의한 블리딩 불량 개선이 가능하며 비아 신뢰성 향상이 가능한 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도다. 도 10은 도 9의 반도체 패키지에서 채용될 수 있는 반도체칩의 홈을 나타낸다. 도 11은 도 9의 반도체 패키지의 개략적인 I-I' 절단 평면도다. 도 12는 도 9의 반도체 패키지의 다른 개략적인 I-I' 절단 평면도다.
도 9를 참조하면, 일례에 따른 반도체 패키지(100A)는 연결구조체(140), 반도체칩(120), 봉합재(130) 등을 주요 구성으로 포함하며, 반도체칩(120)의 활성면 측에는 홈(124)과 그 주변의 댐 구조(126)가 형성되어 있다. 이 외에도 반도체 패키지(100A)는 프레임(110), 패시베이션층(150), 언더범프금속(160), 전기연결금속(170) 등을 더 포함할 수 있다.
프레임(110)은 구체적인 재료에 따라 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 후술할 실시 형태와 같이 프레임(110)에 관통배선 등을 형성하는 경우, 반도체 패키지(100A)가 POP(Package on Package) 타입의 패키지로 활용될 수도 있다. 본 실시 형태의 경우, 프레임(110)은 관통홀(110H)을 가지며, 관통홀(110H)에는 반도체칩(120)이 배치된다. 이 경우, 반도체칩(120)의 측면 주위는 프레임(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다. 필요에 따라서는 프레임(110)를 생략할 수 있으나, 프레임(110)을 가지는 경우 보드레벨 신뢰성 확보에 보다 유리할 수 있다.
프레임(110)은 절연층(111)을 포함한다. 절연층(111)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 이러한 프레임(110)는 지지부재로 역할 할 수 있다.
반도체칩(120)은 연결구조체(140) 상에 배치되며, 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니며, 전력관리 집적회로(PMIC: Power Management IC)나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등일 수도 있다.
반도체칩(120)은 별도의 범프나 배선층이 형성되지 않은 베어(Bare) 상태의 집적회로일 수 있다. 다만, 이에 한정되는 것은 아니며, 필요에 따라서는 패키지드 타입의 집적회로일 수도 있다. 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우 반도체칩(120)의 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성 물질로는 각각 알루미늄(Al) 등의 금속 물질을 특별한 제한 없이 사용할 수 있다. 한편, 반도체칩(120)은 접속패드(122)가 배치된 면이 활성면이 되며, 그 반대측이 비활성면이 된다.
봉합재(130)는 반도체칩(120)의 적어도 일부를 덮으며, 도시된 형태와 같이, 프레임(110) 및 반도체칩(120) 등을 캡슐화할 수 있다. 또한, 관통홀(110H)의 적어도 일부를 채우며, 반도체칩(120)의 비활성면과 측면을 커버할 수 있고, 나아가, 반도체칩(120)의 활성면 중 일부를 커버할 수 있다. 봉합재(130)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC와 같은 몰딩 물질을 사용할 수 있으며, 필요에 따라 감광성 재료, 즉 PIE(Photo Imagable Encapsulant)를 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
본 실시 형태의 경우, 도 9에서 볼 수 있듯이, 반도체칩(120)은 활성면에 형성된 홈(124)을 포함하며, 상기 활성면에서 홈(124) 주변에는 댐 구조(126)가 배치된다. 일반적으로 반도체 패키지의 경우 봉합재로 반도체칩의 비활성면과 측면을 덮는 방법으로 반도체칩을 보호한다. 이때, 봉합 과정에서 경화 전의 봉합재 형성물질이 의도하지 않게 반도체칩의 활성면으로도 블리딩(Bleeding)될 수 있다. 따라서, 활성면에 형성된 접속패드가 봉합재에 의하여 오염될 수 있다. 이 경우, 후속 공정으로 접속패드와 연결되는 재배선층을 형성할 때, 비아 오픈 불량, 비아 접속력 감소, 전기적 단락 등, 비아 신뢰성이 저하될 수 있다.
반면, 일례에 따른 반도체 패키지(100A)는 반도체칩(120)의 접속패드(122)가 형성된 활성면의 반도체칩(120)의 테두리와 접속패드(122) 사이에 홈(124)이 형성되어 있다. 홈(124)은 반도체칩(120)의 테두리를 따라서 연속적으로 형성되어 있다. 즉, 복수의 접속패드(122)들이 연속적으로 형성된 하나의 홈(124)에 의하여 둘러싸여 있다. 따라서, 봉합재(130)로 반도체칩(120)을 봉합할 때, 경화 전의 봉합재(130) 형성물질이 반도체칩(120)의 접속패드(122)가 형성된 면으로 침투하여도, 홈(124)에 의하여 봉합재(130) 형성물질이 접속패드(122)까지의 블리딩되는 것이 차단된다. 그 결과, 상술한 바와 같은 비아 신뢰성 저하 등의 문제를 방지할 수 있다. 이 경우, 도 10에 도시된 형태와 같이, 홈(124)의 적어도 일부에는 봉합재(130)가 채워질 수 있다. 나아가, 본 실시 형태와 같이, 홈(124)의 주변에 댐 구조(126)가 형성되는 경우, 봉합재(130) 형성 물질이 침투하는 것을 사전에 차단하여 보다 효과적으로 블리딩을 저감할 수 있다.
이러한 댐 구조(126)는 도 11에 도시된 형태와 같이 홈(124)의 주변에 홈(124)을 둘러싸도록 형성될 수 있으며, 상부에서 보았을 때 홈(124)과 닮은 꼴로 형성될 수 있다. 다시 말해, 상부에서 보았을 때 댐 구조(126)는 홈(124)과 형상은 동일하면서 크기만 다를 수 있다.
또한, 홈(124)은 도 11에 도시된 형태와 같이 반도체칩(120)의 테두리를 따라서 연속적으로 형성되어 있는 경우, 봉합재(130) 형성물질이 블리딩될 수 있는 공간이 완전히 차단되는바, 더욱 우수한 차단 효과를 가질 수 있다. 홈(124)은 반도체칩(120)의 활성면에서 비활성면을 향하여 소정 깊이로 리세스 되도록 형성될 수 있으며, 레이저 가공홈일 수 있다. 이 경우, 도 9에 도시된 형태와 같이, 홈(124)은 서로 다른 각도로 기울어진 복수의 경사면을 가질 수 있다. 또한, 홈(124)을 레이저 가공으로 구현하는 경우, 댐 구조(126)는 반도체칩(120)의 레이저 가공에 의한 버(burr)일 수 있다. 이와 같이, 댐 구조(126)는 별도의 공정으로 홈(124) 주변에 형성될 수도 있지만 레이저 가공 중 홈(124)이 형성되는 과정에서 자연스럽게 홈(124)의 주변에 형성될 수 있으므로 공정 효율성이 향상될 수 있다. 댐 구조(126)가 레이저 가공에 의한 버인 경우 레이저 가공 부산물의 퇴적체인 점에서 그 표면은 불균일 할 수 있다.
한편, 홈(124)은 일체 구조를 갖지 않고 복수의 분리된 영역으로 존재할 수도 있다. 즉, 도 12에 도시된 형태와 같이, 홈(124)이 반도체칩(120)의 복수의 테두리(120S1, 120S2, 120S3, 120S4)를 따라서 각각 연속적으로 형성되며 서로 단절된 복수의 홈(124)을 포함한다. 보다 구체적으로, 복수의 홈(124)은 제1 내지 제4 테두리(120S1, 120S2, 120S3, 120S4) 각각을 따라서 연속적으로 형성되며, 반도체칩(120)의 코너 부분에서 서로 단절된 복수의 홈(124)을 포함한다. 그리고 복수의 홈(124) 주변에는 이에 대응하는 댐 구조(126)가 배치되어 블리딩을 사전에 차단할 수 있다. 이와 같이, 반도체칩(120)의 각각의 테두리(120S1, 120S2, 120S3, 120S4)를 따라서 연속적으로 복수의 홈(124)이 형성된 경우에도, 적어도 복수의 접속패드(122)들을 봉합재(130) 형성물질의 블리딩으로부터 보호할 수 있다. 복수의 홈(124)과 댐 구조(126)가 국부적으로 형성되는 경우, 도 12에 도시된 형태와 같이, 반도체칩(120)은 활성면의 코너 영역을 커버하는 패시베이션막(123)을 포함할 수 있으며, 패시베이션막(123)에 의하여 코너 영역으로부터 침투하는 봉합재(130) 형성 물질을 차단할 수 있다. 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 패이베이션막(123)은 반도체칩(120)의 코너 영역 외에 다른 영역에도 형성되어 반도체칩(120)을 보호할 수 있으며, 접속패드(122)의 일부를 커버할 수도 있다.
다시 도 9를 참조하여 반도체 패키지(100A)의 다른 구성을 설명한다. 연결구조체(140)는 반도체칩(120)의 접속패드(122)를 재배선할 수 있다. 연결구조체(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속패드(122)가 재배선 될 수 있으며, 전기연결금속(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 이를 위하여 연결구조체(140)는 재배선층(142a, 142b, 142c)을 포함한다. 일 예로서, 연결구조체(140)는 프레임(110) 및 반도체칩(120)의 활성면 상에 배치된 제1 절연층(141a), 제1 절연층(141a) 상에 배치된 제1 재배선층(142a), 제1 절연층(141a) 및 반도체칩(120)의 접속패드(122)를 연결하는 제1 접속 비아(143a), 제1 절연층(141a) 상에 배치된 제2 절연층(141b), 제2 절연층(141b) 상에 배치된 제2 재배선층(142b), 제2 절연층(141b)을 관통하며 제1 및 제2 재배선층(142a, 142b)을 연결하는 제2 접속 비아(143b), 제2 절연층(141b) 상에 배치된 제3 절연층(141c), 제3 절연층(141c) 상에 배치된 제3 재배선층(142c), 제3 절연층(141c)을 관통하며 제2 및 제3 재배선층(142b, 142c)을 연결하는 제3 접속 비아(143c)를 포함할 수 있다. 제1 내지 제3 재배선층(142a, 142b, 142c)은 반도체칩(120)의 접속패드(122)와 전기적으로 연결된다. 다만, 재배선층(142a, 142b, 142c)과 절연층(141a, 141b, 141c), 그리고 접속 비아(143a, 143b, 143c)의 개수는 필요에 따라 달라질 수 있다.
절연층(141a, 141b, 141c)에 포함된 절연물질로는 예컨대, 감광성 절연물질을 사용할 수도 있다. 절연층(141a, 141b, 141c)이 감광성의 성질을 가지는 경우, 절연층(141a, 141b, 141c)을 보다 얇게 형성할 수 있으며, 보다 용이하게 접속 비아(143a, 143b, 143c)의 파인 피치를 달성할 수 있다. 절연층(141a, 141b, 141c)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141a, 141b, 141c)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141a, 141b, 141c)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있다. 도면에 도시한바 보다 더 많은 수의 절연층이 형성될 수 있음은 물론이다.
재배선층(142a, 142b, 142c)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질로 이루어질 수 있다. 재배선층(142a, 142b, 142c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 여기서, 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아패드 패턴, 접속단자 패드 패턴 등을 포함할 수 있다.
접속 비아(143a, 143b, 143c)는 서로 다른 층에 형성된 재배선층(142a, 142b, 142c), 접속패드(122) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 접속 비아(143a, 143b, 143c)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 접속 비아(143a, 143b, 143c)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
패시베이션층(150)은 연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 연결구조체(140)의 재배선층(142a, 142b, 142c)의 적어도 일부를 노출시키는 개구부(151)를 가질 수 있다. 이러한 개구부(151)는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(150)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다.
언더범프금속(160)은 전기연결금속(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속(160)은 패시베이션층(150)의 개구부(151)를 통하여 노출된 연결구조체(140)의 재배선층(142a, 142b, 142c)과 연결된다. 언더범프금속(160)은 패시베이션층(150)의 개구부(151)에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결금속(170)은 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 반도체 패키지(100A)는 전기연결금속(170)을 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결금속(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결금속(170)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(170)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
전기연결금속(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결금속(170)의 수는 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결금속(170)이 솔더볼인 경우, 전기연결금속(170)는 언더범프금속(160)의 패시베이션층(150)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다.
전기연결금속(170) 중 적어도 하나는 팬-아웃 영역에 배치될 수 있다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도 13 및 도 14를 참조하여 본 발명의 다른 실시 형태에 따른 반도체 패키지를 설명하며, 앞선 실시 형태와 동일한 부분은 설명을 생략한다. 우선, 도 13의 실시 형태에 따른 반도체 패키지(100B)는 프레임(110)에 층간 전기 도통 기능을 하는 복수의 도전성 비아가 설치되어 있다. 구체적으로, 프레임(110)은 연결구조체(140)와 접하는 제1 절연층(111a), 연결구조체(140)와 접하며 제1 절연층(111a)에 매립된 제1 배선층(112a), 제1 절연층(111a)의 제1 배선층(112a)이 매립된 측의 반대측 상에 배치된 제2 배선층(112b), 제1 절연층(111a) 상에 배치되며 제2 배선층(112b)을 덮는 제2 절연층(111b), 및 제2 절연층(111b) 상에 배치된 제3 배선층(112c)을 포함한다. 제1 내지 제3 배선층(112a, 112b, 112c)은 접속패드(122)와 전기적으로 연결된다. 제1 및 제2 배선층(112a, 112b)과 제2및 제3 배선층(112b, 112c)은 각각 제1 및 제2 절연층(111a, 111b)을 관통하는 제1 및 제2 접속 비아(113a, 113b)를 통하여 전기적으로 연결된다.
제1 배선층(112a)을 제1 절연층(111a) 내에 매립하는 경우, 제1 배선층(112a)의 두께에 의하여 발생하는 단차가 최소화 되는바, 연결구조체(140)의 절연거리가 일정해진다. 즉, 연결구조체(140)의 제1 재배선층(142a)으로부터 제1 절연층(111a)의 하면까지의 거리와, 연결구조체(140)의 제1 재배선층(142a)으로부터 반도체칩(120)의 접속패드(122)까지의 거리의 차이는, 제1 배선층(112a)의 두께보다 작을 수 있다. 따라서, 연결구조체(140)의 고밀도 배선 설계가 용이할 수 있다.
도시된 형태와 같이, 프레임(110)의 제1 배선층(112a)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 상측에 위치할 수 있다. 또한, 연결구조체(140)의 제1 재배선층(142a)과 프레임(110)의 제1 배선층(112a) 사이의 거리는 연결구조체(140)의 제1 재배선층(142a)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 클 수 있다. 이는 제1 배선층(112a)이 절연층(111)의 내부로 리세스될 수 있기 때문이다. 이와 같이, 제1 배선층(112a)이 제1 절연층 내부로 리세스되어 제1 절연층(111a)의 하면과 제1 배선층(112a)의 하면이 단차를 가지는 경우, 봉합재(130) 형성물질이 블리딩되어 제1 배선층(112a)을 오염시키는 것을 방지할 수도 있다. 프레임(110)의 제2 배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 프레임(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 프레임(110) 내부에 형성된 제2 배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
프레임(110)의 배선층(112a, 112b, 112c)의 두께는 연결구조체(140)의 재배선층(142a, 142b, 142c)의 두께보다 두꺼울 수 있다. 프레임(110)는 반도체칩(120A, 120B) 이상의 두께를 가질 수 있는바, 배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 연결구조체(140)의 재배선층(142a, 142b, 142c)은 박형화를 위하여 배선층(112a, 112b, 112c) 보다 상대적으로 작은 사이즈로 형성할 수 있다.
절연층(111a, 111b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
배선층(112a, 112b, 112c)은 반도체칩(120)의 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 배선층(112a, 112b, 112c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 여기서, 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 접속단자 패드 등을 포함할 수 있다.
비아(113a, 113b)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 비아(113a, 113b) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 비아(113a, 113b)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼 형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다. 제1 접속 비아(113a)를 위한 홀을 형성할 때 제1 배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1 접속 비아(113a)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1 접속 비아(113a)는 제2 배선층(112b)의 패드 패턴과 일체화될 수 있다. 또한, 제2 접속 비아(113b)를 위한 홀을 형성할 때 제2 배선층(112b)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제2 접속 비아(113b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2 접속 비아(113b)는 제3 배선층(112c)의 패드 패턴과 일체화될 수 있다.
다음으로, 도 15의 실시 형태에 따른 반도체 패키지(100C)를 설명하면, 반도체 패키지(100C)는 프레임(110)이 제1 절연층(111a), 제1 절연층(111a)의 양면에 배치된 제1 배선층(112a) 및 제2배선층(112b), 제1 절연층(112a) 상에 배치되며 제1 배선층(112a)을 덮는 제2 절연층(111b), 제2 절연층(111b) 상에 배치된 제3 재배선층(111c), 제1 절연층(111a) 상에 배치되어 제2 배선층(112b)을 덮는 제3 절연층(111c), 및 제3 절연층(111c) 상에 배치된 제4 배선층(112d)을 포함한다. 제1 내지 제4 배선층(112a, 112b, 112c, 112d)는 접속패드(122)와 전기적으로 연결된다. 프레임(110)이 더 많은 수의 배선층(112a, 112b, 112c, 112d)을 포함하는바, 연결구조체(140)를 더욱 간소화할 수 있다. 따라서, 연결구조체(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 제1 내지 제4 배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 절연층(111a, 111b, 111c)을 각각 관통하는 제1 내지 제3 접속 비아(113a, 113b, 113c)를 통하여 전기적으로 연결될 수 있다.
제1 절연층(111a)은 제2 절연층(111b) 및 제3 절연층(111c)보다 두께가 두꺼울 수 있다. 제1 절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 절연층(111b) 및 제3 절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1 절연층(111a)은 제2 절연층(111b) 및 제3 절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1 절연층(111a)은 심재, 필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2 절연층(111c) 및 제3 절연층(111c)은 필러 및 절연수지를 포함하는 ABF 필름 또는 PID 필름일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1 절연층(111a)을 관통하는 제1 접속 비아(113a)는 제2 및 제3 절연층(111b, 111c)을 관통하는 제2및 제3 접속 비아(113b, 113c)보다 직경이 클 수 있다.
프레임(110)의 제3 배선층(112c)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 하측에 위치할 수 있다. 또한, 연결구조체(140)의 제1 재배선층(142a)과 프레임(110)의 제3 배선층(112c) 사이의 거리는 연결구조체(140)의 제1 재배선층(142a)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 작을 수 있다. 제3 배선층(112c)이 제2 절연층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과 연결구조체(140)와 접할 수 있기 때문이다. 프레임(110)의 제1 배선층(112a) 및 제2 배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 프레임(110)는 반도체칩(120)의 두께에 대응하게 형성할 수 있는바, 프레임(110) 내부에 형성된 제1 배선층(112a) 및 제2 배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이 레벨에 배치될 수 있다.
프레임(110)의 배선층(112a, 112b, 112c, 112d)의 두께는 연결구조체(140)의 재배선층(142a, 142b, 142c)의 두께보다 두꺼울 수 있다. 프레임(110)은 반도체칩(120) 이상의 두께를 가질 수 있는바, 배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 연결구조체(140)의 재배선층(142a, 142b, 142c)은 박형화를 위하여 보다 상대적으로 작은 사이즈로 형성할 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기
1010: 메인보드
1020: 칩 관련 부품
1030: 네트워크 관련 부품
1040: 기타부품
1050: 카메라
1060: 안테나
1070: 디스플레이
1080: 배터리
1090: 신호라인
1100: 스마트 폰
1101: 바디
1110: 인쇄회로기판
1120: 부품
1130: 카메라
1121: 반도체 패키지
2200: 팬-인 반도체 패키지
2220: 반도체칩
2221: 바디
2222: 접속패드
2223: 패시베이션막
2240: 연결구조체
2241: 절연층
2242: 배선패턴
2243: 비아
2243h: 비아홀
2250: 패시베이션층
2251: 개구부
2260: 언더범프금속
2270: 솔더볼
2280: 언더필 수지
2302: 인쇄회로기판
2500: 메인보드
2100: 팬-아웃 반도체 패키지
2120: 반도체칩
2121: 바디
2122: 접속패드
2130: 봉합재
2140: 연결구조체
2141: 절연층
2142: 배선층
2143: 비아
2150: 패시베이션층
2160: 언더범프금속
2170: 솔더볼
100: 반도체 패키지
110H: 관통홀
110: 프레임
111, 111a, 111b, 111c: 절연층
112a, 112b, 112c, 112d: 배선층
113, 113a, 113b, 113c: 배선 비아
120: 반도체칩
121: 바디
122: 접속패드
123: 패시베이션막
124: 홈
126: 댐 구조
130: 봉합재
140: 연결구조체
141a, 141b, 141c: 절연층
142a, 142b, 142c: 재배선층
143a, 143b, 143c: 접속 비아
150: 패시베이션층
160: 언더범프금속
170: 전기연결구조체

Claims (12)

  1. 절연층, 상기 절연층 상에 배치된 재배선층 및 상기 절연층을 관통하여 상기 재배선층과 접속된 접속 비아를 포함하는 연결구조체;
    접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖고, 상기 연결구조체 상에 상기 활성면이 상기 연결구조체와 마주하도록 배치된 반도체칩; 및
    상기 반도체칩의 적어도 일부를 덮는 봉합재;를 포함하며,
    상기 반도체칩은 상기 활성면에 형성된 홈 및 상기 활성면에서 상기 홈 주변에 배치된 댐 구조를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 홈은 상기 반도체칩의 테두리와 상기 접속패드 사이에 배치된 반도체 패키지.
  3. 제1항에 있어서,
    상기 홈은 상기 반도체칩의 테두리를 따라서 연속적으로 형성된 반도체 패키지.
  4. 제1에 있어서,
    상기 홈은 상기 반도체칩의 테두리를 따라서 각각 연속적으로 형성되며 서로 단절된 복수의 홈을 포함하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 반도체칩은 상기 활성면의 코너 영역을 커버하는 패시베이션막을 포함하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 홈은 서로 다른 각도로 기울어진 복수의 경사면을 갖는 반도체 패키지.
  7. 제1항에 있어서,
    상기 홈은 레이저 가공홈인 반도체 패키지.
  8. 제7항에 있어서,
    상기 댐 구조는 상기 반도체칩의 레이저 가공에 의한 버(burr)인 반도체 패키지.
  9. 제1항에 있어서,
    상기 연결구조체 상에 배치되며 상기 반도체칩을 수용하는 관통홀을 갖는 프레임을 더 포함하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 봉합재는 상기 관통홀을 채우며 상기 반도체칩의 비활성면과 측면을 커버하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 봉합재는 상기 반도체칩의 활성면 중 일부를 커버하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 홈의 적어도 일부에는 상기 봉합재가 채워진 반도체 패키지.
KR1020180146216A 2018-11-23 2018-11-23 반도체 패키지 KR102570902B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180146216A KR102570902B1 (ko) 2018-11-23 2018-11-23 반도체 패키지
US16/406,951 US10847476B2 (en) 2018-11-23 2019-05-08 Semiconductor package
TW108116757A TWI739105B (zh) 2018-11-23 2019-05-15 半導體封裝及半導體晶片
CN201911138779.2A CN111223823B (zh) 2018-11-23 2019-11-20 半导体芯片和半导体封装件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180146216A KR102570902B1 (ko) 2018-11-23 2018-11-23 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20200060967A true KR20200060967A (ko) 2020-06-02
KR102570902B1 KR102570902B1 (ko) 2023-08-25

Family

ID=70771192

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180146216A KR102570902B1 (ko) 2018-11-23 2018-11-23 반도체 패키지

Country Status (4)

Country Link
US (1) US10847476B2 (ko)
KR (1) KR102570902B1 (ko)
CN (1) CN111223823B (ko)
TW (1) TWI739105B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11532531B2 (en) * 2019-10-29 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
KR20220007254A (ko) * 2020-07-10 2022-01-18 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
KR20220151307A (ko) 2021-05-06 2022-11-15 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
KR20230045661A (ko) 2021-09-27 2023-04-05 삼성전자주식회사 반도체 패키지의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150179552A1 (en) * 2013-12-24 2015-06-25 Samsung Electro-Mechanics Co., Ltd. Semiconductor package and manufacturing method thereof
US20170373029A1 (en) * 2016-06-23 2017-12-28 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US9887334B1 (en) * 2016-08-03 2018-02-06 Samsung Electronics Co., Ltd. Semiconductor light emitting device
US20180261467A1 (en) * 2015-10-01 2018-09-13 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4753901A (en) * 1985-11-15 1988-06-28 Ncr Corporation Two mask technique for planarized trench oxide isolation of integrated devices
US5423893A (en) * 1992-06-18 1995-06-13 Kotaki; Daizo Plastic filter, its injection molding die and producing method
JP2969040B2 (ja) * 1994-03-25 1999-11-02 日立建機株式会社 ダムバーの切断方法
KR0155508B1 (ko) * 1994-11-30 1998-10-15 정선종 자기 정렬된 광섬유-광소자 결합장치의 제조방법
US6064517A (en) * 1996-07-22 2000-05-16 Kla-Tencor Corporation High NA system for multiple mode imaging
JPH11266081A (ja) * 1998-03-18 1999-09-28 Fujitsu Ltd プリント配線板およびその製造方法
JP2003197923A (ja) * 2001-12-27 2003-07-11 Sanken Electric Co Ltd 半導体装置
TW544894B (en) * 2002-04-10 2003-08-01 Siliconware Precision Industries Co Ltd Chip carrier with dam bar
TWI251886B (en) * 2004-11-03 2006-03-21 Advanced Semiconductor Eng Sensor chip for defining molding exposed region and method for manufacturing the same
JP2006269772A (ja) 2005-03-24 2006-10-05 Nec Saitama Ltd 半導体パッケージ、配線基板、及び半導体装置
US8043953B2 (en) * 2007-01-29 2011-10-25 Renesas Electronics Corporation Semiconductor device including an LSI chip and a method for manufacturing the same
JP4438006B2 (ja) * 2007-03-30 2010-03-24 Ｏｋｉセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
JP2010093106A (ja) * 2008-10-09 2010-04-22 Renesas Technology Corp 半導体装置およびその製造方法
JP5432918B2 (ja) * 2008-10-31 2014-03-05 太陽誘電株式会社 プリント配線版の製造方法
US8900929B2 (en) * 2012-03-21 2014-12-02 Stats Chippac, Ltd. Semiconductor device and method for forming openings and trenches in insulating layer by first LDA and second LDA for RDL formation
US9847317B2 (en) * 2014-07-08 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and packaged semiconductor devices
CN204834668U (zh) * 2015-06-26 2015-12-02 江西省晶瑞光电有限公司 一种led支架
US10276402B2 (en) * 2016-03-21 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and manufacturing process thereof
KR101973428B1 (ko) 2016-06-23 2019-04-29 삼성전기주식회사 팬-아웃 반도체 패키지
US10689248B2 (en) * 2017-03-16 2020-06-23 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
CN106848838B (zh) * 2017-04-06 2019-11-29 中国科学院半导体研究所 基于多孔DBR的GaN基VCSEL芯片及制备方法
US10763242B2 (en) * 2017-06-23 2020-09-01 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
KR102380821B1 (ko) * 2017-09-15 2022-03-31 삼성전자주식회사 팬-아웃 반도체 패키지
KR101933424B1 (ko) * 2017-11-29 2018-12-28 삼성전기 주식회사 팬-아웃 반도체 패키지
KR102029101B1 (ko) * 2017-12-28 2019-10-07 삼성전자주식회사 반도체 패키지
KR102028713B1 (ko) * 2018-01-19 2019-10-07 삼성전자주식회사 반도체 패키지
KR102063470B1 (ko) * 2018-05-03 2020-01-09 삼성전자주식회사 반도체 패키지
KR102086361B1 (ko) * 2018-06-04 2020-03-09 삼성전자주식회사 반도체 패키지
US10866373B2 (en) * 2018-06-27 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Optical transceiver and manufacturing method thereof
KR102513078B1 (ko) * 2018-10-12 2023-03-23 삼성전자주식회사 반도체 패키지
CN209183534U (zh) * 2019-01-21 2019-07-30 中之半导体科技(东莞)有限公司 一种易于组装的散热型二极管封装结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150179552A1 (en) * 2013-12-24 2015-06-25 Samsung Electro-Mechanics Co., Ltd. Semiconductor package and manufacturing method thereof
US20180261467A1 (en) * 2015-10-01 2018-09-13 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US20170373029A1 (en) * 2016-06-23 2017-12-28 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US9887334B1 (en) * 2016-08-03 2018-02-06 Samsung Electronics Co., Ltd. Semiconductor light emitting device

Also Published As

Publication number Publication date
US10847476B2 (en) 2020-11-24
KR102570902B1 (ko) 2023-08-25
CN111223823A (zh) 2020-06-02
CN111223823B (zh) 2023-11-21
TWI739105B (zh) 2021-09-11
US20200168565A1 (en) 2020-05-28
TW202021062A (zh) 2020-06-01

Similar Documents

Publication Publication Date Title
KR102145218B1 (ko) 팬-아웃 반도체 패키지
KR102551747B1 (ko) 반도체 패키지
KR102380821B1 (ko) 팬-아웃 반도체 패키지
KR102055593B1 (ko) 팬-아웃 반도체 패키지
KR102554690B1 (ko) 반도체 패키지
KR102570902B1 (ko) 반도체 패키지
KR101982057B1 (ko) 팬-아웃 반도체 패키지
KR102145203B1 (ko) 팬-아웃 반도체 패키지
KR102061851B1 (ko) 팬-아웃 반도체 패키지
KR20200117224A (ko) 반도체 패키지
KR20190074714A (ko) 팬-아웃 반도체 패키지
CN111341733A (zh) 扇出型半导体封装件
KR20200055260A (ko) 반도체 패키지
KR102586888B1 (ko) 반도체 패키지
KR102509644B1 (ko) 패키지 모듈
KR102086363B1 (ko) 반도체 패키지
KR20200075398A (ko) 반도체 패키지
KR20200047132A (ko) 반도체 패키지
KR20200029812A (ko) 반도체 패키지
KR102555814B1 (ko) 반도체 패키지
KR102609157B1 (ko) 반도체 패키지
KR102099748B1 (ko) 전자부품 패키지
KR102070085B1 (ko) 반도체 패키지 기판의 휨 감소 방법 및 휨이 감소된 반도체 패키지 기판
KR102499040B1 (ko) 반도체 패키지
KR20200099805A (ko) 반도체 패키지

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant