CN111341733A - 扇出型半导体封装件 - Google Patents

扇出型半导体封装件 Download PDF

Info

Publication number
CN111341733A
CN111341733A CN201911171907.3A CN201911171907A CN111341733A CN 111341733 A CN111341733 A CN 111341733A CN 201911171907 A CN201911171907 A CN 201911171907A CN 111341733 A CN111341733 A CN 111341733A
Authority
CN
China
Prior art keywords
layer
encapsulant
fan
semiconductor package
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911171907.3A
Other languages
English (en)
Inventor
李昌普
吴俊锡
朴炳律
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111341733A publication Critical patent/CN111341733A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]

Abstract

本发明提供一种扇出型半导体封装件，所述扇出型半导体封装件包括：框架，包括一个或更多个绝缘层并且具有贯穿部；半导体芯片，设置在所述框架的所述贯穿部中并且具有连接垫；连接结构，设置在所述框架和所述半导体芯片的下侧并且包括重新分布层；第一包封剂，覆盖所述半导体芯片的背表面以及所述框架的所述一个或更多个绝缘层中的最上层的绝缘层的顶表面的第一区域，并且在所述贯穿部的侧壁与所述半导体芯片的侧表面之间延伸；以及第二包封剂，覆盖所述框架的所述一个或更多个绝缘层中的所述最上层的绝缘层的所述顶表面的第二区域，并且与所述第一包封剂的在所述框架上的侧表面接触。

Description

扇出型半导体封装件
本申请要求于2018年12月19日在韩国知识产权局提交的第10-2018-0165418号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件，例如，一种扇出型半导体封装件。
背景技术
近来，与半导体芯片相关的技术的发展的明显趋势是减小组件的尺寸。因此，在封装技术的领域中，根据对小型半导体芯片等的需求的快速增加，需要半导体封装件在实现多个引脚的同时具有小尺寸。存在满足以上需求的封装技术。这样的封装技术为扇出型半导体封装件。在扇出型半导体封装件中，电连接结构重新分布到设置有半导体芯片的区域的外部，从而使半导体封装件在实现多个引脚的同时具有小尺寸。
近来，为了实现高级智能电话的提高的电特性和有效的空间利用并且应用包括不同半导体芯片的半导体封装件的层叠封装(PoP)，在半导体封装件结构中需要背侧电路。此外，为了满足芯片特性的提高和芯片面积的减小，对背侧电路的线和空间的需求增加。
发明内容
本公开的一方面在于提供一种扇出型半导体封装件结构，具有精细节距的背侧电路可以以高良率应用到该扇出型半导体封装件结构。
根据本公开的一方面，一种扇出型半导体封装件包括：框架，包括一个或更多个绝缘层并且具有贯穿所述一个或更多个绝缘层的贯穿部；半导体芯片，设置在所述框架的所述贯穿部中，具有连接垫；连接结构，设置在所述框架和所述半导体芯片的下侧，包括电连接到所述连接垫的重新分布层；第一包封剂，覆盖所述半导体芯片的背表面以及所述框架的所述一个或更多个绝缘层中的最上层的绝缘层的顶表面的第一区域，并且在所述贯穿部的侧壁与所述半导体芯片的侧表面之间延伸；以及第二包封剂，覆盖所述框架的所述一个或更多个绝缘层中的所述最上层的绝缘层的所述顶表面的第二区域，并且与所述第一包封剂的在所述框架上的侧表面接触。
根据本公开的一方面，一种扇出型半导体封装件包括：框架，具有贯穿部并且具有包括第一区域和第二区域的顶表面，在所述第一区域中设置有金属层，所述第二区域围绕所述第一区域，在所述第二区域中设置有布线层；半导体芯片，设置在所述框架的所述贯穿部中，具有连接垫；连接结构，设置在所述框架和所述半导体芯片的下侧，包括电连接到所述连接垫的重新分布层；第一包封剂，覆盖所述半导体芯片和所述金属层的背表面，并且填充所述贯穿部的至少一部分；以及第二包封剂，覆盖所述框架的所述顶表面的所述第二区域和所述布线层的至少一部分，并且延伸以覆盖所述第一包封剂。所述布线层的厚度大于所述金属层的厚度。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示意性示出电子装置系统的示例的框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和被封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在印刷电路板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌入在印刷电路板中并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出扇出型半导体封装件的示例的示意性截面图；
图10是沿图9中的线I-I′截取的扇出型半导体封装件的剖切平面图；
图11和图12是示出制造图9中的扇出型半导体封装件的示例的工艺图；并且
图13示出了扇出型半导体封装件的另一示例。
具体实施方式
在下文中，将参照附图如下描述本公开的实施例。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是也可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括实现诸如以下的协议的组件：无线保真(Wi-Fi)(电气与电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括实现各种其他无线标准或协议或者有线标准或协议的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或不电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速度计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、笔记本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。此外，可物理连接或电连接到母板1110或者可不物理连接或不电连接到母板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件(例如，半导体封装件1121)，但不限于此。电子装置不必然地限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不被使用，而是被封装并且在封装状态下用在电子装置等中。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，所以需要半导体封装。详细地，半导体芯片的连接垫(pad，或者称为“焊盘”)的尺寸以及半导体芯片的连接垫之间的间距非常细小，而用在电子装置中的主板的组件安装垫的尺寸以及主板的组件安装垫之间的间距显著大于半导体芯片的连接垫的尺寸以及半导体芯片的连接垫之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和被封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，半导体芯片2220包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接垫2222，形成在主体2221的一个表面上并且包括诸如铝(Al)等的导电材料；以及钝化层2223(诸如，氧化物层、氮化物层等)，形成在主体2221的一个表面上并且覆盖连接垫2222的至少一部分。在这种情况下，由于连接垫2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接构件2240，以使连接垫2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接垫2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接垫(例如，输入/输出(I/O)端子)设置在半导体芯片内部的封装件形式，并且可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片内部，因此扇入型半导体封装件具有显著的空间局限性。因此，难以将这种结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。此外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因在于：即使半导体芯片的I/O端子的尺寸以及半导体芯片的I/O端子之间的间距通过重新分布工艺被增大，半导体芯片的I/O端子的尺寸以及半导体芯片的I/O端子之间的间距仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在球栅阵列(BGA)基板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌入BGA基板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接垫2222(即，I/O端子)可通过BGA基板2301重新分布，并且在扇入型半导体封装件2200安装在BGA基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模塑材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌入在单独的BGA基板2302中，在扇入型半导体封装件2200嵌入在BGA基板2302中的状态下，半导体芯片2220的连接垫2222(即，I/O端子)可通过BGA基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的BGA基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在BGA基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接垫2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，可在连接构件2140上进一步形成钝化层2150，并且可在钝化层2150的开口中进一步形成凸块下金属层2160。可在凸块下金属层2160上进一步形成焊球2170。半导体芯片2120可以是包括主体2121、连接垫2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接垫2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上(如下所述)。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接垫2122重新分布到半导体芯片2120的尺寸之外的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的BGA基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用BGA基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的一般的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
另外，扇出型半导体封装是指如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击影响的封装技术，并且是与诸如BGA基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图描述具有精细节距的背侧电路可以以高良率应用于其的扇出型半导体封装件。
图9是示出扇出型半导体封装件的示例的示意性截面图，并且图10是沿图9中的线I-I′截取的扇出型半导体封装件的剖切平面图。
参照图9和图10，根据示例实施例的扇出型半导体封装件100A可包括：框架110，具有贯穿部110H；半导体芯片120，设置在框架110的贯穿部110H中，具有连接垫122；连接结构140，设置在框架110和半导体芯片120的下侧上并且电连接到连接垫122；第一包封剂130a，覆盖半导体芯片120的背表面以及框架110的顶表面的第一区域，并且在贯穿部110H的侧壁与半导体芯片120的侧表面之间延伸；以及第二包封剂130b，覆盖框架110的顶表面的第二区域，并且与第一包封剂130a的覆盖框架110的顶表面的第一区域的部分的侧表面接触。第一包封剂130a和第二包封剂130b可包括彼此不同的材料。第二包封剂130b可延伸以覆盖第一包封剂130a的顶表面。
在本公开中，“彼此不同的材料”是指“具有不同组成成分和不同物理特性的材料”。例如，第一包封剂130a可包括非感光电介质，而第二包封剂130b可包括感光电介质。在本公开中，“覆盖”不仅包括“直接覆盖以物理接触”，而且包括“间接覆盖”。例如，如稍后将描述的，在框架110的顶表面的第一区域与第一包封剂130a之间可设置金属层S。此外，在本公开中，“框架110的顶表面”是指“构成框架110的绝缘层111a和111b中的最上层的绝缘层111b的顶表面”，即使当框架110包括布线层112a、112b和112c时也将类似地确定“框架110的顶表面”。
如上所述，近来，为了实现高级智能电话的提高的电特性和有效的空间利用，并且应用包括不同半导体芯片的半导体封装件的层叠封装(PoP)，在半导体封装结构中需要形成背侧电路。此外，为了满足芯片特性的提高和芯片面积的减小，对背侧电路的线和空间的需求增加。例如，需要其中存储器封装件层叠在应用处理器封装件上的层叠封装结构。为此，需要将背侧电路引入到应用处理器的精细设计中。因此，已经提出通过在用于包封半导体芯片的模塑材料的顶表面上进行镀覆来形成背侧电路的技术。然而，由于包封半导体芯片的典型模塑材料包括非感光电介质，因此不能使用光刻法。结果，在背侧电路的精细节距方面存在限制。
另外，在根据示例实施例的扇出型半导体封装件100A中，半导体芯片120的背表面和框架110的顶表面的第一区域用包括非感光电介质的第一包封剂130a覆盖，贯穿部110H的至少一部分用第一包封剂130a填充，并且框架110的顶表面的第二区域用包括感光电介质的第二包封剂覆盖。在这种情况下，半导体芯片120、框架110和贯穿部110H可由第一包封剂(非感光介电层)包封，以显著抑制空隙或不平坦。框架110的形成背侧电路的过孔部的其他部分可由第二包封剂130b包封，以使用光刻法实现精细节距。
在根据示例实施例的扇出型半导体封装件100A的情况下，框架110可包括用于提供竖直电连接路径的多个布线层112a、112b和112c以及多个布线过孔113a和113b，多个布线过孔113a和113b使多个布线层112a、112b和112c电连接。在多个布线层112a、112b和112c中，最上层的布线层112c可设置在框架110的顶表面的第二区域上，从而被第二包封剂130b覆盖。金属图案层132可设置在第二包封剂130b上。金属图案层132可通过贯穿第二包封剂130b的金属过孔133电连接到最上层的布线层112c。金属图案层132和金属过孔133可构成背侧电路。第二包封剂130b可包括感光电介质，并且可使用光刻法作为形成通路孔的工艺。因此，可实现金属图案层132和金属过孔133的精细节距。第三包封剂130c可设置在第二包封剂130b上以覆盖金属图案层132。第三包封剂130c具有开口130h，开口130h使金属图案层132的至少一部分暴露。由于第三包封剂130c也可包括感光电介质，所以可根据需要实现多层背侧电路的精细节距。
在根据示例实施例的扇出型半导体封装件100A的情况下，金属层S可设置在框架110的顶表面的第一区域中，并且可用第一包封剂130a覆盖。在稍后将要描述的工艺中将理解的是，金属层S的存在可使第一包封剂130a更容易地覆盖至框架110的第一区域。框架110的顶表面的第一区域(例如，金属层S)可用第一包封剂130a覆盖，从而可确保第一包封剂130a的厚度均匀性以解决不平坦，并且可通过锚固效应提高第一包封剂130a的粘合性。当从上方观察时(例如，当在平面图中透视扇出型半导体封装件100A上的金属层S时)，金属层S可围绕贯穿部110H连续地设置。最上层的布线层112c可包括第一导体层112c1(种子层)和第二导体层111c2(镀层)，第一导体层112c1在形成金属层S的同时通过溅射镀覆等形成为种子层，第二导体层111c2通过电镀等形成在第一导体层112c1上。在这种情况下，由于金属层S和第一导体层112c1是相同的层，所以它们可具有大体上相同的厚度并且可包括相同的金属材料。换句话说，设置在最上层的绝缘层111b的第二区域中的第一导体层112c1可具有与金属层S的水平相同的水平。第二导体层112c2(镀层)的厚度可大于第一导体层112c1(种子层)的厚度。结果，最上层的布线层112c的厚度可大于金属层S的厚度。术语“大体上”是指不仅包括完全相同而且包括由工艺误差等不可避免地导致的微小误差的概念，并且将被理解为“近似”。
在下文中，将参照附图描述包括在根据示例实施例的扇出型半导体封装件100A中的组件。
框架110还可根据绝缘层111a和111b的具体材料而改善扇出型半导体封装件100A的刚性，并且可用于确保第一包封剂130a等的厚度均匀性。框架110可具有贯穿绝缘层111a和111b的贯穿部110H。在贯穿部110H中，可设置半导体芯片120，并且还可根据需要设置无源组件(未示出)。贯穿部110H可具有围绕半导体芯片120的壁表面，但壁表面的形状不限于此。框架110除了可包括绝缘层111a和111b之外还可包括布线层112a、112b和112c以及布线过孔113a和113b，因此，可用作提供竖直电连接路径的电连接构件。根据需要，可将另一类型的电连接构件(诸如，金属柱)引入到框架110中，以提供竖直电连接路径。
在示例实施例中，框架110包括：第一绝缘层111a，设置为与连接结构140接触；第一布线层112a，嵌入第一绝缘层111a中同时与连接结构140接触；第二布线层112b，设置在第一绝缘层111a的与嵌入第一布线层112a的一侧相对的一侧上；第二绝缘层111b，设置在第一绝缘层111a上，覆盖第二布线层112b的至少一部分；以及第三布线层112c，设置在第二绝缘层111b的与嵌入第二布线层112b的一侧相对的一侧上。第一布线层112a和第二布线层112b以及第二布线层112b和第三布线层112c可分别通过贯穿第一绝缘层111a的第一布线过孔113a以及贯穿第二绝缘层111b的第二布线过孔113b电连接。第一布线层112a、第二布线层112b和第三布线层112c可根据其功能通过连接结构140的重新分布层142和连接过孔143电连接到连接垫122。
绝缘层111a和111b的材料没有限制。例如，可使用绝缘材料作为绝缘层111a和111b的材料。绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合的树脂(例如，ABF(Ajinomoto Build-upFilm)等)。可选地，绝缘材料可以是热固性树脂或热塑性树脂与无机填料一起浸在芯材料(诸如，玻璃纤维(或玻璃布或玻璃织物))中的材料(例如，半固化片等)。
布线层112a、112b和112c可与布线过孔113a和113b一起提供扇出型半导体封装件100A的竖直电连接路径，并且可用于使连接垫122重新分布。布线层112a、112b和112c的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属。布线层112a、112b和112c可根据对应层的设计执行各种功能。例如，布线层112a、112b和112c可包括接地(GND)图案、电力(PWR)图案、信号(S′)图案等。信号(S′)图案包括除了接地(GND)图案、电力(PWR)图案等之外的例如数据信号图案等的各种信号图案。接地(GND)图案和电力(PWR)图案可彼此相同。布线层112a、112b和112c可包括各种类型的过孔垫。布线层112a、112b和112c可通过已知的镀覆工艺形成，并且分别可包括种子层和镀层。例如，不仅第三布线层112c(最上层的布线层112c)可包括种子层和镀层，而且第一布线层112a和第二布线层112b分别也可包括种子层和镀层。
布线层112a、112b和112c中的每个的厚度可大于重新分布层142的厚度。更具体地，框架110的厚度可大于或等于半导体芯片120的厚度。由于半固化片等可选择作为绝缘层111a和111b的材料以保持绝缘层111a和111b的刚性，所以布线层112a、112b和112c中的每个也可具有相对大的厚度。另外，由于连接结构140需要精细电路和高密度设计，因此，感光电介质(PID)等选择作为绝缘层141的材料，并且重新分布层142也可具有相对小的厚度。
第一布线层112a可凹入第一绝缘层111a中。第一布线层112a凹入第一绝缘层111a中，以在第一绝缘层111a的设置为与连接结构140接触的表面和第一布线层112a的设置为与连接结构140接触的表面之间形成台阶。在这种情况下，当半导体芯片120和框架110通过第一包封剂130a包封时，可抑制第一包封剂130a的材料的渗出，以防止第一布线层112a被第一包封剂130a的材料污染。
布线过孔113a和113b使设置在不同层上的布线层112a、112b和112c电连接，以在框架110中形成电连接路径。布线过孔113a和113b的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。布线过孔113a和113b可包括用于信号的过孔、用于电力的过孔、用于接地的过孔等，并且用于电力的过孔和用于接地的过孔可具有彼此相同的结构。布线过孔113a和113b中的每个可以是利用金属材料填充的填充型过孔，或者是金属材料沿着通路孔的壁表面形成的共形型过孔。此外，布线过孔113a和113b中的每个可具有锥形形状。布线过孔113a和113b也可通过镀覆工艺形成，并且可包括种子层和镀层。例如，第二布线过孔113b也可包括第一导体层(形成为种子层)和第二导体层(形成为镀层)。
当形成用于第一布线过孔113a的孔时，第一布线层112a的一些垫可用作阻挡件。因此，在工艺中有利的是：第一布线过孔113a具有上侧的宽度大于下侧的宽度的锥形形状。在这种情况下，第一布线过孔113a可与第二布线层112b的垫图案一体化。类似地，当形成用于第二布线过孔113b的孔时，
第二布线层112b的一些垫可用作阻挡件。因此，在工艺中有利的是：第二布线过孔113b具有上侧的宽度大于下侧的宽度的锥形形状。在这种情况下，第二布线过孔113b可与第三布线层112c的垫图案一体化。
如在稍后将要描述的工艺中将理解的，在蚀刻第一包封剂130a时金属层S可按照使第一包封剂130a仅覆盖至框架110的顶表面的第一区域的方式用作阻挡件。金属层S的侧表面可从第一包封剂130a暴露并且可与第二包封剂130b接触。金属层S可包括诸如铜(Cu)和/或钛(Ti)的金属。当从上方观察时(例如，当在平面图中透视扇出型半导体封装件100A上的金属层S时)，金属层S可围绕贯穿部110H连续地设置。金属层S可通过与第三布线层112c(最上层的布线层112c)的第一导体层112c1相同的工艺和相同的材料制造，并且可仅在蚀刻工艺期间被隔离。
根据需要，金属层(未示出)可设置在框架110的贯穿部110H的壁表面上以屏蔽电磁干扰或进行散热。金属层(未示出)可围绕半导体芯片120。
半导体芯片120可以是数量为数百至数百万或更多的元件集成在单个芯片中而设置的集成电路(IC)。半导体芯片120可以是例如，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等的应用处理器芯片。然而，半导体芯片120不限于此，并且可以是电源管理集成电路(PMIC)，可以是诸如易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等的存储器芯片，或者可以是诸如模拟数字转换器、专用集成电路(ASIC)等的逻辑芯片。
半导体芯片120可以是其中未形成额外凸块或布线层的处于裸态的集成电路(IC)，但不限于此。根据需要，半导体芯片120可以是封装型集成电路。半导体芯片120可以是基于有效晶圆形成的IC。在这种情况下，主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。连接垫122可将半导体芯片120电连接到其他组件。连接垫122的材料可以是诸如铝(Al)等的金属，但不限于此。钝化层123可设置在主体121上以使连接垫122暴露，并且钝化层123可以是氧化物层、氮化物层等。可选地，钝化层123可以是氧化物层和氮化物层的双层。半导体芯片具有其上设置有连接垫122的有效表面以及无效表面，无效表面是与有效表面相对的背表面。在一些情况下，连接垫也可设置在背表面上，使得两个表面可以是有效表面。作为示例，当钝化层123设置在半导体芯片120的有效表面上时，基于钝化层123的最下边的表面来确定半导体芯片120的有效表面的位置关系。
第一包封剂130a包封半导体芯片120，覆盖框架110的第一区域，并且填充贯穿部110H的至少一部分。第一包封剂130a的覆盖框架110的第一区域的部分的厚度可大于第三布线层112c(最上层的布线层112c)的厚度。第一包封剂130a可包括绝缘材料。绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、具有诸如无机填料的增强材料浸渍在热固性树脂或热塑性树脂中的树脂(诸如，ABF)。此外，也可使用已知的模塑材料(诸如，环氧塑封料(EMC)等)。可选地，也可使用其中热固性树脂或热塑性树脂浸有无机填料和/或诸如玻璃纤维的芯材料的材料作为绝缘材料。因此，可防止空隙或不平坦，并且可更容易地控制翘曲。
第二包封剂130b可包封框架110的第二区域，并且可延伸到第一包封剂130a的顶表面以覆盖第一包封剂130a的顶表面以及第一包封剂130a的在框架110上的侧表面。第二包封剂130b也可包括绝缘材料，诸如，感光电介质(PID)。第一包封剂130a可覆盖金属层S，并且第二包封剂130b可覆盖第三布线层112c(最上层的布线层112c)。此外，第二包封剂130b也可覆盖框架110的第二区域的至少一部分和布线层112c的至少一部分。第三包封剂130c可设置在第二包封剂130b上以覆盖金属图案层132等，并且可具有使金属图案层132的至少一部分暴露的多个开口。第三包封剂130c的绝缘材料也可以是PID。在这种情况下，即使在形成多层背侧电路时也可实现精细节距。
金属图案层132设置在第二包封剂130b上以与金属过孔133一起向扇出型半导体封装件100A提供背侧电路。金属图案层132也可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属。金属图案层132可根据设计执行各种功能。例如，金属图案层132可包括接地(GND)图案、电力(PWR)图案、信号(S′)图案等。信号(S′)图案包括除了接地(GND)图案、电力(PWR)图案等之外的例如数据信号图案等的各种信号图案。接地(GND)图案和电力(PWR)图案可彼此相同。金属图案层132可通过已知的镀覆工艺形成，并且可包括种子层和导体层。金属图案层132可设置在第二包封剂130b上以实现精细节距。
金属过孔133贯穿第二包封剂130b，并且将金属图案层132电连接到第三布线层112c(最上层的布线层112c)。金属过孔133也可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属。金属过孔133可以是利用金属材料填充的填充型过孔，或者是金属材料沿着通路孔的壁表面形成的共形型过孔。金属过孔133可具有与布线过孔113a和113b的锥形形状的方向相同方向的锥形形状。金属过孔133也可包括用于信号的过孔、用于电力的过孔、用于接地的过孔等，并且用于电力的过孔和用于接地的过孔可彼此相同。金属过孔133也可通过已知的镀覆工艺形成，并且可包括种子层和镀层。金属过孔133可利用镀覆通过填充经由光刻法形成在第二包封剂130b中的通路孔而形成。结果，可通过光过孔实现精细节距。
连接结构140可使半导体芯片120的连接垫122重新分布。具有各种功能的数十至数百个连接垫122可通过连接结构140重新分布并且可根据其功能通过电连接金属件170物理连接和/或电连接到外部。连接结构140包括：绝缘层141；重新分布层142，设置在绝缘层141上；以及连接过孔143，贯穿绝缘层141，并且使连接垫122和重新分布层142彼此电连接并且使第一布线层112a(其为布线层112a、112b和112c中的最下层的布线层112a)和重新分布层142彼此电连接。绝缘层141、重新分布层142和连接过孔143可包括比附图中所示的层的数量更多数量的层，或者比附图中所示的层的数量更少数量的层。
绝缘层141的材料可以是诸如感光电介质(PID)的绝缘材料。在这种情况下，可通过光过孔引入精细节距，这有利于精细电路和高密度设计，并且使得半导体芯片120的数十至数百万个连接垫122有效地重新分布。绝缘层141之间的边界可以明显或者可不相对明显。
重新分布层142可使半导体芯片120的连接垫122重新分布以将连接垫122电连接到电连接金属件170。重新分布层142的材料也可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属。重新分布层142也可根据设计执行各种功能。例如，重新分布层142可包括接地(GND)图案、电力(PWR)图案、信号(S′)图案等。接地(GND)图案和电力(PWR)图案可彼此相同。重新分布层142可包括各种类型的过孔垫、电连接金属垫等。重新分布层142可通过镀覆工艺形成，并且可包括种子层和导体层。
连接过孔143使设置在不同层上的重新分布层142彼此电连接，并且将半导体芯片120的连接垫122、框架110的第一布线层112a(最下层的布线层112a)电连接到重新分布层142。当半导体芯片120是裸片时，连接过孔143可与连接垫122物理接触。连接过孔143的材料也可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属。连接过孔143可包括用于信号的过孔、用于电力的过孔、用于接地的过孔等，并且用于电力的过孔和用于接地的过孔可彼此相同。连接过孔143也可以是利用金属材料填充的填充型过孔，或者是金属材料沿着通路孔的壁表面形成的共形型过孔。此外，连接过孔143可具有与布线过孔113a和113b的锥形形状的方向相反方向的锥形形状。连接过孔143也可通过镀覆工艺形成，并且可包括种子层和导体层。
钝化层150可被额外构造以保护连接结构140免受外部的物理损坏和化学损坏等的影响。钝化层150可包括热固性树脂。例如，钝化层150可以是ABF，但不限于此。钝化层150具有使重新分布层142中的最下层的重新分布层142的至少一部分暴露的开口。可具有数十至数万个开口，并且钝化层150可设置有更多或更少数量的开口。开口中的每个可包括多个孔。根据需要，可在钝化层150的底表面上设置诸如电容器的表面安装组件，以将钝化层150电连接到重新分布层142。结果，钝化层150可电连接到半导体芯片120。
凸块下金属件160也可被额外地构造以提高电连接金属件170的连接可靠性，并且提高根据示例实施例的扇出型半导体封装件100A的板级可靠性。可具有数十至数百万个凸块下金属件160，并且可设置更多或更少数量的凸块下金属件160。凸块下金属件160中的每个可设置在钝化层150的开口中以电连接到暴露的最下层的重新分布层142。凸块下金属件160可使用金属通过已知的金属化方法形成，但不限于此。
电连接金属件170也被额外地构造以将扇出型半导体封装件100A物理连接和/或电连接到外部组件。例如，扇出型半导体封装件100A可通过电连接金属件170安装在电子装置的主板上。电连接金属件170可设置在钝化层150上并且可电连接到凸块下金属件160。每个电连接金属件170可包括诸如锡(Sn)或含Sn合金的低熔点金属。更具体地，每个电连接金属件170可利用焊料等形成，但这仅仅是示例并且其材料不限于此。
电连接金属件170可以是焊盘、焊球、引脚等。电连接金属件170可形成为多层结构或单层结构。当电连接金属件170形成为多层结构时，电连接金属件170可包括铜(Cu)柱和焊料。当电连接金属件170形成为单层结构时，电连接金属件170可包括锡-银焊料或铜(Cu)。然而，这些也仅仅是示例，并且电连接金属件170的结构和材料不限于此。电连接金属件170的数量、间隔、布置形式等没有限制，但本领域技术人员可根据设计进行充分修改。例如，可根据连接垫122的数量设置数十至数万个电连接金属件170，并且可设置更多或更少数量的电连接金属件170。
电连接金属件170中的至少一个设置在扇出区域中。术语“扇出区域”是指除了其中设置了半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有提高的可靠性，可允许实现多个输入/输出(I/O)端子，并且可促进三维(3D)互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可被制造成具有小的厚度，并且可具有优异的价格竞争力。
图11和图12是示出制造图9中的扇出型半导体封装件的示例的工艺图。
参照图11，制备框架110。在框架110的顶表面上保留金属层S而不通过蚀刻去除，金属层S用作用于形成第三布线层112c和第二布线过孔113b的电镀的种子层。通过激光钻孔等在框架110中形成贯穿部110H。在将框架110附接到带(未示出)等之后，半导体芯片120以面朝下的形式设置在暴露于贯穿部110H的带(未示出)上。通过诸如层压ABF和固化ABF等的方法形成第一包封剂130a，以包封框架110和半导体芯片120。第一包封剂130a的覆盖框架110的部分的厚度可大于第三布线层112c的厚度，使得在形成连接结构140的后续工艺中通过第一包封剂130a覆盖并保护第三布线层112c。在去除带(未示出)等之后，通过涂覆PID并固化PID等在框架110上和半导体芯片120的有效表面上形成绝缘层141，形成光通路孔，使用镀覆工艺(诸如，加成工艺(AP)、半AP(SAP)、改进SAP(MSAP)、封孔工艺等)形成重新分布层142和连接过孔143，并且根据需要，重复执行这些步骤以形成连接结构140。此外，根据需要，形成钝化层150和凸块下金属件160。
参照图12，利用金属层S作为阻挡件通过激光烧蚀(laser ablation)去除第一包封剂130a的覆盖框架110的顶表面的第二区域的部分。通过闪蚀(flash etching)等有效去除不必要部分的金属层S。在按照使第二包封剂130b形成为覆盖第一包封剂130a和框架110的顶表面的第二区域的方式涂覆PID并固化PID之后，通过上述镀覆工艺形成金属图案层132和金属过孔133。根据需要，进一步通过涂覆PID并固化PID形成第三包封剂130c，并且通过光刻法形成开口130h等。根据需要，形成电连接金属件170，从而制造上述根据示例实施例的扇出型半导体封装件。
图13示出了扇出型半导体封装件的另一示例。
参照图13，根据另一示例实施例的扇出型半导体封装件100B包括具有与上述根据示例实施例的扇出型半导体封装件100A的框架110的结构不同的结构的框架110。更具体地，框架110可包括：第一绝缘层111a；第一布线层112a和第二布线层112b，分别设置在第一绝缘层111a的两个表面上；第二绝缘层111b和第三绝缘层111c，分别设置在第一绝缘层111a的两个表面上，并且分别覆盖第一布线层112a和第二布线层112b；第三布线层112c，设置在第二绝缘层111b的与嵌入第一布线层112a的一侧相对的一侧上；第四布线层112d，设置在第三绝缘层111c的与嵌入第二布线层112b的一侧相对的一侧上；第一布线过孔113a，贯穿第一绝缘层111a并且使第一布线层112a和第二布线层112b彼此电连接；第二布线过孔113b，贯穿第二绝缘层111b并且使第一布线层112a和第三布线层112c彼此电连接；以及第三布线过孔113c，贯穿第三绝缘层111c并且使第二布线层112b和第四布线层112d彼此电连接。由于框架110包括更多数量的布线层112a、112b、112c和112d，所以可进一步简化连接结构140。
第一绝缘层111a的厚度可大于第二绝缘层111b的厚度和第三绝缘层111c的厚度。第一绝缘层111a可具有相对大的厚度以保持刚性，并且可引入第二绝缘层111b和第三绝缘层111c以形成更多数量的布线层112c和112d。从相似的观点看，贯穿第一绝缘层111a的第一布线过孔113a的平均直径和高度可大于贯穿第二绝缘层111b的第二布线过孔113b和贯穿第三绝缘层111c的第三布线过孔113c中的每个的平均直径和高度。第一布线过孔113a可具有沙漏形状或圆柱形状，并且第二布线过孔113b和第三布线过孔113c可具有相反方向的锥形形状。布线层112a、112b、112c和112d中的每个的厚度可大于重新分布层142的厚度。
在根据另一示例实施例的扇出型半导体封装件100B中，第一包封剂130a可覆盖至框架110的顶表面的第一区域，并且第二包封剂130b可覆盖框架110的顶表面的第二区域并且延伸以覆盖第一包封剂130a的顶表面。第一包封剂130a的覆盖框架110的第一区域的部分的厚度可大于第四布线层112d(最上层的布线层112d)的厚度。金属层S可设置在框架110的顶表面的第一区域中，使得第一包封剂130a覆盖金属层S。第四布线层112d(最上层的布线层112d)可设置在框架110的顶表面的第二区域中，使得第二包封剂130b可覆盖第四布线层112d。金属层S可具有与第四布线层112d的第一导体层112d1(种子层)的构造相同的构造。换句话说，第一导体层112d1可以以与金属层S的水平相同的水平设置在最上层的绝缘层111c第二区域中。因此，金属层S可具有与第一导体层112d1的厚度大体上相同的厚度，并且金属层S和第一导体层112d1可包括相同的金属材料。第二导体层112d2使用第一导体层112d1作为种子层通过电镀形成，并且第二导体层112d2的厚度可大于第一导体层112d1的厚度。结果，第四布线层112d的厚度可大于金属层S的厚度。
其他描述与根据示例实施例的扇出型半导体封装件100A的详细描述大体上相同，并且将在此省略。
如上所述，可提供一种具有精细节距的背侧电路可以以高良率应用于其的扇出型封装件结构。
在本公开中，术语“下侧”、“下部”、“下表面”等用于表示与附图的截面相关的扇出型半导体封装件的安装表面所朝向的方向，术语“上侧”、“上部”、“上表面”等用于表示与由术语“下侧”、“下部”、“下表面”等表示的方向相反的方向。然而，定义这些方向仅仅是为了方便解释，并且权利要求不由如上所述定义的方向具体限制。
在描述中组件与另一组件的“连接”的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。此外，“电连接”是指包括物理连接和物理断开。可以理解的是，当元件被称为“第一”和“第二”时，该元件不由此限制。这些术语仅可用于将元件与其他元件区分开的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离这里阐述的权利要求的范围的情况下，第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。
这里使用的术语“示例实施例”并非始终表示同一示例实施例，而是被提供以强调与另一示例实施例的特征或特性不同的特定特征或特性。然而，这里提供的示例实施例被认为能够通过整体或部分地彼此组合来实现。例如，除非其中提供相反或矛盾的描述，否则在特定示例实施例中描述的一个元件即使未在另一示例实施例中描述，其也可理解为与另一示例实施例有关的描述。
这里使用的术语仅仅为了描述示例实施例而被使用，而非限制本公开。在这种情况下，除非另有必要解释，否则基于特定上下文，单数形式包括复数形式。
虽然以上已经示出和描述了示例实施例，但是对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本公开的范围的情况下，可以进行修改和变型。

Claims (19)

1.一种扇出型半导体封装件，包括：
框架，包括一个或更多个绝缘层并且具有贯穿所述一个或更多个绝缘层的贯穿部；
半导体芯片，设置在所述框架的所述贯穿部中，具有连接垫；
连接结构，设置在所述框架和所述半导体芯片的下侧，包括电连接到所述连接垫的重新分布层；
第一包封剂，覆盖所述半导体芯片的背表面以及所述框架的所述一个或更多个绝缘层中的最上层的绝缘层的顶表面的第一区域，并且在所述贯穿部的侧壁与所述半导体芯片的侧表面之间延伸；以及
第二包封剂，覆盖所述框架的所述一个或更多个绝缘层中的所述最上层的绝缘层的所述顶表面的第二区域，并且与所述第一包封剂的在所述框架上的侧表面接触。
2.根据权利要求1所述的扇出型半导体封装件，其中，所述框架包括彼此电连接的多个布线层，并且
在所述多个布线层中，最上层的布线层设置在所述最上层的绝缘层的所述第二区域中并且被所述第二包封剂覆盖。
3.根据权利要求2所述的扇出型半导体封装件，所述扇出型半导体封装件还包括金属层，所述金属层设置在所述最上层的绝缘层的所述顶表面的所述第一区域中，
其中，所述金属层被所述第一包封剂覆盖。
4.根据权利要求3所述的扇出型半导体封装件，其中，当从上方观察时，所述金属层围绕所述贯穿部连续地设置。
5.根据权利要求3所述的扇出型半导体封装件，其中，所述最上层的布线层的厚度大于所述金属层的厚度。
6.根据权利要求5所述的扇出型半导体封装件，其中，所述最上层的布线层包括第一导体层和第二导体层，所述第一导体层以与所述金属层的水平相同的水平设置在所述最上层的绝缘层的所述顶表面的所述第二区域中，所述第二导体层设置在所述第一导体层上，所述第二导体层的厚度大于所述第一导体层的厚度，
所述金属层的厚度与所述第一导体层的厚度相同，并且
所述金属层包括与所述第一导体层的金属材料相同的金属材料。
7.根据权利要求3所述的扇出型半导体封装件，其中，所述金属层的侧表面从所述第一包封剂暴露并且与所述第二包封剂接触。
8.根据权利要求2所述的扇出型半导体封装件，其中，所述第一包封剂和所述第二包封剂包括彼此不同的材料。
9.根据权利要求8所述的扇出型半导体封装件，其中，所述第一包封剂包括非感光电介质，并且
所述第二包封剂包括感光电介质。
10.根据权利要求9所述的扇出型半导体封装件，所述扇出型半导体封装件还包括：
金属图案层，设置在所述第二包封剂上；以及
金属过孔，贯穿所述第二包封剂并且将所述金属图案层电连接到所述最上层的布线层。
11.根据权利要求10所述的扇出型半导体封装件，所述扇出型半导体封装件还包括：
第三包封剂，设置在所述第二包封剂上，覆盖所述金属图案层并且具有使所述金属图案层的至少一部分暴露的开口。
12.根据权利要求2所述的扇出型半导体封装件，其中，所述第一包封剂的覆盖所述最上层的绝缘层的所述顶表面的所述第一区域的部分的厚度大于所述最上层的布线层的厚度。
13.根据权利要求1所述的扇出型半导体封装件，其中，所述第二包封剂延伸以覆盖所述第一包封剂的顶表面。
14.根据权利要求1所述的扇出型半导体封装件，其中，所述框架包括：第一绝缘层，与所述连接结构接触；第一布线层，嵌入所述第一绝缘层中同时与所述连接结构接触；第二布线层，设置在所述第一绝缘层的与嵌入所述第一布线层的一侧相对的一侧上；第二绝缘层，设置在所述第一绝缘层上，覆盖所述第二布线层；以及第三布线层，设置在所述第二绝缘层的与嵌入所述第二布线层的一侧相对的一侧上，
所述一个或更多个绝缘层包括所述第一绝缘层和所述第二绝缘层，并且
所述第一布线层、所述第二布线层和所述第三布线层电连接到所述连接垫。
15.根据权利要求1所述的扇出型半导体封装件，其中，所述框架包括：第一绝缘层；第一布线层和第二布线层，分别设置在所述第一绝缘层的两个表面上；第二绝缘层和第三绝缘层，分别设置在所述第一绝缘层的两个表面上，并且分别覆盖所述第一布线层和所述第二布线层；第三布线层，设置在所述第二绝缘层的嵌入所述第一布线层的一侧相对的一侧上；以及第四布线层，设置在所述第三绝缘层的与嵌入所述第二布线层的一侧相对的一侧上，
所述一个或更多个绝缘层包括所述第一绝缘层、所述第二绝缘层和所述第三绝缘层，并且
所述第一布线层、所述第二布线层、所述第三布线层和所述第四布线层电连接到所述连接垫。
16.一种扇出型半导体封装件，包括：
框架，具有贯穿部并且具有包括第一区域和第二区域的顶表面，在所述第一区域中设置有金属层，所述第二区域围绕所述第一区域，在所述第二区域中设置有布线层；
半导体芯片，设置在所述框架的所述贯穿部中，具有连接垫；
连接结构，设置在所述框架和所述半导体芯片的下侧，包括电连接到所述连接垫的重新分布层；
第一包封剂，覆盖所述半导体芯片的背表面和所述金属层，并且填充所述贯穿部的至少一部分；以及
第二包封剂，覆盖所述框架的所述顶表面的所述第二区域的至少一部分和所述布线层的至少一部分，并且延伸以覆盖所述第一包封剂，
其中，所述布线层的厚度大于所述金属层的厚度。
17.根据权利要求16所述的扇出型半导体封装件，其中，所述第一包封剂包括非感光电介质，
所述第二包封剂包括感光电介质，
在所述第二包封剂上设置有金属图案层，并且
所述金属图案层通过贯穿所述第二包封剂的金属过孔而电连接到所述布线层。
18.根据权利要求16所述的扇出型半导体封装件，其中，所述金属层的侧表面从所述第一包封剂暴露并且接触所述第二包封剂。
19.根据权利要求16所述的扇出型半导体封装件，其中，所述第一包封剂的覆盖所述框架的所述顶表面的所述第一区域的部分的厚度大于所述布线层的厚度。
CN201911171907.3A 2018-12-19 2019-11-22 扇出型半导体封装件 Pending CN111341733A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180165418A KR102509645B1 (ko) 2018-12-19 2018-12-19 팬-아웃 반도체 패키지
KR10-2018-0165418 2018-12-19

Publications (1)

Publication Number Publication Date
CN111341733A true CN111341733A (zh) 2020-06-26

Family

ID=71097773

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911171907.3A Pending CN111341733A (zh) 2018-12-19 2019-11-22 扇出型半导体封装件

Country Status (3)

Country Link
US (2) US11121090B2 (zh)
KR (1) KR102509645B1 (zh)
CN (1) CN111341733A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102509645B1 (ko) * 2018-12-19 2023-03-15 삼성전자주식회사 팬-아웃 반도체 패키지
KR102589685B1 (ko) * 2019-02-26 2023-10-16 삼성전자주식회사 반도체 패키지
US11756870B2 (en) * 2021-04-29 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked via structure disposed on a conductive pillar of a semiconductor die

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090242252A1 (en) * 2008-03-27 2009-10-01 Ibiden Co., Ltd. Method for Manufacturing A Multilayer Printed Wiring Board for Providing an Electronic Component Therein
US20180082933A1 (en) * 2016-09-21 2018-03-22 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR20180032148A (ko) * 2016-09-21 2018-03-29 삼성전기주식회사 팬-아웃 반도체 패키지
US20180138029A1 (en) * 2016-11-17 2018-05-17 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US20180145036A1 (en) * 2016-11-23 2018-05-24 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
JP2018093162A (ja) * 2016-12-06 2018-06-14 サムソン エレクトロ−メカニックス カンパニーリミテッド． ファン−アウト半導体パッケージ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102015335B1 (ko) 2016-03-15 2019-08-28 삼성전자주식회사 전자부품 패키지 및 그 제조방법
US20180130761A1 (en) 2016-11-09 2018-05-10 Samsung Electro-Mechanics Co., Ltd. Semiconductor package, manufacturing method thereof, and electronic element module using the same
KR20180052062A (ko) 2016-11-09 2018-05-17 삼성전기주식회사 반도체 패키지와 그 제조 방법, 및 이를 이용한 전자 소자 모듈
KR101939046B1 (ko) * 2017-10-31 2019-01-16 삼성전기 주식회사 팬-아웃 반도체 패키지
KR102029101B1 (ko) * 2017-12-28 2019-10-07 삼성전자주식회사 반도체 패키지
KR20190082605A (ko) * 2018-01-02 2019-07-10 삼성전자주식회사 반도체 패키지
KR102140554B1 (ko) * 2018-09-12 2020-08-03 삼성전자주식회사 반도체 패키지 및 패키지 실장 기판
KR102509645B1 (ko) * 2018-12-19 2023-03-15 삼성전자주식회사 팬-아웃 반도체 패키지

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090242252A1 (en) * 2008-03-27 2009-10-01 Ibiden Co., Ltd. Method for Manufacturing A Multilayer Printed Wiring Board for Providing an Electronic Component Therein
US20180082933A1 (en) * 2016-09-21 2018-03-22 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR20180032148A (ko) * 2016-09-21 2018-03-29 삼성전기주식회사 팬-아웃 반도체 패키지
US20180138029A1 (en) * 2016-11-17 2018-05-17 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US20180145036A1 (en) * 2016-11-23 2018-05-24 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
JP2018093162A (ja) * 2016-12-06 2018-06-14 サムソン エレクトロ−メカニックス カンパニーリミテッド． ファン−アウト半導体パッケージ

Also Published As

Publication number Publication date
US11121090B2 (en) 2021-09-14
KR20200076378A (ko) 2020-06-29
US11694965B2 (en) 2023-07-04
US20200203283A1 (en) 2020-06-25
KR102509645B1 (ko) 2023-03-15
US20210384136A1 (en) 2021-12-09

Similar Documents

Publication Publication Date Title
CN109755191B (zh) 扇出型半导体封装件
CN109979923B (zh) 扇出型半导体封装件
US11043441B2 (en) Fan-out semiconductor package
CN110137149B (zh) 扇出型半导体封装件
CN110718522A (zh) 半导体封装件
TWI818088B (zh) 半導體封裝
CN109509726B (zh) 扇出型半导体封装件
US10930593B2 (en) Package on package and package connection system comprising the same
TWI765155B (zh) 半導體封裝
CN110957292A (zh) 扇出型半导体封装件
CN110970399A (zh) 半导体封装件
CN111048484A (zh) 半导体封装件
CN111725148A (zh) 半导体封装件
US11694965B2 (en) Fan-out semiconductor package
CN110391219B (zh) 扇出型半导体封装件
CN111199937A (zh) 半导体封装件
CN111081650A (zh) 扇出型半导体封装件
CN111162068A (zh) 半导体封装件
KR20200057358A (ko) 팬-아웃 반도체 패키지
CN110739286A (zh) 半导体封装件
CN111223823A (zh) 半导体芯片和半导体封装件
CN111755426A (zh) 半导体封装件
CN111244079A (zh) 封装件模块
CN111180419B (zh) 半导体封装件及用于半导体封装件的电磁干扰屏蔽结构
CN111199964A (zh) 封装模块

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination