KR20190082605A - 반도체 패키지 - Google Patents

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KR20190082605A
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KR
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layer
semiconductor chip
disposed
semiconductor package
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KR1020180000415A
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김준성
이두환
최주영
김병호
김다희
김태욱
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Abstract

본 개시에 따른 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며 상기 제1 및 제2 면을 관통하는 캐비티를 포함하며, 적어도 상기 제2 면에 배치된 프라이머(primer)층을 갖는 지지 부재와, 상기 지지 부재의 제2 면에 배치되며 재배선층을 갖는 연결 부재와; 접속 패드가 배치된 활성면과 상기 활성면과 반대에 위치한 비활성면을 가지며, 상기 접속 패드는 상기 재배선층에 전기적으로 연결되는 반도체 칩과; 상기 지지 부재의 제1 면과 상기 반도체 칩의 비활성면을 덮는 봉합재;를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
반도체 패키지는 형상적인 측면에서 경박단소를 지속적으로 추구하고 있으며, 기능적인 측면에서는 복합화 및 다기능화를 요구하는 SiP(System in Package) 패키지를 추구하고 있다.
이에 부합하기 위하여 제안된 패키지 기술 중의 하나가 팬-아웃 반도체 패키지이다. 팬-아웃 반도체 패키지를 기구적으로 보강하기 위해서 지지 부재가 채용될 수 있다. 지지 부재에 캐비티를 형성하여 반도체 칩을 캐비티 내부에 탑재하는 방식으로 패키지의 소형화할 수 있다.
본 개시의 여러 목적 중 하나는 캐비티 형성 과정에서 지지 부재의 표면에 노출되는 보강재로 인한 불량을 방지하기 위한 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는, 캐비티 형성과정에서 지지 부재의 표면에 노출되는 보강재로 인한 불량을 방지하기 위해서 지지 부재의 표면에 프라이머층에 적용한 반도체 패키지를 제공할 수 있다.
본 개시에 따른 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며 상기 제1 및 제2 면을 관통하는 캐비티를 포함하며, 적어도 상기 제1 면에 배치된 프라이머(primer)층을 갖는 지지 부재와, 상기 지지 부재의 제1 면에 배치되며 재배선층을 갖는 연결 부재와; 접속 패드가 배치된 활성면과 상기 활성면과 반대에 위치한 비활성면을 가지며, 상기 접속 패드는 상기 재배선층에 전기적으로 연결되는 반도체 칩과; 상기 지지 부재의 제2 면과 상기 반도체 칩의 비활성면을 덮는 봉합재;를 포함하는 반도체 패키지를 제공한다.
본 개시에 따른 일 실시예는, 서로 반대에 위치한 제1 및 제2 면을 가지며 상기 제1 및 제2 면을 관통하는 캐비티를 포함하며 상기 제1 면 및 상기 제2 면에 각각 배치된 제1 및 제2 프라이머층을 갖는 지지 부재와; 상기 지지 부재의 제1 면에 배치되며, 상기 제1 프라이머층과 직접 접촉하는 절연 부재와 상기 절연 부재에 배치된 재배선층을 갖는 연결 부재와; 접속 패드가 배치된 활성면과 상기 활성면과 반대에 위치한 비활성면을 가지며 상기 접속 패드는 상기 재배선층에 전기적으로 연결되는 반도체 칩과; 상기 지지 부재의 제1 면과 상기 반도체 칩의 비활성면을 덮는 봉합재;를 포함하며, 상기 지지 부재는 보강재가 함침된 수지를 포함하며, 상기 제1 및 제2 프라이머층은 상기 보강재를 함유하지 않는 수지층을 포함하는 것을 특징으로 하는 반도체 패키지를 제공한다.
본 개시의 여러 효과 중 일 효과로서 캐비티 형성과정에서 지지 부재의 표면에 노출되는 보강재(예, 유리 섬유 등)로 인한 불량을 방지하기 위해서 지지 부재의 표면에 프라이머층에 적용한 반도체 패키지를 제공할 수 있다. 연결 부재를 위한 절연층을 형성할 때에 지지 부재의 표면에서 보이드가 발생되는 것을 방지할 수 있다. 또한, 지지 부재의 표면과 봉합재의 밀착력을 개선시킬 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 평면도이다.
도 10은 도 9에 도시된 반도체 패키지를 Ⅰ-Ⅰ'로 절개하여 본 측단면도이다.
도 11a 내지 도11f는 도 9에 도시된 반도체 패키지의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도 12는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 평면도이다.
도 13은 도 12에 도시된 반도체 패키지를 Ⅰ-Ⅰ'로 절개하여 본 측단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 첨부된 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 3 및 도 4를 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결 부재(2240)를 형성한다. 연결 부재(2240)는 반도체 칩(2220) 상에 감광성 절연수지(예, PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결 부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결 부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 5 및 도 6을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도 7을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결 부재(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결 부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결 부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결 부재(2140)가 형성될 수 있다. 이 경우에, 연결 부재(2140)는 반도체 칩(2120)의 접속패드(2122)와 연결하는 비아 및 재배선층으로부터 공정이 이루어지므로, 비아(2143)은 반도체 칩에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 8을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결 부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하, 지지 부재의 내부 측벽을 가공하여 전자 부품의 탑재시 발생되는 불량을 방지하고 봉합재를 위한 몰딩재를 원활히 공급할 수 있는 반도체 패키지에 대하여 첨부된 도면을 참조하여 설명한다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 평면도이며, 도 10은 도 9에 도시된 반도체 패키지를 I-I'로 절개하여 본 측단면도이다.
도 9를 참조하면, 본 실시예에 따른 반도체 패키지(100A)는, 서로 반대에 위치한 제1 및 제2 면(110A,110B)을 가지며, 상기 제1 및 제2 면(110A,110B)을 관통하는 캐비티(110H)를 갖는 지지 부재(110)와, 재배선층(142a,143b)을 포함하는 연결 부재(140)와, 상기 캐비티(110H) 내에서 상기 연결 부재(140) 상에 배치된 반도체 칩(120)과, 상기 캐비티(110H) 내에 위치한 반도체 칩(120)을 봉합하는 봉합재(130)를 포함한다.
지지 부재(110)는 반도체 패키지(100A)의 강성을 유지시킬 수 있다. 상기 지지 부재(110)로는 절연 수지체(111)를 포함할 수 있다. 예를 들어, 절연 수지체(111)로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지를 포함할 수 있으며, 특정 실시예에서는, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 수지 등이 사용될 수 있다. 필요에 따라, PID(Photo Imagable Dielectric) 수지와 같은 감광성 절연 재료를 사용할 수도 있다. 본 실시예에 채용된 지지 부재(110)는 절연 수지체(111) 내에 보강재(P1,P2)가 함침된 형태일 수 있다. 예를 들어, 보강재로는 유리 섬유(P1)나 유기 또는 무기 필러(P2)가 사용될 수 있다.
상기 지지 부재(110)는 반도체 칩(120)을 실장하기 위한 캐비티(110H)를 포함한다. 하지만, 캐비티(110H)를 형성한 후에 디스미어(desmear) 과정에서 지지 부재(110)를 구성하는 절연 수지체(111)의 표면에 유리 섬유(P1) 및 필러(P2)와 같은 보강재가 노출될 수 있다. 이러한 표면 상태는 연결 부재(140)를 형성하는 과정에서 불량을 야기할 수 있다. 구체적으로, 지지 부재(110) 표면에 연결 부재(140)의 절연층(141a)을 형성할 때에 보강재가 노출된 부위에서 공극(void)이 발생되거나 절연층(141a)과의 밀착력이 크게 저하될 수 있다.
이러한 문제를 방지하기 위해서, 본 실시예에 채용된 지지 부재(110)의 제1 및 제2 면(110A,110B)에는 제1 및 제2 프라이머층(115a,115b)이 형성될 수 있다. 상기 지지 부재(110)는 보강재(P1,P2)가 함침된 수지체(111)인 반면에, 상기 프라이머층(115a,115b)은 이러한 보강재(P1,P2)를 함유하지 않는 수지층을 포함할 수 있다. 상기 제1 및 제2 프라이머층(115a,115b)을 이용하여 캐비티 형성 후에 디스미어 과정에서 절연 수지체(111)로부터 보강재(P1,P2)가 노출되는 것을 방지할 수 있다.
제1 프라이머층(115a)은 지지 부재(110)의 제1 면(110A)과 연결 부재(110)의 제1 절연층(141a)과의 밀착력을 확보할 수 있다. 특히, 상기 제1 프라이머층(115a)은 상기 연결 부재(110)의 제1 면(110A)에 제1 절연층(141a)을 위한 감광성 절연물질(예, PID)을 적용할 때에, 보강재 노출로 인한 공극 발생을 효과적으로 억제할 수 있다. 한편, 제2 프라이머층(115b)도 봉합재(130)를 적용할 때에 지지 부재(110)의 제2 면(110B)과의 밀착력을 높여 두 부재 간의 결합강도를 높일 수 있다.
일부 실시예에서, 프라이머층(115a,115b)은 에폭시 수지 또는 이소프로필알코올(iso propyl alcohol) 및 아크릴(acryl)계 실란(silan)을 포함하는 프라이머로 이루어질 수 있다. 특정 예에서, 프라이머층(115a,115b)은 MPS(3-(trimethoxysilyl)propylmethacrylate)로 이루어질 수 있으며, 이에 실란계 첨가제가 추가될 수 있다
본 실시예와 달리, 지지 부재(110)는 반도체 패키지(100A)에 확장된 라우팅 영역을 제공하며, 설계 자유도를 향상시킬 수 있다. 예를 들어, 지지 부재(110)는 특정한 배선 구조를 가질 수 있다(도12 및 도13 참조)
본 실시예에서는, 지지 부재(110)의 제1 및 제2 면(110A,110B) 각각에 제1 및 제2 프라이머층(115a,115b)을 적용한 형태로 예시하였으나, 다른 실시예에서는, 제1 및 제2 재배선층(142a,142b)을 갖는 연결 부재(110)가 형성되는 면, 즉 지지 부재(110)의 제1 면(110A)에 한정하여 제1 프라이머층(115a)만을 제공한 형태로 구현될 수도 있다.
상기 연결 부재(140)는 반도체 칩(120)의 접속패드(122)를 재배선하기 위한 구성 요소이다. 연결 부재(140)를 통하여 다양한 기능을 가지는 수십 내지 수백의 접속패드(122)가 재배선될 수 있으며, 외부 접속단자(170)를 통하여 외부 장치에 물리적 및/또는 전기적으로 연결될 수 있다. 연결 부재(140)는 반도체 칩(120)의 접속패드(122)에 연결되며 반도체 칩(120)을 지지할 수 있다.
구체적으로, 본 실시예에 채용된 반도체 칩(120)은 집적회로(Intergrated Circuit: IC)일 수 있다. 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니다. 반도체 칩(120)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs)와 같은 반도체로 이루어진 바디(121)를 포함할 수 있으며, 바디(121)는 다양한 회로를 포함할 수 있다. 접속 패드(122)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121)의 표면에는 접속패드(122)를 노출시키는 소자 패시베이션막(123)이 형성될 수 있으며, 소자 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 소자 패시베이션막(123)을 통하여 접속패드(122) 하면은 봉합재(130) 하면과 단차를 가질 수 있으며, 그 결과 봉합재(130)가 접속패드(122) 하면으로 블리딩 되는 것을 어느 정도 방지할 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다.
본 실시예에 채용된 연결 부재(140)는 제1 및 제2 절연층(141a,141b)에 각각 배치된 제1 및 제2 재배선층(142a,142b)을 포함한 2층 재배선 구조를 갖는다. 물론, 본 실시예에 채용가능한 재배선 구조는 이에 한정되는 것은 아니며, 단층으로 구성되거나, 이보다 더 많은 층으로 구성될 수 있다. 제1 절연층(141a)에 형성된 제1 비아(143a)를 통해 제1 재배선층(142a)과 반도체 칩(120)의 접속패드(122)는 서로 연결될 수 있다. 이와 유사하게, 제2 절연층(141b)에 형성된 제2 비아(143b)를 통해 제2 재배선층(142b)은 제1 재배선층(142a)에 연결될 수 있다.
상기 제1 및 제2 절연층(141a,141b)은 앞서 설명된 절연 수지체(111)와 유사하게 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지를 포함할 수 있다. 상기 제1 및 제2 절연층(141a,141b)은 PID와 같은 감광성 절연 재료를 사용할 수 있다. 본 실시예에서는 앞서 설명한 바와 같이, 지지 부재(110)의 제1 면(110A)에 제1 절연층(141a)을 도포할 때에 제1 프라이머층(115a)에 의해 표면 처리되므로, 디스미어 처리시 노출된 보강재(예, 유리 섬유(P1))로 인한 불량(예, 공극 발생)을 방지할 수 있다. 연결 부재(140)의 재배선 구조, 즉 제1 및 제2 재배선층(142a,142b)과 제1 및 제2 비아(143a,143b)는 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
한편, 본 실시예에 따른 반도체 패키지(100A)는, 연결 부재(140) 하부에 배치된 패시베이션층(150)을 더 포함할 수 있다. 패시베이션층(150)은 각각 연결 부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 구성요소이다.
본 실시예에 채용된 패시베이션층(150)은 제2 재배선층(142b)의 일부 영역이 노출되도록 상기 제2 재배선층(142b) 상에 형성될 수 있다. 패시베이션층(150) 상에 제2 재배선층(142b)의 일부 영역에 접속되는 언더범프금속층(160)이 배치된다.
패시베이션층(150)의 재료는 특별히 한정되지 않으며, 예를 들면, 솔더 레지스트를 사용할 수 있다. 일부 실시예에서, 지지 부재(110) 및/또는 연결 부재(140)에 사용되는 절연물질과 동일하거나 유사한 재료(예, PID 수지 또는 ABF 등)을 사용할 수도 있다.
본 실시예에서는, 제2 재배선층(142b) 상에 추가적으로 언더범프 금속층(Under Bump Metallurgy, 160)을 형성하고, 언더범프금속층(160) 상에 외부 접속단자(170)이 형성할 수 있다. 외부 접속단자(175)는 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성 요소이다. 예를 들면, 반도체 패키지(100A)는 외부 접속단자(170)를 통하여 전자 기기의 마더 보드에 실장될 수 있다. 예를 들어, 외부접속단자(175)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 또는 Sn-Al-Cu 합금과 같은 저융점 공융금속으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 또한, 외부 접속단자(175)는 랜드(land), 볼(ball), 핀(pin) 등의 다양한 구조체일 수 있다.
상기 봉합재(130)는 반도체 칩(120)을 보호하기 위한 구성 요소이다. 본 실시예에서, 봉합 형태는 특별히 제한되지 않으며, 반도체 칩(120)을 둘러싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 반도체 칩(120)을 덮으며, 지지 부재(110)의 캐비티(110H) 내의 나머지 공간을 채울 수 있다. 봉합재(130)가 캐비티(110X)을 채움으로써, 접착제 역할을 수행함과 동시에 반도체 칩(120)의 버클링을 감소시키는 역할도 수행할 수 있다. 봉합재(130)는 반도체 칩(120)의 하면을 제외한 모든 면을 덮을 수 있다. 반도체 칩(120)의 하면의 경우 반도체 칩(120)의 접속패드(122)의 위치와 형상에 따라서 일부만 덮을 수 있다.
일부 실시예에서, 봉합재(130)는 복수의 층으로 구성될 수 있으며 복수의 층을 서로 다른 물질로 이루어질 수 있다. 예를 들면, 캐비티(110H) 내의 공간을 제1 봉합재로 채우고, 지지 부재(110)의 제2 면(110B) 및 반도체 칩(120)의 상면(즉, 비활성면)은 제1 봉합재와 다른 제2 봉합재로 덮을 수 있다. 상기 봉합재(130)의 재료는 특별히 한정되는 않으나, 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 이들에 유리 섬유 및/또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그, ABF 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 재료를 사용할 수 있다. 일부 실시예에서는, 유리 섬유 및/또는 유기 또는 무기 필러와 절연 수지를 포함하는 재료를 사용하여 워피지(warpage)를 효과적으로 개선할 수 있다. 또한, 봉합재(130)는 전자파 차단을 위하여 도전성 입자를 포함할 수도 있다. 예를 들어, 도전성 입자는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au) 또는 니켈(Ni)을 포함할 수 있으며, 이에 한정되는 것은 아니다.
도 11a 내지 도11g는 도 9에 도시된 반도체 패키지의 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도 11a를 참조하면, 서로 반대에 위치한 제1 및 제2 면(110A,110B)을 갖는 지지 부재(110)을 마련하고, 제1 및 제2 면에 각각 제1 및 제2 프라이머층을 형성한다.
상기 지지 부재(110)는 절연 구조체(111)를 포함할 수 있다. 절연 구조체(111)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지를 포함하며, 유리섬유(P) 및/또는 유기 또는 무기 필러(P2)와 같은 다양한 형태의 보강재를 더 포함할 수 있다. 예를 들면, 절연 구조체(111)는 프리프레그, ABF, FR-4 또는 BT을 포함할 수 있다. 유리섬유와 같은 보강재를 포함하는 프리프레그는 높은 강성을 가지므로, 반도체 패키지(100A)의 워피지 제어를 위한 지지 부재(110)로 유익하게 활용될 수 있다.
본 실시예에 채용된 지지 부재(110)의 제1 및 제2 면(110A,110B)에는 제1 및 제2 프라이머층(115a,115b)이 형성될 수 있다. 상기 프라이머층(115a,115b)은 이러한 보강재(P1,P2)를 함유하지 않는 수지층으로 구성될 수 있다. 예를 들어, 프라이머층(115a,115b)은 에폭시 수지 또는 이소프로필알코올 혹은 아크릴계 실란을 포함하는 프라이머로 이루어질 수 있다. 특정 예에서, 프라이머층(115a,115b)은 MPS(3-(trimethoxysilyl)propylmethacrylate)로 이루어질 수 있으며, 이에 실란계 첨가제가 추가될 수 있다
이어, 도 11b를 참조하면, 지지 부재(110)에 반도체 칩을 실장하기 위한 캐비티(110H)를 형성한다.
캐비티(110H)는 기계적 드릴 및/또는 레이저 드릴로 형성할 수 있다. 다만, 이에 한정되는 것은 아니며, 연마용 입자를 이용하는 샌드 블라스트법, 플라스마를 이용한 드라이 에칭법 등에 의하여 수행될 수도 있다. 기계적 드릴 및/또는 레이저 드릴을 사용하여 형성한 경우에는, 과망간산염법 등을 이용한 디스미어(desmear) 처리를 수행하여 캐비티(110H) 표면으로부터 수지 스미어를 제거한다.
이러한 디스미어 과정에서 지지 부재(110)를 구성하는 절연 수지체(111)의 표면에 영향을 미치며, 절연 수지체(111) 표면에서 유리 섬유(P1) 및 필러(P2)와 같은 보강재의 원하지 않는 노출을 야기할 수 있다. 이러한 절연 수지체(111)의 표면은 다른 요소(예, 연결 부재 또는 봉합재)와의 밀착력 저하 및/또는 공극 발생 불량을 야기할 수 있다.
본 실시예에 채용된 제1 및 제2 프라이머층(115a,115b)은 디스미어처리과정에서 절연수지체(111)의 표면을 보호하여 보강재(P1,P2)의 원하지 않는 노출 등의 문제를 억제할 수 있으며, 후속 공정에서 지지 부재(110)의 표면에 제공되는 다른 요소(예, 연결 부재 또는 봉합재)와의 충분한 밀착 강도를 보장할 수 있다.
다음으로, 도 11c을 참조하면, 지지 부재(110)의 제1 면(110A)에 캐리어 필름(200)을 부착한다.
캐리어 필름(200)은 지지 부재(110)의 제1 면(110A)에 배치되며, 캐비티 형성 등의 후속공정에서 지지 부재(110)를 취급하기 위한 지지체로 사용될 수 있다. 본 실시예에 채용된 캐리어 필름(200)은 절연층(201)과 금속층(202)을 포함하는 DCF와 같은 동박 적층체일 수 있다. 다른 예에서, 캐리어 필름(200)은 공지된 다양한 형태의 점착성 필름일 수 있다. 예를 들어, 점착성 필름은 열처리에 의해 부착력이 약화되는 열처리 경화성 접착 테이프, 자외선 조사에 의해 부착력이 약화되는 자외선 경화성 접착 테이프가 사용될 수 있다.
이어, 도 11d를 참조하면, 지지 부재(110)의 캐비티(110H)에 반도체 칩(120)을 배치한다.
캐비티(110H) 내의 캐리어 필름(200) 상에 반도체 칩(120)은 접속패드(122)가 캐리어 필름(200)에 부착되도록 페이스-다운(face-down) 형태로 배치할 수 있다. 필요에 따라서, 접속 패드(122)의 일면이 캐리어 필름(200)의 상면을 기준으로 단차를 갖도록 부착될 수 있다. 예를 들어, 캐리어 필름(200) 부착 후에도 접속패드(122)가 캐리어 필름(200)의 내측 방향으로 리세스되도록 부착될 수 있다.
다음으로, 도 11e을 참조하면, 봉합재(130)를 이용하여 캐비티(110H)에 위치한 반도체 칩(120)을 봉합할 수 있다.
봉합재(130)는 공지의 방법으로 형성될 수 있으며, 캐리어 필름(200) 상에 위치한 반도체 칩(120)을 봉합할 수 있다. 예를 들어, 봉합재(130)을 액상 수지를 도포하거나 필름을 라미네이션한 후, 이를 경화함으로써 형성될 수도 있다. 이러한 경화 공정을 통해서 반도체 칩(120)은 지지 부재(110)에 고정될 수 있다. 도포 방법으로는, 예를 들면, 스퀴즈로 잉크를 도포하는 스크린 인쇄법, 잉크를 안개화하여 도포하는 방식의 스프레이 인쇄법 등 다양한 공정이 이용할 수 있다. 앞서 설명한 바와 같이, 라미네이션 방법 사용할 경우에, 고온에서 일정시간 가압한 후 감압하여 실온까지 식히는 핫 프레스 후, 콜드 프레스에서 식혀 작업 툴을 분리하는 방법 등이 이용될 수 있다.
본 공정에서 형성되는 봉합재(130)는 지지 부재(110)의 제2 면(110B)을 덮도록 배치될 수 있다. 이 경우에, 지지 부재(110)의 제2 면(110B)은 미리 형성된 제2 프라이머층(115b)에 의해 앞선 디스미어 처리에서도 양질의 표면상태를 유지하므로, 봉합재(130)와의 높은 밀착력으로 결합될 수 있다.
다음으로, 도 11f를 참조하면, 캐리어 필름(200)을 제거하고, 반도체 칩(120)의 활성면(접속패드(122)가 위치한 면)과 지지 부재의 제1 면(110A)에 연결 부재(140)를 형성할 수 있다.
캐리어 필름(200)의 제거는 특별히 제한되지 않으며, 공지의 방법(예, 물리적 박리, 열처리, 자외선 조사 등)으로 수행이 가능하다. 연결 부재(140)는 제1 및 제2 절연층(141a,141b)을 순차적으로 형성하고, 제1 및 제2 절연층(141a, 141b) 각각에 제1 및 제2 재배선층(142a,142b) 및 제1 및 제2 비아(143a, 143b)를 형성함으로써 얻어질 수 있다. 특히, 본 재배선층 형성 공정에서 제1 프라이머층(115a)은 지지 부재(110)의 제1 면(110A)과 연결 부재(140)의 제1 절연층(141a)과의 밀착력을 확보할 수 있으므로, 상기 지지 부재(110)의 제1 면(110A)에 제1 절연층(141a)을 위한 감광성 절연물질(예, PID)을 적용할 때에, 보강재 노출로 인한 공극 발생을 효과적으로 억제될 수 있다. 그 결과, 연결 부재(140)를 지지 부재(110)의 제1 면(110A)에 높은 밀착강도로 형성할 수도 있다.
추가적으로, 도9에 도시된 바와 같이, 연결 부재(140) 상에 패시베이션층(150)을 형성할 수 있다. 또한, 제2 재배선층(153)의 일부가 노출킨 시킨 후에 외부 접속단자(170)를 형성하여 도9에 도시된 반도체 패키지(100A)를 제조할 수 있다. 필요에 따라, 외부 접속 단자(170)를 형성하기 전에 언더범프 금속층(160)을 형성할 수 있다.
도 12는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 평면도이.도 13은 도 12에 도시된 반도체 패키지를 Ⅱ-Ⅱ'로 절개하여 본 측단면도이다.
도 12 및 도 13을 참조하면, 본 실시예에 따른 반도체 패키지(100B)는, 배선 구조(115)를 갖는 지지 부재(110)를 채용한 점과 그에 따라 프라미어층(115a,115b)의 형성영역이 변경된 점을 제외하고, 도 9 및 도 10에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 및 도 10에 도시된 반도체 패키지(100A)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
지지 부재(110)는 앞선 실시예와 유사하게, 반도체 패키지(100B)의 강성을 유지시킬 수 있으며, 봉합재(130)의 두께 균일성을 확보하는 역할을 수행할 수 있다.
또한, 본 실시예에 채용된 지지 부재(110)는 반도체 칩(120)의 접속 패드(122)를 재배선시키는 제1 및 제2 배선패턴(112a,112b) 및 이를 연결하는 관통비아(113)을 포함한 재배선구조(116)를 갖는다. 따라서, 이러한 재배선구조(115)는 연결 부재(140)의 재배선 구조를 간소화할 수 있으며, 예를 들어 재배선층의 수를 감소시킬 수 있다. 본 실시예에서, 지지 부재(110)는 반도체 패키지(100B)가 패키지 온 패키지(Package on Package)의 일부로 사용될 수 있도록 지지 부재(110)의 제2 면(110B)에도 패드 영역을 제공할 수 있다. 구체적으로, 지지 부재(110)의 제2 면(110B)에 배치된 봉합재(130) 부분은 제2 배선패턴(112b)의 일부 영역이 노출되도록 개구(O)를 형성하고, 필요에 따라 본딩패드(미도시)를 더 형성함으로써 다른 패키지나 반도체 칩을 실장하기 위한 영역을 제공할 수 있다. 예를 들어 본딩 패드는, 전해 도금 또는 무전해 도금과 같은 도금 공정에 의해 형성될 수 있다.
본 실시예에 채용된 지지 부재(110)의 제1 및 제2 면(110A,110B)에는 제1 및 제2 프라이머층(115a,115b)이 형성될 수 있다. 상기 프라이머층(115a,115b)은 보강재(P1,P2)를 함유하지 않는 수지층을 포함할 수 있다. 상기 제1 및 제2 프라이머층(115a,115b)은 디스미어 과정에서 처리액에 의해 절연 수지체(111)로부터 보강재(P1,P2)가 노출되는 것을 억제할 수 있다.
본 실시예에 채용된 제1 및 제2 프라이머층은 상기 지지 부재(110)의 제1 및 제2 면(110A,110B)에서 제1 및 제2 배선패턴(112a,112b)이 형성되지 않은 영역에 형성될 수 있다. 본 실시예에서는, 지지 부재(110)의 제1 및 제2 면(110A,110B) 각각에 제1 및 제2 프라이머층(115a,115b)을 적용한 형태로 예시하였으나, 지지 부재(110)의 제1 면(110A)에 한정하여 제1 프라이머층(115a)만을 제공한 형태로 구현될 수도 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다.
또한, "제1(first)" 또는 "제2(second)" 등의 서수는 한 구성요소와 다른 구성요소를 구분하기 위해서 사용되며, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 "일 실시예"로 지칭된 형태는 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 실시예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 예를 들어, 단수로 표현되어도 문맥상 명백하게 단수로 한정되지 않는 한, 복수의 의미를 포함하는 것으로 해석되어야 한다.

Claims (12)

  1. 서로 반대에 위치한 제1 및 제2 면을 가지며, 상기 제1 및 제2 면을 관통하는 캐비티를 포함하며, 적어도 상기 제1 면에 배치된 프라이머(primer)층을 갖는 지지 부재;
    상기 지지 부재의 제1 면에 배치되며, 재배선층을 갖는 연결 부재;
    접속 패드가 배치된 활성면과 상기 활성면과 반대에 위치한 비활성면을 가지며, 상기 접속 패드는 상기 재배선층에 전기적으로 연결되는 반도체 칩; 및
    상기 지지 부재의 제2 면과 상기 반도체 칩의 비활성면을 덮는 봉합재;를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 캐비티의 내부 측벽에는 상기 프라이머층이 형성되지 않은 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 지지 부재의 제2 면에 배치된 추가적인 프라이머층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 지지 부재는 보강재가 함침된 수지를 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 보강재는 유리 섬유, 유기 필러 및 무기 필러 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제4항에 있어서,
    상기 프라이머층은 상기 보강재를 함유하지 않는 수지층을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제4항에 있어서,
    상기 프라이머층의 수지층은 에폭시 수지 및 아크릴 수지 중 적어도 하나인 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 연결 부재는 감광성 절연 수지로 이루어진 절연체를 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 연결 부재의 절연체는 상기 프라이머층에 직접 접촉하는 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 지지 부재는 상기 지지 부재의 상면 및 하면을 연결하는 배선구조를 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 프라이머층은 상기 지지 부재의 제1 면에서 상기 배선 구조가 형성되지 않는 표면에 형성되는 것을 특징으로 하는 반도체 패키지.
  12. 서로 반대에 위치한 제1 및 제2 면을 가지며, 상기 제1 및 제2 면을 관통하는 캐비티를 포함하며, 상기 제1 면 및 상기 제2 면에 각각 배치된 제1 및 제2 프라이머층을 갖는 지지 부재;
    상기 지지 부재의 제1 면에 배치되며, 상기 제1 프라이머층과 직접 접촉하는 절연 부재와 상기 절연 부재에 배치된 재배선층을 갖는 연결 부재;
    접속 패드가 배치된 활성면과 상기 활성면과 반대에 위치한 비활성면을 가지며, 상기 접속 패드는 상기 재배선층에 전기적으로 연결되는 반도체 칩; 및
    상기 지지 부재의 제1 면과 상기 반도체 칩의 비활성면을 덮는 봉합재;를 포함하며,
    상기 지지 부재는 보강재가 함침된 수지를 포함하며, 상기 제1 및 제2 프라이머층은 상기 보강재를 함유하지 않는 수지층을 포함하는 것을 특징으로 하는 반도체 패키지.

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI720735B (zh) * 2019-12-13 2021-03-01 欣興電子股份有限公司 封裝結構及其製造方法
US10950535B2 (en) 2017-05-09 2021-03-16 Unimicron Technology Corp. Package structure and method of manufacturing the same
US10685922B2 (en) 2017-05-09 2020-06-16 Unimicron Technology Corp. Package structure with structure reinforcing element and manufacturing method thereof
KR102509645B1 (ko) 2018-12-19 2023-03-15 삼성전자주식회사 팬-아웃 반도체 패키지

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101678539B1 (ko) * 2010-07-21 2016-11-23 삼성전자 주식회사 적층 패키지, 반도체 패키지 및 적층 패키지의 제조 방법
US9786623B2 (en) * 2015-03-17 2017-10-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming PoP semiconductor device with RDL over top package
US9806063B2 (en) * 2015-04-29 2017-10-31 Qualcomm Incorporated Reinforced wafer level package comprising a core layer for reducing stress in a solder joint and improving solder joint reliability
KR101973427B1 (ko) * 2015-11-18 2019-04-29 삼성전기주식회사 전자부품 패키지 및 이를 포함하는 전자기기
KR102109569B1 (ko) * 2015-12-08 2020-05-12 삼성전자주식회사 전자부품 패키지 및 이를 포함하는 전자기기

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